JP2003008407A - オフセット補償機能付きコンパレータおよびオフセット補償機能付きｄ／ａ変換装置 - Google Patents
オフセット補償機能付きコンパレータおよびオフセット補償機能付きｄ／ａ変換装置Info
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Abstract
(57)【要約】
【課題】 オフセットキャンセル機能をもつ、構成
が簡素化されたコンパレータを提供すること。 【解決手段】 差動対をなすトランジスタＮ１，Ｎ２
と、カレントミラー負荷（Ｐ１，Ｐ２）と、出力段トラ
ンジスタＰ３と、トランジスタＰ３の出力を、トランジ
スタＮ１の基板バイアスとして帰還させる経路と、を設
ける。基板バイアス効果を利用して、トランジスタＮ
１，Ｎ２のそれぞれを流れる電流をバランスさせるよう
に、負帰還制御を行う。
が簡素化されたコンパレータを提供すること。 【解決手段】 差動対をなすトランジスタＮ１，Ｎ２
と、カレントミラー負荷（Ｐ１，Ｐ２）と、出力段トラ
ンジスタＰ３と、トランジスタＰ３の出力を、トランジ
スタＮ１の基板バイアスとして帰還させる経路と、を設
ける。基板バイアス効果を利用して、トランジスタＮ
１，Ｎ２のそれぞれを流れる電流をバランスさせるよう
に、負帰還制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、オフセット補償機
能付きコンパレータおよびオフセット補償機能付きＤ／
Ａ変換装置に関する。
能付きコンパレータおよびオフセット補償機能付きＤ／
Ａ変換装置に関する。
【０００２】
【従来の技術】ＣＤＭＡ送信機では、ＱＰＳＫ変調され
たＩ（正相），Ｑ（直交）各々の信号をＤ／Ａ変換し
て、アンテナに送り出す。Ｄ／Ａ変換器の入力値と出力
電圧は一致しているのが理想であるが、実際には、種々
の要因で、入出力オフセットが生じる。
たＩ（正相），Ｑ（直交）各々の信号をＤ／Ａ変換し
て、アンテナに送り出す。Ｄ／Ａ変換器の入力値と出力
電圧は一致しているのが理想であるが、実際には、種々
の要因で、入出力オフセットが生じる。
【０００３】Ｉ信号，Ｑ信号の各々に対応するＤ／Ａ変
換器の間で、オフセット量が異なっている（つまり、２
つのＤ／Ａ変換器の入出力特性が異なっている）と、
Ｉ，Ｑの各信号の位相がずれて送信誤差となる。
換器の間で、オフセット量が異なっている（つまり、２
つのＤ／Ａ変換器の入出力特性が異なっている）と、
Ｉ，Ｑの各信号の位相がずれて送信誤差となる。
【０００４】よって、Ｄ／Ａ変換器の入出力オフセット
をキャンセルして、Ｄ／Ａ変換器の特性を揃える必要が
ある。
をキャンセルして、Ｄ／Ａ変換器の特性を揃える必要が
ある。
【０００５】Ｄ／Ａ変換器の入出力オフセットをキャン
セルするためには、まず、オフセット量を測定する必要
があり、このためにコンパレータ（電圧比較器）が用い
られる。
セルするためには、まず、オフセット量を測定する必要
があり、このためにコンパレータ（電圧比較器）が用い
られる。
【０００６】そして、このコンパレータによる比較結果
に基づいて、オフセットを補償するための制御信号を得
て、Ｄ／Ａ変換器のオフセットをキャンセルする。
に基づいて、オフセットを補償するための制御信号を得
て、Ｄ／Ａ変換器のオフセットをキャンセルする。
【０００７】このような、Ｄ／Ａ変換器の入出力オフセ
ットをキャンセルするための構成は、例えば、特開平１
１−２３４１３０号公報に記載されている。
ットをキャンセルするための構成は、例えば、特開平１
１−２３４１３０号公報に記載されている。
【０００８】
【発明が解決しようとする課題】上述したように、Ｄ／
Ａ変換器の入出力オフセットをキャンセルするために
は、オフセット量をコンパレータで測定する必要があ
る。正しくオフセット量を測定するためには、当然のこ
とながら、コンパレータ自体のオフセットが、所定の範
囲内に収まっている必要がある。
Ａ変換器の入出力オフセットをキャンセルするために
は、オフセット量をコンパレータで測定する必要があ
る。正しくオフセット量を測定するためには、当然のこ
とながら、コンパレータ自体のオフセットが、所定の範
囲内に収まっている必要がある。
【０００９】コンパレータ（電圧比較器）は、差動増幅
器を主体として構成される。差動増幅器は、左右の電流
能力がバランスするように設計されるが、実際に差動増
幅器を構成するトランジスタのサイズのばらつき等に起
因して、オフセットが生じるのが通常である。
器を主体として構成される。差動増幅器は、左右の電流
能力がバランスするように設計されるが、実際に差動増
幅器を構成するトランジスタのサイズのばらつき等に起
因して、オフセットが生じるのが通常である。
【００１０】本発明者の検討によると、コンパレータの
オフセット量は、かなりばらつき、ときには、許容範囲
を大きく逸脱する場合もあることがわかった。
オフセット量は、かなりばらつき、ときには、許容範囲
を大きく逸脱する場合もあることがわかった。
【００１１】このような許容範囲を超えるオフセットを
もつコンパレータを用いて、Ｄ／Ａ変換器の入出力オフ
セットを調整した場合（つまり、負帰還制御によるＤ／
Ａ変換器のオフセットキャンセルを実行した場合）、本
来なら、オフセットが数ｍＶに収まるはずのものが、依
然として２０ｍＶ以上のオフセットが残っている場合も
あることが確認された。
もつコンパレータを用いて、Ｄ／Ａ変換器の入出力オフ
セットを調整した場合（つまり、負帰還制御によるＤ／
Ａ変換器のオフセットキャンセルを実行した場合）、本
来なら、オフセットが数ｍＶに収まるはずのものが、依
然として２０ｍＶ以上のオフセットが残っている場合も
あることが確認された。
【００１２】このような問題をなくすには、Ｄ／Ａ変換
器の入出力オフセットのキャンセルに先立ち、そのため
に使用されるコンパレータのオフセット（左右の電流能
力のオフセット）をキャンセルする必要がある。
器の入出力オフセットのキャンセルに先立ち、そのため
に使用されるコンパレータのオフセット（左右の電流能
力のオフセット）をキャンセルする必要がある。
【００１３】しかし、現実には、コンパレータのオフセ
ットキャンセルだけのためだけに、専用回路を設けるこ
とは、半導体装置（ＩＣ）の占有面積の増大防止の観
点、あるいは低消費電力の要請などからみて、困難であ
る。
ットキャンセルだけのためだけに、専用回路を設けるこ
とは、半導体装置（ＩＣ）の占有面積の増大防止の観
点、あるいは低消費電力の要請などからみて、困難であ
る。
【００１４】本発明はこのような問題に着目してなされ
たものであり、その目的は、オフセットを自動的に調整
するオフセットキャンセル機能をもつ、簡易な構成のコ
ンパレータを実現すること、ならびに、これを用いて、
Ｄ／Ａ変換器のオフセットを高精度に調整することにあ
る。
たものであり、その目的は、オフセットを自動的に調整
するオフセットキャンセル機能をもつ、簡易な構成のコ
ンパレータを実現すること、ならびに、これを用いて、
Ｄ／Ａ変換器のオフセットを高精度に調整することにあ
る。
【００１５】
【課題を解決するための手段】本発明のコンパレータで
は、通常動作モードとオフセットキャンセルモードとを
切り換えることができるようにする。
は、通常動作モードとオフセットキャンセルモードとを
切り換えることができるようにする。
【００１６】このコンパレータは、差動トランジスタの
負荷としてカレントミラーを使用し、また、カレントミ
ラーのシングルエンド出力を出力段トランジスタで受け
てコンパレータ出力を得るようになし、そして、オフセ
ットキャンセルモード時には、そのコンパレータの出力
電圧を、差動対をなすトランジスタのうちの、受信信号
を受ける側のトランジスタの基板バイアスとして供給す
る（フィードバックする）ようにする。
負荷としてカレントミラーを使用し、また、カレントミ
ラーのシングルエンド出力を出力段トランジスタで受け
てコンパレータ出力を得るようになし、そして、オフセ
ットキャンセルモード時には、そのコンパレータの出力
電圧を、差動対をなすトランジスタのうちの、受信信号
を受ける側のトランジスタの基板バイアスとして供給す
る（フィードバックする）ようにする。
【００１７】差動対をなすトランジスタ（差動対トラン
ジスタ：入力段トランジスタ）を流れる電流の量にアン
バランスがあると、そのオフセット分だけカレントミラ
ーの出力端の電位が変動し、その変動分が、出力段トラ
ンジスタで反転され、その結果、差動対をなすトランジ
スタの基板電位が変化する。基板電位が変化すると、基
板バイアス効果により、そのトランジスタのしきい値電
圧が変化し、その結果、そのトランジスタを流れる電流
量が変化する。
ジスタ：入力段トランジスタ）を流れる電流の量にアン
バランスがあると、そのオフセット分だけカレントミラ
ーの出力端の電位が変動し、その変動分が、出力段トラ
ンジスタで反転され、その結果、差動対をなすトランジ
スタの基板電位が変化する。基板電位が変化すると、基
板バイアス効果により、そのトランジスタのしきい値電
圧が変化し、その結果、そのトランジスタを流れる電流
量が変化する。
【００１８】このようにして、ネガティブフィードバッ
クループが構成され、ほとんど余分な素子を付加するこ
となく、きわめて簡素化された構成でもって、コンパレ
ータのオフセットキャンセルが可能となる。
クループが構成され、ほとんど余分な素子を付加するこ
となく、きわめて簡素化された構成でもって、コンパレ
ータのオフセットキャンセルが可能となる。
【００１９】ただし、基板バイアスを正方向および負方
向に変化させている途中で、寄生ダイオードがオンして
しまうと、そのダイオードの定電圧特性により基板電圧
がクランプされてしまい、所望の基板バイアスを与える
ことができないという事態が生じる。
向に変化させている途中で、寄生ダイオードがオンして
しまうと、そのダイオードの定電圧特性により基板電圧
がクランプされてしまい、所望の基板バイアスを与える
ことができないという事態が生じる。
【００２０】よって、これを防止するため、予め、差動
対をなすトランジスタのサイズを異ならせて、初期状態
において左右の電流能力にオフセットを意図的に与えて
おくことにより、基板バイアスのダイナミックレンジ
が、寄生ダイオードがオンしない範囲におさまるように
する。これにより、寄生ダイオードのオンを確実に防止
することができる。
対をなすトランジスタのサイズを異ならせて、初期状態
において左右の電流能力にオフセットを意図的に与えて
おくことにより、基板バイアスのダイナミックレンジ
が、寄生ダイオードがオンしない範囲におさまるように
する。これにより、寄生ダイオードのオンを確実に防止
することができる。
【００２１】このような、簡素化された構成のオフセッ
トキャンセル機能付きコンパレータを用いて、Ｄ／Ａ変
換器のオフセットキャンセルを実施すれば、きわめて高
精度なオフセット調整をすることが可能となる。
トキャンセル機能付きコンパレータを用いて、Ｄ／Ａ変
換器のオフセットキャンセルを実施すれば、きわめて高
精度なオフセット調整をすることが可能となる。
【００２２】
【発明の実施の形態】（実施の形態１）図１は、本発明
のオフセットキャンセル機能付きコンパレータの構成の
一例を示す回路図である。
のオフセットキャンセル機能付きコンパレータの構成の
一例を示す回路図である。
【００２３】図示されるように、差動対をなすトランジ
スタＮ１，Ｎ２と、カレントミラーを構成する負荷トラ
ンジスタＰ１，Ｐ２と、プッシュプル構成の出力段回路
を構成する出力段トランジスタＰ３，Ｎ４と、定電流源
トランジスタＮ３と、位相調整回路４１０（位相調整抵
抗Ｒｃ，位相調整容量Ｃｃと、オフセット調整時にオン
状態となるスイッチＳ２からなる）と、コンデンサ（容
量素子）Ｃ１と、スイッチＳ１，スイッチＳ３と、を具
備する。
スタＮ１，Ｎ２と、カレントミラーを構成する負荷トラ
ンジスタＰ１，Ｐ２と、プッシュプル構成の出力段回路
を構成する出力段トランジスタＰ３，Ｎ４と、定電流源
トランジスタＮ３と、位相調整回路４１０（位相調整抵
抗Ｒｃ，位相調整容量Ｃｃと、オフセット調整時にオン
状態となるスイッチＳ２からなる）と、コンデンサ（容
量素子）Ｃ１と、スイッチＳ１，スイッチＳ３と、を具
備する。
【００２４】図中、ＮはＮ型ＭＯＳトランジスタを意味
し、ＰはＰ型ＭＯＳトランジスタを意味する。ＶＤＤは
電源電圧（例えば３Ｖ）であり、ＶＳＳは回路の最低電
位（ＧＮＤ）である。
し、ＰはＰ型ＭＯＳトランジスタを意味する。ＶＤＤは
電源電圧（例えば３Ｖ）であり、ＶＳＳは回路の最低電
位（ＧＮＤ）である。
【００２５】スイッチＳ１〜Ｓ３は、通常動作モード
と、オフセット調整モードとを切り換えるために設けら
れている。
と、オフセット調整モードとを切り換えるために設けら
れている。
【００２６】スイッチＳ３は、通常動作時にはａ端子側
に切り換えられ、オフセットキャンセルモードのときに
はｂ端子側に切り換えられる。同様に、スイッチＳ１
は、通常動作時にはａ端子側に切り換えられ、オフセッ
トキャンセルモードのときにはｂ端子側に切り換えられ
る。
に切り換えられ、オフセットキャンセルモードのときに
はｂ端子側に切り換えられる。同様に、スイッチＳ１
は、通常動作時にはａ端子側に切り換えられ、オフセッ
トキャンセルモードのときにはｂ端子側に切り換えられ
る。
【００２７】スイッチＳ２は、オフセットキャンセルモ
ードにおいてオンし、コンパレータとしての通常動作時
にはオフする。オフセットキャンセルのための負帰還制
御では、制御信号がリニアに変化する必要がある。よっ
て、オフセットキャンセル時には、位相調整回路４１０
をアクティブとして、コンパレータをオペアンプとして
動作させる。
ードにおいてオンし、コンパレータとしての通常動作時
にはオフする。オフセットキャンセルのための負帰還制
御では、制御信号がリニアに変化する必要がある。よっ
て、オフセットキャンセル時には、位相調整回路４１０
をアクティブとして、コンパレータをオペアンプとして
動作させる。
【００２８】図１の回路のうち、差動対をなすトランジ
スタＮ１，Ｎ２の、半導体デバイスの断面構造を図２に
示す。
スタＮ１，Ｎ２の、半導体デバイスの断面構造を図２に
示す。
【００２９】図示されるように、２重のウエル構造が採
用され、Ｐ型基板１１中にＮ型ウエル１２が形成され、
そのＮ型ウエル中にＰ型ウエル１４，１６が形成され、
各Ｐ型ウエル１４，１６中に、ソース・ドレイン層（１
８，２０，２２，２４）が形成されている。
用され、Ｐ型基板１１中にＮ型ウエル１２が形成され、
そのＮ型ウエル中にＰ型ウエル１４，１６が形成され、
各Ｐ型ウエル１４，１６中に、ソース・ドレイン層（１
８，２０，２２，２４）が形成されている。
【００３０】左側がトランジスタＮ１であり、右側がト
ランジスタＮ２である。トランジスタＮ１の基板バイア
スというときは、図２では、Ｐ型ウエル１４の電圧を意
味する。また、後で説明するように、本来は、トランジ
スタＮ１のサイズはトランジスタＮ２のサイズよりも大
きく設定されるのであるが、図２では、図面の複雑化を
さけるために、どちらも同じサイズとして描いている。
ランジスタＮ２である。トランジスタＮ１の基板バイア
スというときは、図２では、Ｐ型ウエル１４の電圧を意
味する。また、後で説明するように、本来は、トランジ
スタＮ１のサイズはトランジスタＮ２のサイズよりも大
きく設定されるのであるが、図２では、図面の複雑化を
さけるために、どちらも同じサイズとして描いている。
【００３１】以下、図１のコンパレータについての、オ
フセット調整時の動作を説明する。
フセット調整時の動作を説明する。
【００３２】なお、差動対をなすトランジスタ（差動ト
ランジスタ，入力段トランジスタ）のチャネルコンダク
タンス（Ｗ／Ｌ）は、寄生ダイオード１０がオンするこ
とを防止するために、例えば、２：１に設定されている
のであるが（この点は後述する）、カレントミラー負荷
を使用している以上、チャネルコンダクタンスの違いに
関係なく、差動回路の左と右の電流量は、理論値として
は１：１になる。
ランジスタ，入力段トランジスタ）のチャネルコンダク
タンス（Ｗ／Ｌ）は、寄生ダイオード１０がオンするこ
とを防止するために、例えば、２：１に設定されている
のであるが（この点は後述する）、カレントミラー負荷
を使用している以上、チャネルコンダクタンスの違いに
関係なく、差動回路の左と右の電流量は、理論値として
は１：１になる。
【００３３】図示されるように、スイッチＳ１はｂ端子
側に切り換えられ、これにより、差動対トランジスタＮ
１，Ｎ２のゲート電圧ＶＩＮ，ＶＩＰは、基準電圧Ｖｒ
ｅｆに固定される。
側に切り換えられ、これにより、差動対トランジスタＮ
１，Ｎ２のゲート電圧ＶＩＮ，ＶＩＰは、基準電圧Ｖｒ
ｅｆに固定される。
【００３４】上述のように、差動回路の左側と右側の電
流量は理論値では同じであるが、実際は、種々の要因に
より、アンバランスが生じる。本発明によれば、このア
ンバランスが解消される方向に自動的に調整される。こ
の調整は、ＭＯＳトランジスタの基板バイアスを変化さ
せることにより実現される。
流量は理論値では同じであるが、実際は、種々の要因に
より、アンバランスが生じる。本発明によれば、このア
ンバランスが解消される方向に自動的に調整される。こ
の調整は、ＭＯＳトランジスタの基板バイアスを変化さ
せることにより実現される。
【００３５】具体的な説明に入る前に、ＭＯＳトランジ
スタのしきい値電圧Ｖｔｈと、基板バイアスとの関係に
ついて説明する。
スタのしきい値電圧Ｖｔｈと、基板バイアスとの関係に
ついて説明する。
【００３６】ＮＭＯＳトランジスタのしきい値電圧Ｖｔ
ｈは、下記（１）式のように表される。 Ｖｔｈ＝２φB+｛２εSｑＮA（２φB+ＶBS）｝1/2／Ｃｉ…（１） ここで、φBは基板のポテンシャルであり、εSはシリコ
ンの誘電率であり、ｑは単位電荷であり、ＮAは基板の
不純物濃度であり、ＶBSは基板とソースの電位差であ
り、Ｃｉはゲート容量を示す。
ｈは、下記（１）式のように表される。 Ｖｔｈ＝２φB+｛２εSｑＮA（２φB+ＶBS）｝1/2／Ｃｉ…（１） ここで、φBは基板のポテンシャルであり、εSはシリコ
ンの誘電率であり、ｑは単位電荷であり、ＮAは基板の
不純物濃度であり、ＶBSは基板とソースの電位差であ
り、Ｃｉはゲート容量を示す。
【００３７】結局、しきい値電圧Ｖｔｈは、ソース電位
ＶBS（すなわち、基板を基準としたソースの電位）に依
存し、この値が大きくなるほど、しきい値電圧（反転電
圧）Ｖｔｈは増大する。
ＶBS（すなわち、基板を基準としたソースの電位）に依
存し、この値が大きくなるほど、しきい値電圧（反転電
圧）Ｖｔｈは増大する。
【００３８】ここで、基板電位を固定してソース電位を
上昇させることと、ソース電位を固定して基板電位を低
下させることは等価であり、どちらも、基板電位からみ
たソース電位を上昇させることであり、この場合には、
上述の（１）式から、しきい値Ｖｔｈは上昇することに
なる。
上昇させることと、ソース電位を固定して基板電位を低
下させることは等価であり、どちらも、基板電位からみ
たソース電位を上昇させることであり、この場合には、
上述の（１）式から、しきい値Ｖｔｈは上昇することに
なる。
【００３９】以下、オフセットの自動調整動作を説明す
る。
る。
【００４０】まず、スイッチＳ１をｂ側に接続し、か
つ、スイッチＳ２をオンして位相調整回路４１０をアク
ティブとする。
つ、スイッチＳ２をオンして位相調整回路４１０をアク
ティブとする。
【００４１】以下の説明では、前提条件として、ＶＩＮ
＝ＶＩＰ、トランジスタＰ１とＰ２が同特性、トランジ
スタＮ１とＮ２が同特性であるものとする。
＝ＶＩＰ、トランジスタＰ１とＰ２が同特性、トランジ
スタＮ１とＮ２が同特性であるものとする。
【００４２】本発明の場合、トランジスタＮ１の基板電
位は固定されていない。よって、初期状態では、トラン
ジスタＮ１の基板電位が決まっておらず、不安定な状態
である。
位は固定されていない。よって、初期状態では、トラン
ジスタＮ１の基板電位が決まっておらず、不安定な状態
である。
【００４３】仮に、トランジスタＮ１の基板電位がトラ
ンジスタＮ２の基板電位より低いとすると、上述の説明
のように、トランジスタＮ１のしきい値電圧Ｖｔｈが高
くなり、トランジスタＮ１の電流能力が低くなる。この
状態は、オペアンプの反転入力ＶＩＮに非反転入力ＶＩ
Ｐより低い電圧を与えた状態と同じである。ここで、図
１の回路は、通常のオペアンプ出力を、ＰＭＯＳトラン
ジスタＰ３によるインバータを介して出力する構成をと
るので、通常のオペアンプと入力関係が逆になってお
り、ＶＩＮが反転入力であり、ＶＩＰが非反転入力であ
る点、注意を要する。
ンジスタＮ２の基板電位より低いとすると、上述の説明
のように、トランジスタＮ１のしきい値電圧Ｖｔｈが高
くなり、トランジスタＮ１の電流能力が低くなる。この
状態は、オペアンプの反転入力ＶＩＮに非反転入力ＶＩ
Ｐより低い電圧を与えた状態と同じである。ここで、図
１の回路は、通常のオペアンプ出力を、ＰＭＯＳトラン
ジスタＰ３によるインバータを介して出力する構成をと
るので、通常のオペアンプと入力関係が逆になってお
り、ＶＩＮが反転入力であり、ＶＩＰが非反転入力であ
る点、注意を要する。
【００４４】オペアンプの反転入力ＶＩＮに非反転入力
ＶＩＰより低い電圧を与えた状態となると、図１のオペ
アンプ（位相調整回路４１０をオンさせているので、コ
ンパレータとしてではなく、オペアンプとして機能す
る）の出力電圧Ｖｏｕｔは、上昇する。現在、スイッチ
Ｓ１はｂ側に切り換えられているから、出力電圧Ｖｏｕ
ｔは、そのまま、トランジスタＮ１の基板電位となる。
すなわち、トランジスタＮ１の基板電位が上昇する。こ
の動作を繰り返し、結局、トランジスタＮ１の基板電位
は、トランジスタＮ２の基板電位と同じになり安定す
る。この動作は、ＶＩＮ＝ＶＩＰの条件下で、差動回路
の左側の系（Ｐ１-Ｎ１の系）と右側の系（Ｐ２-Ｎ２の
系）が同一特性になるように、トランジスタＮ１の基板
電位が調整されることを意味する。
ＶＩＰより低い電圧を与えた状態となると、図１のオペ
アンプ（位相調整回路４１０をオンさせているので、コ
ンパレータとしてではなく、オペアンプとして機能す
る）の出力電圧Ｖｏｕｔは、上昇する。現在、スイッチ
Ｓ１はｂ側に切り換えられているから、出力電圧Ｖｏｕ
ｔは、そのまま、トランジスタＮ１の基板電位となる。
すなわち、トランジスタＮ１の基板電位が上昇する。こ
の動作を繰り返し、結局、トランジスタＮ１の基板電位
は、トランジスタＮ２の基板電位と同じになり安定す
る。この動作は、ＶＩＮ＝ＶＩＰの条件下で、差動回路
の左側の系（Ｐ１-Ｎ１の系）と右側の系（Ｐ２-Ｎ２の
系）が同一特性になるように、トランジスタＮ１の基板
電位が調整されることを意味する。
【００４５】しかし、実際には、上述したように、差動
回路の左右の系は、トランジスタの製造ばらつきに起因
して同特性とはならず、オフセットが生じる。ここで
は、トランジスタＮ１の方が、トランジスタＮ２よりも
電流能力が高くなった場合を想定し、説明する。
回路の左右の系は、トランジスタの製造ばらつきに起因
して同特性とはならず、オフセットが生じる。ここで
は、トランジスタＮ１の方が、トランジスタＮ２よりも
電流能力が高くなった場合を想定し、説明する。
【００４６】トランジスタＮ１がトランジスタＮ２より
も電流能力が高い状態は、反転入力ＶＩＮに非反転入力
ＶＩＰより高い電圧を与えた状態と同じである。
も電流能力が高い状態は、反転入力ＶＩＮに非反転入力
ＶＩＰより高い電圧を与えた状態と同じである。
【００４７】すなわち出力電圧Ｖｏｕｔは低くなり、ト
ランジスタＮ１の基板電位は低下する。トランジスタＮ
１の基板電位がトランジスタＮ２の基板電位より低いと
すると、トランジスタＮ１のＶｔｈが高くなり、トラン
ジスタＮ１の電流能力が低くなる。
ランジスタＮ１の基板電位は低下する。トランジスタＮ
１の基板電位がトランジスタＮ２の基板電位より低いと
すると、トランジスタＮ１のＶｔｈが高くなり、トラン
ジスタＮ１の電流能力が低くなる。
【００４８】このような負帰還動作が繰り返えされて、
結局、トランジスタＮ１とＮ２が同一特性となったとき
に安定する。このことは、ＶＩＮ＝ＶＩＰの条件下で、
差動回路の左右の系が同一特性になるように、トランジ
スタＮ１の基板電位が調整されることを意味する。
結局、トランジスタＮ１とＮ２が同一特性となったとき
に安定する。このことは、ＶＩＮ＝ＶＩＰの条件下で、
差動回路の左右の系が同一特性になるように、トランジ
スタＮ１の基板電位が調整されることを意味する。
【００４９】次に、カレントミラーを構成するトランジ
スタＰ１がＰ２よりも電流能力が低くなった場合を想定
する。
スタＰ１がＰ２よりも電流能力が低くなった場合を想定
する。
【００５０】トランジスタＰ１がＰ２よりも電流能力が
低い場合、トランジスタＰ１のドレイン電圧は、トラン
ジスタＰ２のドレイン電圧より低くなる。すなわち、ト
ランジスタＮ１のドレイン電圧が、トランジスタＰ２の
ドレイン電圧より低い状態である。この状態は反転入力
ＶＩＮに、非反転入力ＶＩＰより高い電圧を与えた状態
と同じである。
低い場合、トランジスタＰ１のドレイン電圧は、トラン
ジスタＰ２のドレイン電圧より低くなる。すなわち、ト
ランジスタＮ１のドレイン電圧が、トランジスタＰ２の
ドレイン電圧より低い状態である。この状態は反転入力
ＶＩＮに、非反転入力ＶＩＰより高い電圧を与えた状態
と同じである。
【００５１】すなわち、出力電圧Ｖｏｕｔは低くなり、
トランジスタＮ１の基板電位が低くなる。トランジスタ
Ｎ１の基板電位がトランジスタＮ２の基板電位より低い
とすると、トランジスタＮ１のしきい値Ｖｔｈが高くな
り、トランジスタＮ１の電流能力が低くなる。
トランジスタＮ１の基板電位が低くなる。トランジスタ
Ｎ１の基板電位がトランジスタＮ２の基板電位より低い
とすると、トランジスタＮ１のしきい値Ｖｔｈが高くな
り、トランジスタＮ１の電流能力が低くなる。
【００５２】トランジスタＮ１の電流能力が低くなる
と、トランジスタＮ１のドレイン電圧、すなわちトラン
ジスタＰ１のドレイン電圧が高くなる。この動作を繰り
返し、トランジスタＰ１とＰ２、トランジスタＮ１とＮ
２がそれぞれ異なった特性をもつが、結局、ＶＩＮ＝Ｖ
ＩＰの条件下で、差動回路のＰ１-Ｎ１の系とＰ２-Ｎ２
の系が同一特性になるようにＮ１の基板電位が調整され
ることを意味する。以上の説明では、ＶＩＮ＝ＶＩＰを
条件としているため、結局、ＶＩＮ＝ＶＩＰのとき、オ
フセット（差動回路の左右の電流オフセット）が０とな
るように調整される。
と、トランジスタＮ１のドレイン電圧、すなわちトラン
ジスタＰ１のドレイン電圧が高くなる。この動作を繰り
返し、トランジスタＰ１とＰ２、トランジスタＮ１とＮ
２がそれぞれ異なった特性をもつが、結局、ＶＩＮ＝Ｖ
ＩＰの条件下で、差動回路のＰ１-Ｎ１の系とＰ２-Ｎ２
の系が同一特性になるようにＮ１の基板電位が調整され
ることを意味する。以上の説明では、ＶＩＮ＝ＶＩＰを
条件としているため、結局、ＶＩＮ＝ＶＩＰのとき、オ
フセット（差動回路の左右の電流オフセット）が０とな
るように調整される。
【００５３】ここで、さらに、ＶＩＮ＝ＶＩＰ＋αとい
う条件を与えた場合について考察する。この場合、ＶＩ
Ｎ＝ＶＩＰ＋αの条件下で差動回路のＰ１-Ｎ１の系と
Ｐ２-Ｎ２の系が同一特性になるように、トランジスタ
Ｎ１の基板電位が調整される。これは、ＶＩＮ＝ＶＩＰ
＋αのとき、オフセット０となるようにできるというこ
とである。
う条件を与えた場合について考察する。この場合、ＶＩ
Ｎ＝ＶＩＰ＋αの条件下で差動回路のＰ１-Ｎ１の系と
Ｐ２-Ｎ２の系が同一特性になるように、トランジスタ
Ｎ１の基板電位が調整される。これは、ＶＩＮ＝ＶＩＰ
＋αのとき、オフセット０となるようにできるというこ
とである。
【００５４】この状態で、図１のように、強制的にＶＩ
Ｎ＝ＶＩＰにした場合を考える。本来なら、ＶＩＮはＶ
ＩＰよりもαだけ高くなければならないから、ＶＩＮ＝
ＶＩＰの状態は、α分だけＶＩＮが低い状態であること
になる。
Ｎ＝ＶＩＰにした場合を考える。本来なら、ＶＩＮはＶ
ＩＰよりもαだけ高くなければならないから、ＶＩＮ＝
ＶＩＰの状態は、α分だけＶＩＮが低い状態であること
になる。
【００５５】反転入力ＶＩＮが−αならば、出力電圧Ｖ
ｏｕｔは＋αを発生する。つまり、＋α分のオフセット
を持たせることができる。
ｏｕｔは＋αを発生する。つまり、＋α分のオフセット
を持たせることができる。
【００５６】逆に、ＶＩＮ−α＝ＶＩＰという条件を与
えた場合において、強制的にＶＩＮ＝ＶＩＰとすると、
反転入力ＶＩＮはαだけ高いことになるから、出力電圧
Ｖｏｕｔは−αを発生させる。
えた場合において、強制的にＶＩＮ＝ＶＩＰとすると、
反転入力ＶＩＮはαだけ高いことになるから、出力電圧
Ｖｏｕｔは−αを発生させる。
【００５７】本発明では、このような、初期状態から意
図的にオフセットを与える手法を積極的に利用する。す
なわち、トランジスタＮ１のサイズをＮ２のサイズより
も大きく設計し、最初から、電流能力に差を与えてお
き、これにより、寄生ダイオードのオンを防止して、基
板バイアスを正方向，負方向のどちらにも振れるように
する。トランジスタＮ１のサイズをＮ２のサイズよりも
大きく設計することは、上述の、ＶＩＮ−α＝ＶＩＰと
いう条件下で、強制的にＶＩＮ＝ＶＩＰとし、出力電圧
Ｖｏｕｔに強制的に−αのオフセットを初期状態から与
えることを意味する。
図的にオフセットを与える手法を積極的に利用する。す
なわち、トランジスタＮ１のサイズをＮ２のサイズより
も大きく設計し、最初から、電流能力に差を与えてお
き、これにより、寄生ダイオードのオンを防止して、基
板バイアスを正方向，負方向のどちらにも振れるように
する。トランジスタＮ１のサイズをＮ２のサイズよりも
大きく設計することは、上述の、ＶＩＮ−α＝ＶＩＰと
いう条件下で、強制的にＶＩＮ＝ＶＩＰとし、出力電圧
Ｖｏｕｔに強制的に−αのオフセットを初期状態から与
えることを意味する。
【００５８】以下、この点について説明する。
【００５９】ここで、電流のアンバランスを調整するた
めに、入力段トランジスタＮ１の基板電位が上昇した場
合を考える。
めに、入力段トランジスタＮ１の基板電位が上昇した場
合を考える。
【００６０】このとき、基板とソース間に介在する寄生
ダイオード１０がオンしてしまうと、ソース電位（Ｖ
Ｋ）にダイオード１０の順方向電圧（ＶＦ）を加えた電
圧（ＶＫ＋ＶＦ）でもって、基板電位がクランプされて
しまい、それ以上の基板電位の上昇が不可能になってし
まう点である。
ダイオード１０がオンしてしまうと、ソース電位（Ｖ
Ｋ）にダイオード１０の順方向電圧（ＶＦ）を加えた電
圧（ＶＫ＋ＶＦ）でもって、基板電位がクランプされて
しまい、それ以上の基板電位の上昇が不可能になってし
まう点である。
【００６１】これでは、基板バイアス効果を利用したＭ
ＯＳトランジスタの電流調整能力が不完全なものとなっ
てしまう。
ＯＳトランジスタの電流調整能力が不完全なものとなっ
てしまう。
【００６２】このような事態が生じるのを防止するた
め、本実施の形態では、入力段トランジスタＮ１とＮ２
のサイズを、例えば、２：１に設定している。
め、本実施の形態では、入力段トランジスタＮ１とＮ２
のサイズを、例えば、２：１に設定している。
【００６３】トランジスタＮ１の方が電流能力が高いと
いうことは、トランジスタＮ２に比べて低いゲート電圧
でもって、同量の電流を流すことができるということで
あるから、トランジスタＮ１の入力電圧ＶＩＮと、他方
のトランジスタＶＩＰの入力電圧ＶＩＰとの間に、ＶＩ
Ｎ−α＝ＶＩＰ（αは初期オフセット電圧）という初期
条件を与えたことになる。
いうことは、トランジスタＮ２に比べて低いゲート電圧
でもって、同量の電流を流すことができるということで
あるから、トランジスタＮ１の入力電圧ＶＩＮと、他方
のトランジスタＶＩＰの入力電圧ＶＩＰとの間に、ＶＩ
Ｎ−α＝ＶＩＰ（αは初期オフセット電圧）という初期
条件を与えたことになる。
【００６４】この場合には、上述のとおり、出力電圧Ｖ
ｏｕｔには、−αの電圧オフセットが発生する。このオ
フセット電圧がトランジスタＮ１の基板バイアスとなる
から、初期状態において、トランジスタＮ１の基板バイ
アスは、トランジスタＮ１とＮ２のサイズを同じとした
場合に比べて、−α分だけ、絶えず、低くなるように帰
還を受けていることになる。
ｏｕｔには、−αの電圧オフセットが発生する。このオ
フセット電圧がトランジスタＮ１の基板バイアスとなる
から、初期状態において、トランジスタＮ１の基板バイ
アスは、トランジスタＮ１とＮ２のサイズを同じとした
場合に比べて、−α分だけ、絶えず、低くなるように帰
還を受けていることになる。
【００６５】つまり、ＮＭＯＳトランジスタＮ１の基板
電位は、当初から低下する方向（マイナスの方向）にの
み帰還が働くことになる。よって、ＮＭＯＳトランジス
タＮ１の基板電位ＶＡ（すなわち、寄生ダイオード１０
のアノード電位）は、ソース電位（寄生ダイオード１０
のカソード電位）よりも上昇しないため、寄生ダイオー
ド１０は、決してオンしない。
電位は、当初から低下する方向（マイナスの方向）にの
み帰還が働くことになる。よって、ＮＭＯＳトランジス
タＮ１の基板電位ＶＡ（すなわち、寄生ダイオード１０
のアノード電位）は、ソース電位（寄生ダイオード１０
のカソード電位）よりも上昇しないため、寄生ダイオー
ド１０は、決してオンしない。
【００６６】基板電位（ＶＡ）とソース電位（ＶＫ）、
ならびにクランプ電位の相互の関係を図３に示す。
ならびにクランプ電位の相互の関係を図３に示す。
【００６７】図３の左側に示されるのが、初期オフセッ
ト（α）を与えない場合の基板バイアスの変化を示す。
基板バイアスが上昇すると、クランプ電位ＶＣ（ＶＫ＋
ＶＦ）でクランプされてしまい、それ以上の変化は不可
能となる。
ト（α）を与えない場合の基板バイアスの変化を示す。
基板バイアスが上昇すると、クランプ電位ＶＣ（ＶＫ＋
ＶＦ）でクランプされてしまい、それ以上の変化は不可
能となる。
【００６８】一方、初期オフセット（α）を与えた場合
には、その分だけ、当初から基板電位が、マイナス側に
ＶＱ（上述の−α分の電圧に相当）だけシフトするか
ら、基板バイアスがダイナミックレンジいっぱいに振れ
たとしても、寄生ダイオード１０はオンせず、基板バイ
アスがクランプされることはない。つまり、寄生ダイオ
ードによるクランプの危険性がないため、常に、適正な
負帰還制御による基板バイアスの調整（帰還信号のダイ
ナミックレンジ）が確保されることになる。
には、その分だけ、当初から基板電位が、マイナス側に
ＶＱ（上述の−α分の電圧に相当）だけシフトするか
ら、基板バイアスがダイナミックレンジいっぱいに振れ
たとしても、寄生ダイオード１０はオンせず、基板バイ
アスがクランプされることはない。つまり、寄生ダイオ
ードによるクランプの危険性がないため、常に、適正な
負帰還制御による基板バイアスの調整（帰還信号のダイ
ナミックレンジ）が確保されることになる。
【００６９】なお、図１のコンデンサＣ１は、ＮＭＯＳ
トランジスタＮ１の基板バイアスが、ソース電位や、あ
るいはＮＭＯＳトランジスタＮ２の基板電位に影響を与
えるのを防止する直流カットコンデンサとして機能する
と共に、オフセット調整が終わって、スイッチＳ１がａ
端子側に切り換えられた後も、少なくとも所定の時間
は、ＮＭＯＳトランジスタＮ１の基板に、調整された電
圧を与えつづけるための保持コンデンサとしても機能す
る。
トランジスタＮ１の基板バイアスが、ソース電位や、あ
るいはＮＭＯＳトランジスタＮ２の基板電位に影響を与
えるのを防止する直流カットコンデンサとして機能する
と共に、オフセット調整が終わって、スイッチＳ１がａ
端子側に切り換えられた後も、少なくとも所定の時間
は、ＮＭＯＳトランジスタＮ１の基板に、調整された電
圧を与えつづけるための保持コンデンサとしても機能す
る。
【００７０】図４は、入力段の差動対をなすトランジス
タをＰＭＯＳトランジスタで構成したコンパレータを示
す。図１の回路とトランジスタの導電型が逆になってい
るが、基本的な動作は、同じである。
タをＰＭＯＳトランジスタで構成したコンパレータを示
す。図１の回路とトランジスタの導電型が逆になってい
るが、基本的な動作は、同じである。
【００７１】（実施の形態２）本実施の形態では、前掲
の実施の形態のオフセットキャンセル機能をもつコンパ
レータを用いて、ＣＤＭＡ送信機に含まれるＤ／Ａ変換
器の入出力オフセットをキャンセルする。
の実施の形態のオフセットキャンセル機能をもつコンパ
レータを用いて、ＣＤＭＡ送信機に含まれるＤ／Ａ変換
器の入出力オフセットをキャンセルする。
【００７２】図５（ａ）は、Ｄ／Ａ変換器のオフセット
をキャンセルするための回路構成を示す回路図である。
図５（ｂ）は、ＣＤＭＡ送信機の要部の構成を示すブロ
ック図である。
をキャンセルするための回路構成を示す回路図である。
図５（ｂ）は、ＣＤＭＡ送信機の要部の構成を示すブロ
ック図である。
【００７３】図５（ｂ）に示すように、ＣＤＭＡ送信機
では、拡散変調器３００から出力されるＩ（同相），Ｑ
（直交）２系統の送信データをそれぞれ、Ｄ／Ａ変換器
５００ａ，５００ｂでアナログ信号に変換し、ＱＰＳＫ
変調器６００，送信回路７００を経て、アンテナ７１０
から信号が送信される。
では、拡散変調器３００から出力されるＩ（同相），Ｑ
（直交）２系統の送信データをそれぞれ、Ｄ／Ａ変換器
５００ａ，５００ｂでアナログ信号に変換し、ＱＰＳＫ
変調器６００，送信回路７００を経て、アンテナ７１０
から信号が送信される。
【００７４】このとき、Ｉ，Ｑの２系統の信号それぞれ
に位相誤差を生じさせないためには、２つのＤ／Ａ変換
器５００ａ，５００ｂの入出力特性が正確に一致してい
る必要がある。
に位相誤差を生じさせないためには、２つのＤ／Ａ変換
器５００ａ，５００ｂの入出力特性が正確に一致してい
る必要がある。
【００７５】そこで、図５（ａ）に示すような負帰還回
路を用いて、Ｄ／Ａ変換器５００ａ，５００ｂのそれぞ
れの入出力オフセットをキャンセルし、双方のＤ／Ａ変
換器の入出力特性を一致させる。
路を用いて、Ｄ／Ａ変換器５００ａ，５００ｂのそれぞ
れの入出力オフセットをキャンセルし、双方のＤ／Ａ変
換器の入出力特性を一致させる。
【００７６】ここで、コンパレータとして、前掲の実施
の形態で説明したオフセット調整（補償）機能付きコン
パレータ４００を使用する。Ｄ／Ａ変換器のオフセット
をキャンセルするのに先立ち、コンパレータ４００の入
力段に設けられているスイッチＳ３をａ端子側に切り換
えて、左右の電流オフセットをキャンセルする。
の形態で説明したオフセット調整（補償）機能付きコン
パレータ４００を使用する。Ｄ／Ａ変換器のオフセット
をキャンセルするのに先立ち、コンパレータ４００の入
力段に設けられているスイッチＳ３をａ端子側に切り換
えて、左右の電流オフセットをキャンセルする。
【００７７】次に、スイッチＳ３をｂ側に切り換える。
このとき、同時に、図１のスイッチＳ１もａ側に切り換
えられ、また、スイッチＳ２は開放される。
このとき、同時に、図１のスイッチＳ１もａ側に切り換
えられ、また、スイッチＳ２は開放される。
【００７８】以後、図１の回路のコンデンサＣ１に、調
整電圧が保持されてコンパレータのオフセットがキャン
セルされている期間内において、Ｄ／Ａ変換器５００ａ
（５００ｂ）の入出力オフセットをキャンセルするため
の動作が実施される。
整電圧が保持されてコンパレータのオフセットがキャン
セルされている期間内において、Ｄ／Ａ変換器５００ａ
（５００ｂ）の入出力オフセットをキャンセルするため
の動作が実施される。
【００７９】つまり、Ｄ／Ａ変換器の入出力にオフセッ
トがある場合には、そのオフセットを打ち消すような補
正値が、補正値生成回路４１１から出力され、加算器４
２０において、その補正値が入力信号に与えられる。
トがある場合には、そのオフセットを打ち消すような補
正値が、補正値生成回路４１１から出力され、加算器４
２０において、その補正値が入力信号に与えられる。
【００８０】以下、その動作の概要を説明する。
【００８１】最初、加算器４２０に、例えば、１．７Ｖ
の直流信号に相当するデータを入力する。このとき、
１．７Ｖのデータ入力と同期して、カウンタ４１２がア
ップカウントを開始する。ラッチ回路４１４は、コンパ
レータ４００の出力信号がローレベルに反転するまでの
間、カウンタ４１２から出力されるカウント値をそのま
ま、加算器４２０に与える。
の直流信号に相当するデータを入力する。このとき、
１．７Ｖのデータ入力と同期して、カウンタ４１２がア
ップカウントを開始する。ラッチ回路４１４は、コンパ
レータ４００の出力信号がローレベルに反転するまでの
間、カウンタ４１２から出力されるカウント値をそのま
ま、加算器４２０に与える。
【００８２】当初、加算器に当初与えられる補正値は
“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５
００ａ（５００ｂ）にそのまま与えられる。
“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５
００ａ（５００ｂ）にそのまま与えられる。
【００８３】Ｄ／Ａ変換器５００ａ（５００ｂ）の変換
出力は、ボルテージホロワ４０１でインピーダンス変換
されて、コンパレータ４００の反転端子に与えられる。
コンパレータ４００の非反転端子には基準電圧Ｖｒｅｆ
（ここでは２Ｖとする）が与えられている。非反転端子
の電位の方が高いため、コンパレータ４００の出力はハ
イレベルであり、ゆえに、カウンタ４１２のカウント値
は加算器４２０に与えられ、入力信号に加算される。
出力は、ボルテージホロワ４０１でインピーダンス変換
されて、コンパレータ４００の反転端子に与えられる。
コンパレータ４００の非反転端子には基準電圧Ｖｒｅｆ
（ここでは２Ｖとする）が与えられている。非反転端子
の電位の方が高いため、コンパレータ４００の出力はハ
イレベルであり、ゆえに、カウンタ４１２のカウント値
は加算器４２０に与えられ、入力信号に加算される。
【００８４】同様な動作が繰り返され、Ｄ／Ａ変換器５
００ａ（５００ｂ）の出力がＶｒｅｆ（２Ｖ）を超える
と、コンパレータ４００の出力はローレベルに反転し、
これにより、カウンタ４１２はリセットされ、また、そ
の時点のカウンタ出力がラッチ４１４に保持される。
００ａ（５００ｂ）の出力がＶｒｅｆ（２Ｖ）を超える
と、コンパレータ４００の出力はローレベルに反転し、
これにより、カウンタ４１２はリセットされ、また、そ
の時点のカウンタ出力がラッチ４１４に保持される。
【００８５】この結果、Ｄ／Ａ変換器５００ａ（５００
ｂ）の入力および出力は、ともに、Ｖｒｅｆ（＝２ｖ）
に統一され、オフセットがキャンセルされる。
ｂ）の入力および出力は、ともに、Ｖｒｅｆ（＝２ｖ）
に統一され、オフセットがキャンセルされる。
【００８６】（実施の形態３）図６は、本実施の形態の
Ｄ／Ａ変換器のオフセットをキャンセルする回路の構成
を示す回路図である。
Ｄ／Ａ変換器のオフセットをキャンセルする回路の構成
を示す回路図である。
【００８７】基本的な動作は、図５と同様である。ただ
し、本実施の形態では、補正値生成回路４３０におい
て、加減算回路４３２を使用している。当初、スイッチ
Ｓ４は、ｂ端子側に接続される。
し、本実施の形態では、補正値生成回路４３０におい
て、加減算回路４３２を使用している。当初、スイッチ
Ｓ４は、ｂ端子側に接続される。
【００８８】ここでは、加算器４２０の入力として、コ
ンパレータ４００の基準電圧Ｖｒｅｆと同じ、２Ｖの直
流電圧に相当するデータを与える。加減算回路から出力
される補正値の初期値は“０”である。
ンパレータ４００の基準電圧Ｖｒｅｆと同じ、２Ｖの直
流電圧に相当するデータを与える。加減算回路から出力
される補正値の初期値は“０”である。
【００８９】コンパレータ４００において、基準値Ｖｒ
ｅｆ（＝２Ｖ）と入力信号の大小を判定し、入力信号の
方が大きければ、加減算回路４３２で、一定値（所定の
ステップ幅に相当する値）の減算を行う。逆に、入力信
号の方が小さければ、加減算回路４３２で、一定値の加
算を行う。
ｅｆ（＝２Ｖ）と入力信号の大小を判定し、入力信号の
方が大きければ、加減算回路４３２で、一定値（所定の
ステップ幅に相当する値）の減算を行う。逆に、入力信
号の方が小さければ、加減算回路４３２で、一定値の加
算を行う。
【００９０】このようにして、Ｄ／Ａ変換器５００ａ
（５００ｂ）の入出力特性に存在するオフセットを補償
するべく、ループが回っていくのであるが、入力と出力
が一致するようになると（帰還値が基準値に収束した状
態となると）、コンパレータ４００の出力はハイ／ロー
の出力を交互に繰り返すようになる。
（５００ｂ）の入出力特性に存在するオフセットを補償
するべく、ループが回っていくのであるが、入力と出力
が一致するようになると（帰還値が基準値に収束した状
態となると）、コンパレータ４００の出力はハイ／ロー
の出力を交互に繰り返すようになる。
【００９１】この状態となったときに、スイッチＳ４を
ａ端子側に切り換え、ラッチ４３４に保持されている補
正値を、加算器４２０に供給する。これにより、Ｄ／Ａ
変換器５００ａ（５００ｂ）の入力および出力は、Ｖｒ
ｅｆ（＝２Ｖ）に揃えられる。これにより、入出力オフ
セットはキャンセルされる。
ａ端子側に切り換え、ラッチ４３４に保持されている補
正値を、加算器４２０に供給する。これにより、Ｄ／Ａ
変換器５００ａ（５００ｂ）の入力および出力は、Ｖｒ
ｅｆ（＝２Ｖ）に揃えられる。これにより、入出力オフ
セットはキャンセルされる。
【００９２】図６の構成では、アップカウンタ（あるい
はダウンカウンタ）を使用している。よって、あらかじ
め、入力信号の値とコンパレータの基準値（Ｖｒｅｆ）
との間にオフセットを設け、オフセットをキャンセルす
る方向を、加算かあるいは減算の一方向に決める必要が
ある。このとき、初期条件として入力信号に与えるオフ
セットは、実際に発生するＤ／Ａ変換器のオフセットよ
りも十分マージンを持って決める必要がある（つまり、
十分マージンをとって入力信号の初期値を決めなければ
ならない）という制約があった。これに対し、本実施の
形態の構成なら、そのような制約がないので、使い勝手
がよい。
はダウンカウンタ）を使用している。よって、あらかじ
め、入力信号の値とコンパレータの基準値（Ｖｒｅｆ）
との間にオフセットを設け、オフセットをキャンセルす
る方向を、加算かあるいは減算の一方向に決める必要が
ある。このとき、初期条件として入力信号に与えるオフ
セットは、実際に発生するＤ／Ａ変換器のオフセットよ
りも十分マージンを持って決める必要がある（つまり、
十分マージンをとって入力信号の初期値を決めなければ
ならない）という制約があった。これに対し、本実施の
形態の構成なら、そのような制約がないので、使い勝手
がよい。
【００９３】（実施の形態４）図７は本発明の実施の形
態４に係る、Ｄ／Ａ変換器のオフセットキャンセラーの
構成を示す回路図である。
態４に係る、Ｄ／Ａ変換器のオフセットキャンセラーの
構成を示す回路図である。
【００９４】本実施の形態でも、基本的な動作は前掲の
実施の形態と同じである。ただし、本実施の形態では、
Ｄ／Ａ変換器５００ａ（５００ｂ）を差動出力する構成
とする。そして、その差動出力を、差動／シングル変換
回路５１０でシングル出力に戻す。
実施の形態と同じである。ただし、本実施の形態では、
Ｄ／Ａ変換器５００ａ（５００ｂ）を差動出力する構成
とする。そして、その差動出力を、差動／シングル変換
回路５１０でシングル出力に戻す。
【００９５】このような構成とすると、Ｄ／Ａ変換出力
のダイナミックレンジは２倍に拡大されるため、オフセ
ットを調整する（キャンセルする）精度も２倍となる。
この分解能をそのまま利用するために、ラッチも９０
２，９０４の２つを設け、また、Ｄ／Ａ変換器５００ａ
（５００ｂ）の前段には、加算器９０６または減算器９
０８を設け、これらの加算器，減算器は、各々正相側あ
るいは逆相側のみ演算を行い、もう一方は演算を行わな
い。このような構成により、Ｄ／Ａ変換部のビット精度
の２倍の精度で、Ｄ／Ａコンバータ全体のオフセットキ
ャンセルを行うことができる。
のダイナミックレンジは２倍に拡大されるため、オフセ
ットを調整する（キャンセルする）精度も２倍となる。
この分解能をそのまま利用するために、ラッチも９０
２，９０４の２つを設け、また、Ｄ／Ａ変換器５００ａ
（５００ｂ）の前段には、加算器９０６または減算器９
０８を設け、これらの加算器，減算器は、各々正相側あ
るいは逆相側のみ演算を行い、もう一方は演算を行わな
い。このような構成により、Ｄ／Ａ変換部のビット精度
の２倍の精度で、Ｄ／Ａコンバータ全体のオフセットキ
ャンセルを行うことができる。
【００９６】ただし、分解能が２倍になると、１回あた
りのステップ変化が細かくなる分、負帰還ループ制御に
よる追従速度が遅くなるため、当初は、スイッチＳ４，
Ｓ５をａ側に倒して、通常の速度でループを回してい
き、収束に近づいた時点で、スイッチＳ４，Ｓ５をｂ端
子側に切り換え、高分解能の負帰還制御を行わせる。
りのステップ変化が細かくなる分、負帰還ループ制御に
よる追従速度が遅くなるため、当初は、スイッチＳ４，
Ｓ５をａ側に倒して、通常の速度でループを回してい
き、収束に近づいた時点で、スイッチＳ４，Ｓ５をｂ端
子側に切り換え、高分解能の負帰還制御を行わせる。
【００９７】以下、具体的に説明する。
【００９８】まず、入力にはデジタル信号として所望の
値を入力する。その値は後に波形出力する際の基準とな
る値を入力する。通常は出力したい波形の中心値を入力
する。その値は正相側で加算器、逆相側で減算器を通る
が、初期段階ではスイッチＳ４をａ側に切り換え、加減
算回路９００と接続する。
値を入力する。その値は後に波形出力する際の基準とな
る値を入力する。通常は出力したい波形の中心値を入力
する。その値は正相側で加算器、逆相側で減算器を通る
が、初期段階ではスイッチＳ４をａ側に切り換え、加減
算回路９００と接続する。
【００９９】初期値は所望の値でよいが通常は０に設定
する。そのため、加算器９０６及び減算器９０８から
は、１回目は入力値がそのまま出力される。その出力値
はＤ／Ａ変換器５００ａ（５００ｂ）と、差動／シング
ル変換回路５１０を通り、出力にはオフセットが発生す
る。
する。そのため、加算器９０６及び減算器９０８から
は、１回目は入力値がそのまま出力される。その出力値
はＤ／Ａ変換器５００ａ（５００ｂ）と、差動／シング
ル変換回路５１０を通り、出力にはオフセットが発生す
る。
【０１００】その出力値をコンパレータ４００で基準電
位（想定値）と比較し、想定値より高いか低いか判定し
て出力する。その出力が高いと判断した場合、加減算回
路９００で、ある一定値分の減算を行う。出力が低いと
判断した場合は逆にある一定値分の加算を行う。
位（想定値）と比較し、想定値より高いか低いか判定し
て出力する。その出力が高いと判断した場合、加減算回
路９００で、ある一定値分の減算を行う。出力が低いと
判断した場合は逆にある一定値分の加算を行う。
【０１０１】加算及び減算を行うタイミングは、一定の
タイミングで行う。加減算回路の出力はスイッチＳ４を
介して加算器によりデジタル入力値と加算される。この
動作を繰り返し、比較器はオフセットキャンセルされた
時点から出力が“Ｈ”、“Ｌ”を繰り返し加減算回路で
加減算を繰り返しほぼ一定値となる。この状態でＤ／Ａ
コンバータの出力はオフセットがキャンセルされた状態
となる。
タイミングで行う。加減算回路の出力はスイッチＳ４を
介して加算器によりデジタル入力値と加算される。この
動作を繰り返し、比較器はオフセットキャンセルされた
時点から出力が“Ｈ”、“Ｌ”を繰り返し加減算回路で
加減算を繰り返しほぼ一定値となる。この状態でＤ／Ａ
コンバータの出力はオフセットがキャンセルされた状態
となる。
【０１０２】しかしこの状態では、まだＤ／Ａ変換部の
ビット精度のオフセットキャンセルしかされない。
ビット精度のオフセットキャンセルしかされない。
【０１０３】そこで、スイッチＳ４，Ｓ５をａ側に切り
換える。そして、この状態の加減算回路９００の出力
を、逆相側のラッチ（９０２，９０４）に取り込み、ス
イッチＳ４をラッチ出力に接続することで、オフセット
をキャンセルする値が保持され、減算器９０８により減
算される。正相側はさらにオフセットキャンセル動作を
続けＤ／Ａ変換部のビット精度の２倍のオフセットキャ
ンセル動作を行う。
換える。そして、この状態の加減算回路９００の出力
を、逆相側のラッチ（９０２，９０４）に取り込み、ス
イッチＳ４をラッチ出力に接続することで、オフセット
をキャンセルする値が保持され、減算器９０８により減
算される。正相側はさらにオフセットキャンセル動作を
続けＤ／Ａ変換部のビット精度の２倍のオフセットキャ
ンセル動作を行う。
【０１０４】この構成を取れば、Ｄ／Ａ変換部のビット
精度の２倍のオフセットキャンセルが行えると共に、オ
フセットキャンセル時間を短縮できる。
精度の２倍のオフセットキャンセルが行えると共に、オ
フセットキャンセル時間を短縮できる。
【０１０５】（実施の形態５）図８は、本実施の形態に
かかる、Ｄ／Ａ変換器のオフセットをキャンセルする回
路の構成を示す回路図である。
かかる、Ｄ／Ａ変換器のオフセットをキャンセルする回
路の構成を示す回路図である。
【０１０６】前掲の実施の形態の回路と、構成はほとん
ど同じである。ただし、図８では、Ｄ／Ａ変換器５００
ａ（５００ｂ）のポストフィルタとして、スイッチドキ
ャパシタフィルタ（ＳＣＦ）９１２，９１４を使用して
いるのが特徴である。
ど同じである。ただし、図８では、Ｄ／Ａ変換器５００
ａ（５００ｂ）のポストフィルタとして、スイッチドキ
ャパシタフィルタ（ＳＣＦ）９１２，９１４を使用して
いるのが特徴である。
【０１０７】フィルタの特性は、負帰還ループのゲイン
を決定することになるため、ともすすると、フィルタの
応答が鈍いために、負帰還制御において所望の速度が確
保できない場合も想定される。このような場合には、Ｓ
ＣＦであれば、使用するクロックを高速クロックに切り
換えるだけで、簡単にフィルタ特性を変化させることが
でき、便利である。
を決定することになるため、ともすすると、フィルタの
応答が鈍いために、負帰還制御において所望の速度が確
保できない場合も想定される。このような場合には、Ｓ
ＣＦであれば、使用するクロックを高速クロックに切り
換えるだけで、簡単にフィルタ特性を変化させることが
でき、便利である。
【０１０８】図８の回路では、まず、ＳＣＦ９１２，９
１４の動作周波数を高く設定しておく。ＳＣＦの特性
上、動作周波数を高くすると遅延時間が小さくなるので
Ｄ／Ａ変換部から出力の間の遅延時間が小さくなる。そ
のような状態でＤ／Ａ変換器のオフセットキャンセル動
作を行う。通常はＬＰＦの挿入により、オフセットキャ
ンセル時間が長くなるのであるが、ＳＣＦの高速動作に
より、このような問題は生じない。オフセットキャンセ
ル完了後は、ＳＣＦの動作周波数を元に戻し、所望の周
波数特性を持つＬＰＦとして使用する。
１４の動作周波数を高く設定しておく。ＳＣＦの特性
上、動作周波数を高くすると遅延時間が小さくなるので
Ｄ／Ａ変換部から出力の間の遅延時間が小さくなる。そ
のような状態でＤ／Ａ変換器のオフセットキャンセル動
作を行う。通常はＬＰＦの挿入により、オフセットキャ
ンセル時間が長くなるのであるが、ＳＣＦの高速動作に
より、このような問題は生じない。オフセットキャンセ
ル完了後は、ＳＣＦの動作周波数を元に戻し、所望の周
波数特性を持つＬＰＦとして使用する。
【０１０９】以上、説明したＤ／Ａ変換器のオフセット
キャンセルのための動作の、共通の特徴をまとめると、
図９のようになる。
キャンセルのための動作の、共通の特徴をまとめると、
図９のようになる。
【０１１０】すなわち、まず、コンパレータをオフセッ
ト調整モードに切り換え、負帰還制御によりトランジス
タの基板バイアスを制御し、コンパレータのオフセット
をキャンセルする（ステップ１２００）。
ト調整モードに切り換え、負帰還制御によりトランジス
タの基板バイアスを制御し、コンパレータのオフセット
をキャンセルする（ステップ１２００）。
【０１１１】次に、コンパレータを、通常動作モードと
する（ステップ１３００）。通常動作モードになって
も、しばらくの間は、コンデンサに保持される電圧によ
り、基板バイアスは維持され、コンパレータのオセット
無し状態は、その期間中は、維持される。
する（ステップ１３００）。通常動作モードになって
も、しばらくの間は、コンデンサに保持される電圧によ
り、基板バイアスは維持され、コンパレータのオセット
無し状態は、その期間中は、維持される。
【０１１２】次に、コンパレータのオフセット無し状態
が維持されている期間内に、送信器におけるＩ，Ｑそれ
ぞれの信号に対応したＤ／Ａ変換器に関して、オフセッ
トキャンセラーをアクティブにし、負帰還制御を用い
て、Ｄ／Ａ変換器のオフセットをキャンセルする（ステ
ップ１４００）。これにより、２つのＤ／Ａ変換器の特
性を合致させる。
が維持されている期間内に、送信器におけるＩ，Ｑそれ
ぞれの信号に対応したＤ／Ａ変換器に関して、オフセッ
トキャンセラーをアクティブにし、負帰還制御を用い
て、Ｄ／Ａ変換器のオフセットをキャンセルする（ステ
ップ１４００）。これにより、２つのＤ／Ａ変換器の特
性を合致させる。
【０１１３】その後、各Ｄ／Ａ変換器に関し、オフセッ
トキャンセラーをオフさせ、通常動作モードとし（ステ
ップ１５００）、送信データを入力して、Ｄ／Ａ変換を
行わせる（ステップ１６００）。
トキャンセラーをオフさせ、通常動作モードとし（ステ
ップ１５００）、送信データを入力して、Ｄ／Ａ変換を
行わせる（ステップ１６００）。
【０１１４】以上説明したコンパレータおよびＤ／Ａ変
換器のオフセットをキャンセルするための回路は、すべ
て、一つの半導体基板に集積されている。そして、ＩＣ
のテストを行う段階のみならず、ＩＣのユーザーによる
実使用時にも、適宜、上述の回路動作によりオフセット
をキャンセルする。これにより、位相誤差のない、ＣＤ
ＭＡ送信を行うことができる。
換器のオフセットをキャンセルするための回路は、すべ
て、一つの半導体基板に集積されている。そして、ＩＣ
のテストを行う段階のみならず、ＩＣのユーザーによる
実使用時にも、適宜、上述の回路動作によりオフセット
をキャンセルする。これにより、位相誤差のない、ＣＤ
ＭＡ送信を行うことができる。
【０１１５】なお、上述の実施の形態では、オフセット
キャンセル機能付きのコンパレータを使用しているが、
コンパレータのオフセットが小さいのであれば、図１０
〜図１３のように、普通のコンパレータ（オフセットキ
ャンセル機能無し）を使用してもよい。
キャンセル機能付きのコンパレータを使用しているが、
コンパレータのオフセットが小さいのであれば、図１０
〜図１３のように、普通のコンパレータ（オフセットキ
ャンセル機能無し）を使用してもよい。
【０１１６】
【発明の効果】以上説明したように本発明によれば、オ
フセットを自動的に調整するオフセットキャンセル機能
をもつ、簡易な構成のコンパレータを実現することがで
きる。また、このコンパレータを用いて、Ｄ／Ａ変換器
のオフセットをキャンセルするための処理を行うことに
より、誤差の少ない調整が可能となる。また、オフセッ
トキャンセル時間も短縮でき、さらに、ＩＣの設計のし
やすさ（設計の自由度）も向上する。
フセットを自動的に調整するオフセットキャンセル機能
をもつ、簡易な構成のコンパレータを実現することがで
きる。また、このコンパレータを用いて、Ｄ／Ａ変換器
のオフセットをキャンセルするための処理を行うことに
より、誤差の少ない調整が可能となる。また、オフセッ
トキャンセル時間も短縮でき、さらに、ＩＣの設計のし
やすさ（設計の自由度）も向上する。
【図１】本発明のオフセットキャンセル機能付きコンパ
レータの構成の一例を示す回路図
レータの構成の一例を示す回路図
【図２】図１のコンパレータが集積された半導体集積回
路装置における、差動対をなすトランジスタのデバイス
断面構造を示す断面図
路装置における、差動対をなすトランジスタのデバイス
断面構造を示す断面図
【図３】図１のコンパレータにおいて、基板バイアスが
クランプされない理由を説明するための図
クランプされない理由を説明するための図
【図４】本発明のオフセットキャンセル機能付きコンパ
レータの構成の他の例を示す回路図
レータの構成の他の例を示す回路図
【図５】（ａ）Ｄ／Ａ変換器のオフセットキャンセラー
の構成の一例を示す回路図 （ｂ）ＣＤＭＡ送信機の要部の構成を示すブロック図
の構成の一例を示す回路図 （ｂ）ＣＤＭＡ送信機の要部の構成を示すブロック図
【図６】Ｄ／Ａ変換器のオフセットキャンセラーの構成
の他の例を示す回路図
の他の例を示す回路図
【図７】Ｄ／Ａ変換器のオフセットキャンセラーの構成
の他の例を示す回路図
の他の例を示す回路図
【図８】Ｄ／Ａ変換器のオフセットキャンセラーの構成
の他の例を示す回路図
の他の例を示す回路図
【図９】Ｄ／Ａ変換器のオフセットをキャンセルするた
めの基本的な動作手順を示すフロー図
めの基本的な動作手順を示すフロー図
【図１０】Ｄ／Ａ変換器のオフセットキャンセラーの変
形例を示す回路図
形例を示す回路図
【図１１】Ｄ／Ａ変換器のオフセットキャンセラーの変
形例を示す回路図
形例を示す回路図
【図１２】Ｄ／Ａ変換器のオフセットキャンセラーの変
形例を示す回路図
形例を示す回路図
【図１３】Ｄ／Ａ変換器のオフセットキャンセラーの変
形例を示す回路図
形例を示す回路図
１０ 寄生ダイオード
４００ コンパレータ
４１０ 位相調整回路
Ｓ１〜Ｓ３ スイッチ
Claims (8)
- 【請求項１】 通常動作モードとオフセットキャンセル
モードとを切り換えることができる、半導体基板に集積
されたコンパレータであって、 差動対をなすトランジスタと、 前記オフセットキャンセルモードのときにのみ、前記差
動対をなすトランジスタのゲート電位を同じにするため
の回路と、 この差動対をなすトランジスタの負荷として動作するカ
レントミラーと、 このカレントミラーのシングルエンド出力を受ける第１
のトランジスタと、この第１のトランジスタとは逆の導
電型である第２のトランジスタとを含む出力段回路と、 前記オフセットキャンセルモードのときにのみ、前記第
１のトランジスタのゲートとドレインの間に接続される
位相調整回路と、 前記オフセットキャンセルモードのときにのみ、前記出
力段回路の出力端の電圧を、前記差動対をなすトランジ
スタのうちの、入力信号を受けるトランジスタの基板に
与えるための経路と、 この経路を介して前記入力信号を受けるトランジスタの
基板に与えられる電圧を、前記オフセットキャンセルモ
ードが解除された後も保持する容量素子と、 を有することを特徴とするオフセット補償機能付きコン
パレータ。 - 【請求項２】 請求項１において、 前記差動対をなすトランジスタの電流能力にあらかじめ
オフセットが与えられていることを特徴とするオフセッ
ト補償機能付きコンパレータ。 - 【請求項３】 Ｄ／Ａ変換器と、このＤ／Ａ変換器の出
力電圧を基準電圧と比較する、請求項１記載のオフセッ
トキャンセル機能付きコンパレータと、このコンパレー
タの出力に基づき、前記Ｄ／Ａ変換器の入力と出力のオ
フセットを補償するオフセット補償回路と、を有するこ
とを特徴とするオフセット補償機能付きＤ／Ａ変換装
置。 - 【請求項４】 シングル入力／差動出力タイプのＤ／Ａ
変換器と、このＤ／Ａ変換器の差動出力をシングル出力
に変換する差動／シングル変換回路と、この差動／シン
グル変換回路の出力電圧を基準電圧と比較する、請求項
１記載のオフセットキャンセル機能付きコンパレータ
と、このコンパレータの出力に基づき、前記Ｄ／Ａ変換
器の入力と出力のオフセットを補償するオフセット補償
回路と、を有することを特徴とするオフセット補償機能
付きＤ／Ａ変換装置。 - 【請求項５】 請求項４において、 負帰還制御ループの追従能力を可変としたことを特徴と
するＤ／Ａ変換装置。 - 【請求項６】 シングル入力／差動出力タイプのＤ／Ａ
変換器と、このＤ／Ａ変換器の差動出力の各々を入力と
するスイッチドキャパシタフィルタと、このスイッチド
キャパシタフィルタから出力される差動出力をシングル
出力に変換する差動／シングル変換回路と、この差動／
シングル変換回路の出力電圧を基準電圧と比較する、請
求項１記載のオフセットキャンセル機能付きコンパレー
タと、このコンパレータの出力に基づき、前記Ｄ／Ａ変
換器の入力と出力のオフセットを補償するオフセット補
償回路と、を有することを特徴とするオフセット補償機
能付きＤ／Ａ変換装置。 - 【請求項７】 請求項３〜請求項６のいずれかに記載の
Ｄ／Ａ変換装置を、無線送信信号の同相成分および直交
成分のデータをアナログ信号に変換するＤ／Ａ変換器と
して使用することを特徴とする無線送信機。 - 【請求項８】 請求項３〜請求項６のいずれかに記載の
Ｄ／Ａ変換装置における前記Ｄ／Ａ変換器の入出力オフ
セットを補償する方法であって、 前記コンパレータをオフセットキャンセルモードに切り
換え、負帰還制御により、前記差動対をなすトランジス
タのうちのいずれかのトランジスタの基板バイアスを制
御することにより、前記コンパレータのオフセットをキ
ャンセルするステップと、 前記コンパレータを、通常動作モードに戻すステップ
と、 前記コンパレータに内蔵されている前記容量素子によ
り、前記オフセットキャンセル用のバイアス電圧が保持
されている期間内に、前記Ｄ／Ａ変換装置において、前
記Ｄ／Ａ変換器の入出力オフセットキャンセルのための
負帰還制御を完了させるステップと、 を含むことを特徴とする、Ｄ／Ａ変換器の入出力オフセ
ット補償方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190149A JP3625194B2 (ja) | 2001-06-22 | 2001-06-22 | オフセット補償機能付きコンパレータおよびオフセット補償機能付きｄ／ａ変換装置 |
| US10/173,164 US6911858B2 (en) | 2001-06-22 | 2002-06-18 | Comparator with offset canceling function and D/A conversion apparatus with offset canceling function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190149A JP3625194B2 (ja) | 2001-06-22 | 2001-06-22 | オフセット補償機能付きコンパレータおよびオフセット補償機能付きｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003008407A true JP2003008407A (ja) | 2003-01-10 |
| JP3625194B2 JP3625194B2 (ja) | 2005-03-02 |
Family
ID=19028966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001190149A Expired - Fee Related JP3625194B2 (ja) | 2001-06-22 | 2001-06-22 | オフセット補償機能付きコンパレータおよびオフセット補償機能付きｄ／ａ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6911858B2 (ja) |
| JP (1) | JP3625194B2 (ja) |
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