JP2011003799A

JP2011003799A - 半導体集積回路

Info

Publication number: JP2011003799A
Application number: JP2009146848A
Authority: JP
Inventors: Hirotomo Ishii; 啓友石井; Tetsuya Nakamura; 徹哉中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-06-19
Filing date: 2009-06-19
Publication date: 2011-01-06
Also published as: US20100321079A1

Abstract

【課題】ゲート面積を増大させることなく、電界効果トランジスタ間のしきい値電圧のバラツキを自律的に補正させる。
【解決手段】補正回路１２は、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より大きい場合、その電気的特性の劣化量の小さい方の半導体素子の劣化を進行させ、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より小さい場合、その電気的特性に差のある半導体素子の劣化を所定の周期ごとに交互に進行させる。
【選択図】図１

Description

本発明は半導体集積回路に関し、特に、製造プロセスやＮＢＴＩ（ＮｅｇａｔｉｖｅＢｉａｓＴｅｍｐｅｒａｔｕｒｅＩｎｓｔａｂｉｌｉｔｙ：負バイアス温度不安定性）などに起因する電界効果トランジスタ間のしきい値電圧のバラツキを補正する方法に適用して好適なものである。

電界効果トランジスタは、製造プロセスに起因してしきい値電圧にバラツキが発生する。また、Ｐチャンネル電界効果トランジスタは、ＮＢＴＩによって経時劣化することが知られている。このＮＢＴＩによる経時劣化は、高温の条件下でＰチャンネル電界効果トランジスタのオン状態が長時間継続された場合（例えば、ソース電圧およびドレイン電圧が０Ｖで、ゲート電圧が負バイアスの場合）、Ｐチャンネル電界効果トランジスタのしきい値電圧が上昇し、電流駆動能力が低下する現象である。

ここで、製造プロセスに起因する電界効果トランジスタのしきい値電圧のバラツキを抑制するためには、電界効果トランジスタのゲート面積を増大させる方法が有効である。

また、例えば、特許文献１には、ドライブトランジスタのゲートに、ソース基準で負極性となる逆バイアスとして負電位を印加し、順バイアスの印加によって生じた閾電圧の上方変動を下方修正する方法が開示されている。

特開２００５−１９５７５６号公報

しかしながら、電界効果トランジスタのしきい値電圧のバラツキを抑制するために、電界効果トランジスタのゲート面積を増大させる方法では、回路面積が増大したり、動作速度が低下したりするという問題があった。例えば、しきい値電圧のランダムバラツキ分布σを１０ｍＶから５ｍＶに低下させるためには、ゲート面積を４倍にする必要があり、その結果として動作速度が１／４に低下するようになる。

また、特許文献１に開示された方法では、逆バイアスとして負電位を印加する時間が長くなり過ぎると、逆バイアスの印加によって生じた閾電圧の下方変動が発生することから、順バイアスの印加によって生じた閾電圧の上方変動をキャンセルするには、逆バイアスとして負電位を印加する時間を他律的に精密に制御する必要があるという問題があった。

本発明の目的は、ゲート面積を増大させることなく、電界効果トランジスタのしきい値電圧のバラツキを自律的に補正させることが可能な半導体集積回路を提供することである。

本発明の一態様によれば、複数の半導体素子を含む電子回路と、前記半導体素子間の電気的特性の差が自律的に小さくなるように前記半導体素子間の電圧を制御する補正回路とを備えることを特徴とする半導体集積回路を提供する。

本発明の一態様によれば、複数の電界効果トランジスタを含むラッチ回路と、前記ラッチ回路を周期的に初期化するリセット回路とを備えることを特徴とする半導体集積回路を提供する。

本発明の一態様によれば、複数の電界効果トランジスタを含む電子回路と、前記電子回路に含まれる複数の電界効果トランジスタがラッチ回路として動作するように接続を変えてから、前記ラッチ回路を周期的に初期化するリセット回路とを備えることを特徴とする半導体集積回路を提供する。

本発明によれば、ゲート面積を増大させることなく、電界効果トランジスタのしきい値電圧のバラツキを自律的に補正させることが可能となる。

図１は、本発明の第１実施形態に係る半導体集積回路の概略構成を示すブロック図。図２は、本発明の第２実施形態に係る半導体集積回路の概略構成を示す回路図。図２の半導体集積回路のしきい値電圧の補正方法を示すタイミングチャート。図４は、本発明の第３実施形態に係る半導体集積回路の概略構成を示す回路図。図５は、本発明の第４実施形態に係る半導体集積回路の概略構成を示す回路図。図６は、本発明の第５実施形態に係る半導体集積回路の概略構成を示す回路図。図７は、本発明の第６実施形態に係る半導体集積回路の概略構成を示す回路図。

以下、本発明の実施形態に係る半導体集積回路について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体集積回路の概略構成を示すブロック図である。
図１において、半導体集積回路には電子回路１１および補正回路１２が設けられている。ここで、電子回路１１には、複数の半導体素子を含むことができる。なお、半導体素子としては、例えば、電界効果トランジスタなどを用いることができる。また、電子回路１１は、例えば、ラッチ回路、カレントミラー回路、コンパレータ、差動増幅回路、ＡＤ変換回路、ＤＡ変換回路、インバータ、フリップフロップ、シフトレジスタあるいはＳＲＡＭなどでもよい。

補正回路１２は、電子回路１１に含まれる半導体素子間の電気的特性の差が自律的に小さくなるように半導体素子間の電圧を制御することができる。ここで、補正回路１２は、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より大きい場合、その電気的特性の差が小さくなるようにそれらの半導体素子のうちのいずれか一方のみの劣化を進行させることができる。また、補正回路１２は、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より小さい場合、その電気的特性に差のある半導体素子の劣化を所定の周期ごとに交互に進行させることができる。

なお、半導体素子の電気的特性としては、例えば、電界効果トランジスタのしきい値電圧を挙げることができる。例えば、電子回路１１がラッチ回路の場合、補正回路１２は、ラッチ回路の出力端子間を周期的に短絡させ、ラッチ回路を周期的に初期化することにより、ラッチ回路を構成する電界効果トランジスタ間のしきい値電圧のバラツキを低減させることができる。

これにより、ラッチ回路に含まれる電界効果トランジスタ間のしきい値電圧が、製造プロセスに起因してばらつきが発生したり、ＮＢＴＩなどの経時劣化に起因してばらつきが発生するようになった場合においても、電界効果トランジスタ間のしきい値電圧のバラツキを自律的に補正させることができる。

また、例えば、電子回路１１がカレントミラー回路の場合、補正回路１２は、カレントミラー回路に含まれる電界効果トランジスタがラッチ回路として動作するように接続を変えてから、ラッチ回路の出力端子間を周期的に短絡させ、ラッチ回路を周期的に初期化することができる。

これにより、カレントミラー回路に含まれる電界効果トランジスタ間のしきい値電圧が、製造プロセスに起因してばらつきが発生したり、ＮＢＴＩなどの経時劣化に起因してばらつきが発生するようになった場合においても、電界効果トランジスタ間のしきい値電圧のバラツキを自律的に補正させることができる。

（第２実施形態）
図２は、本発明の第２実施形態に係る半導体集積回路の概略構成を示す回路図である。図２において、半導体集積回路には、ラッチ回路２１およびリセット回路２２が設けられている。ここで、ラッチ回路２１には、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２およびＮチャンネル電界効果トランジスタＭ３、Ｍ４が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のソースは電源電位ＶＤＤに接続され、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のゲートはＰチャンネル電界効果トランジスタＭ２、Ｍ１のドレインにクロスカップル接続されている。また、Ｎチャンネル電界効果トランジスタＭ３、Ｍ４のソースは電源電位ＶＳＳに接続され、Ｎチャンネル電界効果トランジスタＭ３、Ｍ４のゲートはＮチャンネル電界効果トランジスタＭ４、Ｍ３のドレインにクロスカップル接続されている。また、Ｐチャンネル電界効果トランジスタＭ１のドレインはＮチャンネル電界効果トランジスタＭ３のドレインに接続され、Ｐチャンネル電界効果トランジスタＭ２のドレインはＮチャンネル電界効果トランジスタＭ４のドレインに接続されている。

そして、Ｐチャンネル電界効果トランジスタＭ１のドレインおよびＮチャンネル電界効果トランジスタＭ３のドレインはラッチ回路２１の出力端子ｏｕｔｎに接続され、Ｐチャンネル電界効果トランジスタＭ２のドレインおよびＮチャンネル電界効果トランジスタＭ４のドレインはラッチ回路２１の出力端子ｏｕｔｐに接続されている。

また、リセット回路２２には、スイッチＳ１およびスイッチング制御部２３が設けられている。なお、スイッチＳ１は、電界効果トランジスタまたはゲート回路などで構成することができる。ここで、スイッチＳ１は、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間に接続され、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間を開放したり、短絡したりすることができる。スイッチング制御部２３は、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間を周期的に短絡させ、ラッチ回路２１を周期的に初期化することができる。なお、ラッチ回路２１を初期化する場合、ラッチ回路２１の正帰還のループ利得を１以下とし、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間の電位をほぼ等しくすればよい。また、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間を短絡させる周期Ｈは、例えば、ｎｓオーダーに設定することができる。

図３は、図２の半導体集積回路のしきい値電圧の補正方法を示すタイミングチャートである。
図３において、時刻ｔ０では、ＮＢＴＩによる経時劣化または製造プロセスのばらつきなどに起因して、Ｐチャンネル電界効果トランジスタＭ１のしきい値電圧Ｖｔｈ１がＰチャンネル電界効果トランジスタＭ２のしきい値電圧Ｖｔｈ２より大きいものとする。

そして、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正動作時においては、スイッチング制御部２３は、スイッチング制御信号ＣＬＫをスイッチＳ１に出力し、スイッチＳ１を周期的にオン／オフさせる。そして、時刻ｔ０〜ｔ１間では、スイッチＳ１がオフの場合、しきい値電圧Ｖｔｈ２の小さいＰチャンネル電界効果トランジスタＭ２の方が電流が流れ易いため、Ｐチャンネル電界効果トランジスタＭ１のゲート電位が電源電位ＶＤＤに引っ張られ易くなる。このため、Ｐチャンネル電界効果トランジスタＭ１はオフ、Ｐチャンネル電界効果トランジスタＭ２はオンし、ラッチ回路２１の出力端子ｏｕｔｎの電位はロウレベル、ラッチ回路２１の出力端子ｏｕｔｐの電位はハイレベルになる。このため、Ｐチャンネル電界効果トランジスタＭ１のしきい値電圧Ｖｔｈ１はそのまま維持されるとともに、Ｐチャンネル電界効果トランジスタＭ２のしきい値電圧Ｖｔｈ２は上昇し、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が小さくなる。

なお、ラッチ回路２１の出力端子ｏｕｔｎの電位はロウレベル、ラッチ回路２１の出力端子ｏｕｔｐの電位はハイレベルの場合、Ｎチャンネル電界効果トランジスタＭ３はオンし、Ｎチャンネル電界効果トランジスタＭ４はオフする。

そして、スイッチＳ１がオンされると、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間の電位が等しくなり、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２はそのまま維持される。

そして、スイッチＳ１が再びオフされると、Ｐチャンネル電界効果トランジスタＭ２のしきい値電圧Ｖｔｈ２の方がＰチャンネル電界効果トランジスタＭ１のしきい値電圧Ｖｔｈ１より小さい間は、Ｐチャンネル電界効果トランジスタＭ２の方が自律的にオンすることから、Ｐチャンネル電界効果トランジスタＭ２のしきい値電圧Ｖｔｈ２は上昇し、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差がさらに小さくなる。

そして、所定の周期Ｈに従ってスイッチＳ１のオン／オフが繰り返されると、Ｐチャンネル電界効果トランジスタＭ２のしきい値電圧Ｖｔｈ２の方がＰチャンネル電界効果トランジスタＭ１のしきい値電圧Ｖｔｈ１より小さい間は、Ｐチャンネル電界効果トランジスタＭ２の方が自律的にオンし、Ｐチャンネル電界効果トランジスタＭ２のしきい値電圧Ｖｔｈ２が徐々に上昇することから、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が徐々に小さくなる。

そして、時刻ｔ１において、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２が等しくなったものとすると、それ以降においても、スイッチＳ１がオフしている間は、Ｎチャンネル電界効果トランジスタＭ３はオン、Ｎチャンネル電界効果トランジスタＭ４はオフのまま維持され、Ｐチャンネル電界効果トランジスタＭ２のしきい値電圧Ｖｔｈ２の方がＰチャンネル電界効果トランジスタＭ１のしきい値電圧Ｖｔｈ１より大きくなる。

そして、時刻ｔ２において、スイッチＳ１がオンされると、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間の電位が等しくなり、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２はそのまま維持される。

そして、時刻ｔ３において、スイッチＳ１が再びオフされると、今度は、Ｐチャンネル電界効果トランジスタＭ１のしきい値電圧Ｖｔｈ１の方がＰチャンネル電界効果トランジスタＭ２のしきい値電圧Ｖｔｈ２より小さいことから、Ｐチャンネル電界効果トランジスタＭ１の方が自律的にオンする。このため、今度は、Ｐチャンネル電界効果トランジスタＭ１のしきい値電圧Ｖｔｈ１が上昇し、Ｐチャンネル電界効果トランジスタＭ１のしきい値電圧Ｖｔｈ１の方がＰチャンネル電界効果トランジスタＭ２のしきい値電圧Ｖｔｈ２より大きくなる。

そして、所定の周期Ｈに従ってスイッチＳ１のオン／オフが繰り返されると、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２がそれぞれ交互に上昇し、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２が交互にオンする。

ここで、時刻ｔ１以降では、ＮＢＴＩによってしきい値電圧Ｖｔｈ１、Ｖｔｈ２がそれぞれ上昇するＰチャンネル電界効果トランジスタＭ１、Ｍ２を所定の周期Ｈに従って交互に入れ替えながら、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２をそれぞれ上昇させることができる。このため、スイッチング制御信号ＣＬＫを時刻ｔ１以降の任意の時刻まで印加した場合においても、所定の周期Ｈ内に発生するＰチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の上昇分以下になるように、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差を小さくすることができ、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２のバラツキを自律的に補正させることが可能となる。

一方、図２のラッチ回路２１の通常動作時においては、スイッチング制御部２３は、スイッチング制御信号ＣＬＫの出力を停止し、スイッチＳ１をオフしたままにすることで、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間を開放させる。

これにより、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２のバラツキを抑制するために、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のゲート面積を増大させる必要がなくなるとともに、時刻ｔ１以降ならば、スイッチング制御信号ＣＬＫの印加をいつでも停止させてもよく、スイッチング制御信号ＣＬＫの印加時間を厳密に管理する必要がなくなることから、回路面積が増大したり、動作速度が低下したりするのを防止することが可能となる。

なお、しきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正動作は、半導体集積回路に電源が供給されているが、半導体集積回路の動作が停止している時ならばいつでも行うようにしてもよく、例えば、半導体集積回路の起動時にしきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正動作を起動させるようにしてもよい。

あるいは、半導体集積回路の出荷前のバーンイン時にしきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正動作を起動させるようにしてもよい。このバーンイン時には、ラッチ回路２１の通常動作時に比べて電源電位ＶＤＤや動作温度を高めに設定することができ、ＮＢＴＩによる経時劣化を加速させることが可能となることから、しきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正にかかる時間を短くすることができる。

また、しきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正動作にかける時間は、予め決めておくことができる。例えば、図２のリセット回路２２にタイマを設け、半導体集積回路の電源がオンされた時にタイマを起動させ、そのタイマで設定された時間だけ補正動作を行うようにしてもよい。

（第３実施形態）
図４は、本発明の第３実施形態に係る半導体集積回路の概略構成を示す回路図である。
図４において、半導体集積回路には、ラッチ回路２１、差動増幅回路３１およびリセット回路３２が設けられ、ラッチ回路２１および差動増幅回路３１にてコンパレータが構成されている。ここで、差動増幅回路３１には、Ｎチャンネル電界効果トランジスタＭ５、Ｍ６および電流源ＩＧが設けられている。そして、Ｎチャンネル電界効果トランジスタＭ５、Ｍ６のドレインは、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐにそれぞれ接続されている。また、Ｎチャンネル電界効果トランジスタＭ５、Ｍ６のソースは、電流源ＩＧを介して電源電位ＶＳＳに接続されている。また、Ｎチャンネル電界効果トランジスタＭ５、Ｍ６のゲートは、差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐに接続されている。

また、リセット回路３２には、スイッチＳ１１、Ｓ１２およびスイッチング制御部３３が設けられている。なお、スイッチＳ１１、Ｓ１２は、電界効果トランジスタまたはゲート回路などで構成することができる。ここで、スイッチＳ１１は、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間に接続され、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間を開放したり、短絡したりすることができる。また、スイッチＳ１２は、差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間に接続され、差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間を開放したり、短絡したりすることができる。スイッチング制御部３３は、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間および差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間を周期的に短絡させ、ラッチ回路２１を周期的に初期化することができる。

そして、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正動作時においては、スイッチング制御部３３は、スイッチング制御信号ＣＬＫをスイッチＳ１１、Ｓ１２に出力し、スイッチＳ１１、Ｓ１２を周期的にオン／オフさせる。ここで、スイッチＳ１１をオフさせるのに同期させてスイッチＳ１２をオフさせることにより、入力端子ｉｎｎ、ｉｎｐ間に電位差がある場合においても、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間の電位を等しくすることができ、ラッチ回路２１のリセットを安定して行わせることができる。

そして、スイッチＳ１１、Ｓ１２が所定の周期Ｈでオン／オフされると、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が、所定の周期Ｈ内に発生するＰチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の上昇分より大きい場合、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が小さくなるように、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２がオン／オフされる。

また、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が、所定の周期Ｈ内に発生するＰチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の上昇分より小さい場合、所定の周期Ｈに従ってＰチャンネル電界効果トランジスタＭ１、Ｍ２が交互にオン／オフされ、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２が交互に上昇される。

一方、図４のコンパレータの通常動作時においては、スイッチング制御部３３は、スイッチング制御信号ＣＬＫの出力を停止し、スイッチＳ１１、Ｓ１２をオフしたままにすることで、ラッチ回路２１の出力端子ｏｕｔｎ、ｏｕｔｐ間を開放させるとともに、差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間を開放させる。

これにより、ラッチ回路２１を用いてコンパレータが構成されている場合においても、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２のバラツキを自律的に補正させることが可能となる。

なお、上述した第３実施形態では、ラッチ回路２１のリセットを安定して行わせるために、差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間にスイッチＳ１２を設ける方法について説明したが、入力端子ｉｎｎ、ｉｎｐ間の電位差がないような条件で使用される場合には、スイッチＳ１２は必ずしもなくてもよい。

また、スイッチＳ１１、Ｓ１２と同じ接続のスイッチまたはそれらと同等の機能がコンパレータ自体に含まれている場合、スイッチＳ１１、Ｓ１２をそれらの機能と兼用させることで、スイッチＳ１１、Ｓ１２を専用に設けることなく、リセット機能を実現するようにしてもよい。

（第４実施形態）
図５は、本発明の第４実施形態に係る半導体集積回路の概略構成を示す回路図である。
図５において、半導体集積回路には、ラッチ回路４１、差動増幅回路３１およびリセット回路３２が設けられ、ラッチ回路４１および差動増幅回路３１にてコンパレータが構成されている。ここで、ラッチ回路４１には、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のソースは電源電位ＶＤＤに接続され、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のゲートはＰチャンネル電界効果トランジスタＭ２、Ｍ１のドレインにクロスカップル接続されている。また、Ｐチャンネル電界効果トランジスタＭ１のドレインはＮチャンネル電界効果トランジスタＭ５のドレインに接続され、Ｐチャンネル電界効果トランジスタＭ２のドレインはＮチャンネル電界効果トランジスタＭ６のドレインに接続されている。

そして、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正動作時においては、スイッチング制御部３３は、スイッチング制御信号ＣＬＫをスイッチＳ１１、Ｓ１２に出力し、スイッチＳ１１、Ｓ１２を周期的にオン／オフさせる。

一方、図５のコンパレータの通常動作時においては、スイッチング制御部３３は、スイッチング制御信号ＣＬＫの出力を停止し、スイッチＳ１１、Ｓ１２をオフしたままにすることで、ラッチ回路４１の出力端子ｏｕｔｎ、ｏｕｔｐ間を開放させるとともに、差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間を開放させる。

これにより、図２のラッチ回路２１を簡略化したラッチ回路４１を用いた場合においても、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２のバラツキを自律的に補正させることが可能となる。

なお、上述した第４実施形態では、ラッチ回路４１のリセットを安定して行わせるために、差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間にスイッチＳ１２を設ける方法について説明したが、入力端子ｉｎｎ、ｉｎｐ間の電位差がないような条件で使用される場合には、スイッチＳ１２は必ずしもなくてもよい。

また、上述した第４実施形態では、ラッチ回路４１を用いてコンパレータを構成した場合を例にとって説明したが、ラッチ回路４１が単独で用いられる場合に本発明を適用するようにしてもよい。

（第５実施形態）
図６は、本発明の第５実施形態に係る半導体集積回路の概略構成を示す回路図である。なお、図６（ａ）は、半導体集積回路をカレントミラー回路として動作させる状態、図６（ｂ）は、図６（ａ）のカレントミラー回路をラッチ回路として動作させる状態を示す。
図６において、半導体集積回路には、カレントミラー回路５１およびリセット回路５２が設けられている。ここで、カレントミラー回路５１には、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２のソースは電源電位ＶＤＤに接続されている。また、Ｐチャンネル電界効果トランジスタＭ１１のドレインはカレントミラー回路５１の出力端子ｏｕｔｎに接続され、Ｐチャンネル電界効果トランジスタＭ１２のドレインはカレントミラー回路５１の出力端子ｏｕｔｐに接続されている。

また、リセット回路５２には、スイッチＳ２１〜Ｓ２３およびスイッチング制御部５３が設けられている。なお、スイッチＳ２１〜Ｓ２３は、電界効果トランジスタまたはゲート回路などで構成することができる。ここで、スイッチＳ２１は、Ｐチャンネル電界効果トランジスタＭ１１のゲートの接続先をＰチャンネル電界効果トランジスタＭ１２のゲートとドレインとの間で切り替えることができる。また、スイッチＳ２２は、Ｐチャンネル電界効果トランジスタＭ１２のゲートの接続先をＰチャンネル電界効果トランジスタＭ１１のゲートとドレインとの間で切り替えることができる。スイッチＳ２３は、カレントミラー回路５１の出力端子ｏｕｔｎ、ｏｕｔｐ間に接続され、カレントミラー回路５１の出力端子ｏｕｔｎ、ｏｕｔｐ間を開放したり、短絡したりすることができる。

スイッチング制御部５３は、カレントミラー回路５１を通常動作させる場合には、Ｐチャンネル電界効果トランジスタＭ１１のゲートがＰチャンネル電界効果トランジスタＭ１２のゲートに接続されるようにスイッチＳ２１を切り替えるとともに、Ｐチャンネル電界効果トランジスタＭ１２のゲートがＰチャンネル電界効果トランジスタＭ１２のドレインに接続されるようにスイッチＳ２２を切り替えることができる。

また、スイッチング制御部５３は、カレントミラー回路５１をラッチ回路として動作させる場合には、Ｐチャンネル電界効果トランジスタＭ１１のゲートがＰチャンネル電界効果トランジスタＭ１２のドレインに接続されるようにスイッチＳ２１を切り替えるとともに、Ｐチャンネル電界効果トランジスタＭ１２のゲートがＰチャンネル電界効果トランジスタＭ１１のドレインに接続されるようにスイッチＳ２２を切り替えることができる。

また、スイッチング制御部５３は、カレントミラー回路５１をラッチ回路として動作させる場合には、カレントミラー回路５１の出力端子ｏｕｔｎ、ｏｕｔｐ間を周期的に短絡させ、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２にて構成されたラッチ回路を周期的に初期化することができる。

そして、図６（ａ）に示すように、カレントミラー回路５１を通常動作させる場合においては、スイッチング制御部５３は、Ｐチャンネル電界効果トランジスタＭ１１のゲートがＰチャンネル電界効果トランジスタＭ１２のゲートに接続されるようにスイッチＳ２１を切り替えるとともに、Ｐチャンネル電界効果トランジスタＭ１２のゲートがＰチャンネル電界効果トランジスタＭ１２のドレインに接続されるようにスイッチＳ２２を切り替える。そして、スイッチング制御部５３は、スイッチング制御信号ＣＬＫの出力を停止し、スイッチＳ２３をオフしたままにすることで、カレントミラー回路５１の出力端子ｏｕｔｎ、ｏｕｔｐ間を開放させる。

一方、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正動作時においては、図６（ｂ）に示すように、スイッチング制御部５３は、Ｐチャンネル電界効果トランジスタＭ１１のゲートがＰチャンネル電界効果トランジスタＭ１２のドレインに接続されるようにスイッチＳ２１を切り替えるとともに、Ｐチャンネル電界効果トランジスタＭ１２のゲートがＰチャンネル電界効果トランジスタＭ１１のドレインに接続されるようにスイッチＳ２２を切り替えることで、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２にてラッチ回路を構成する。

そして、スイッチング制御部５３は、スイッチング制御信号ＣＬＫをスイッチＳ２３に出力し、スイッチＳ２３を周期的にオン／オフさせる。

そして、スイッチＳ２３が所定の周期Ｈでオン／オフされると、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が、所定の周期Ｈ内に発生するＰチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の上昇分より大きい場合、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が小さくなるように、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２がオン／オフされる。

また、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が、所定の周期Ｈ内に発生するＰチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の上昇分より小さい場合、所定の周期Ｈに従ってＰチャンネル電界効果トランジスタＭ１１、Ｍ１２が交互にオン／オフされ、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２が交互に上昇される。

これにより、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２にてカレントミラー回路５１を構成させることを可能としつつ、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２をラッチ回路として動作させることができ、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２のバラツキを自律的に補正させることが可能となる。

（第６実施形態）
図７は、本発明の第６実施形態に係る半導体集積回路の概略構成を示す回路図である。なお、図７（ａ）は、半導体集積回路を差動増幅器として動作させる状態、図７（ｂ）は、図７（ａ）の差動増幅器をラッチ回路として動作させる状態を示す。
図７において、半導体集積回路には、カレントミラー回路５１、差動増幅回路３１およびリセット回路６２が設けられている。ここで、Ｐチャンネル電界効果トランジスタＭ１１のドレインは、Ｎチャンネル電界効果トランジスタＭ５、Ｍ６のドレインにそれぞれ接続されている。

また、リセット回路６２には、スイッチＳ３１〜Ｓ３４およびスイッチング制御部６３が設けられている。なお、スイッチＳ３１〜Ｓ３４は、電界効果トランジスタまたはゲート回路などで構成することができる。ここで、スイッチＳ３１は、Ｐチャンネル電界効果トランジスタＭ１１のゲートの接続先をＰチャンネル電界効果トランジスタＭ１２のゲートとドレインとの間で切り替えることができる。また、スイッチＳ３２は、Ｐチャンネル電界効果トランジスタＭ１２のゲートの接続先をＰチャンネル電界効果トランジスタＭ１１のゲートとドレインとの間で切り替えることができる。スイッチＳ３３は、カレントミラー回路５１の出力端子ｏｕｔｎ、ｏｕｔｐ間に接続され、カレントミラー回路５１の出力端子ｏｕｔｎ、ｏｕｔｐ間を開放したり、短絡したりすることができる。また、スイッチＳ３４は、差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間に接続され、差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間を開放したり、短絡したりすることができる。

スイッチング制御部６３は、カレントミラー回路５１を通常動作させる場合には、Ｐチャンネル電界効果トランジスタＭ１１のゲートがＰチャンネル電界効果トランジスタＭ１２のゲートに接続されるようにスイッチＳ３１を切り替えるとともに、Ｐチャンネル電界効果トランジスタＭ１２のゲートがＰチャンネル電界効果トランジスタＭ１２のドレインに接続されるようにスイッチＳ３２を切り替えることができる。

また、スイッチング制御部６３は、カレントミラー回路５１をラッチ回路として動作させる場合には、Ｐチャンネル電界効果トランジスタＭ１１のゲートがＰチャンネル電界効果トランジスタＭ１２のドレインに接続されるようにスイッチＳ３１を切り替えるとともに、Ｐチャンネル電界効果トランジスタＭ１２のゲートがＰチャンネル電界効果トランジスタＭ１１のドレインに接続されるようにスイッチＳ３２を切り替えることができる。

また、スイッチング制御部６３は、カレントミラー回路５１をラッチ回路として動作させる場合には、カレントミラー回路５１の出力端子ｏｕｔｎ、ｏｕｔｐ間および差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間を周期的に短絡させ、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２にて構成されたラッチ回路を周期的に初期化することができる。

そして、図７（ａ）に示すように、カレントミラー回路５１を通常動作させる場合においては、スイッチング制御部６３は、Ｐチャンネル電界効果トランジスタＭ１１のゲートがＰチャンネル電界効果トランジスタＭ１２のゲートに接続されるようにスイッチＳ３１を切り替えるとともに、Ｐチャンネル電界効果トランジスタＭ１２のゲートがＰチャンネル電界効果トランジスタＭ１２のドレインに接続されるようにスイッチＳ３２を切り替える。そして、スイッチング制御部６３は、スイッチング制御信号ＣＬＫの出力を停止し、スイッチＳ３３、Ｓ３４をオフしたままにすることで、カレントミラー回路５１の出力端子ｏｕｔｎ、ｏｕｔｐ間および差動増幅回路３１の入力端子ｉｎｎ、ｉｎｐ間を開放させる。

一方、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の補正動作時においては、図７（ｂ）に示すように、スイッチング制御部６３は、Ｐチャンネル電界効果トランジスタＭ１１のゲートがＰチャンネル電界効果トランジスタＭ１２のドレインに接続されるようにスイッチＳ３１を切り替えるとともに、Ｐチャンネル電界効果トランジスタＭ１２のゲートがＰチャンネル電界効果トランジスタＭ１１のドレインに接続されるようにスイッチＳ３２を切り替えることで、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２にてラッチ回路を構成する。

そして、スイッチング制御部６３は、スイッチング制御信号ＣＬＫをスイッチＳ３３、Ｓ３４に出力し、スイッチＳ３３、Ｓ３４を周期的にオン／オフさせる。

そして、スイッチＳ３３、Ｓ３４が所定の周期Ｈでオン／オフされると、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が、所定の周期Ｈ内に発生するＰチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の上昇分より大きい場合、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２のしきい値電圧Ｖｔｈ１、Ｖｔｈ２の差が小さくなるように、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２がオン／オフされる。

これにより、カレントミラー回路５１を用いて差動増幅器が構成されている場合においても、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２をラッチ回路として動作させることができ、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２間のしきい値電圧Ｖｔｈ１、Ｖｔｈ２のバラツキを自律的に補正させることが可能となる。

なお、上記に挙げた構成例以外にも、通常動作時にはラッチ回路として動作されない回路であっても、スイッチを用いてその回路の接続をラッチ回路として動作するように切り替えることができるならば、どのような回路に適用するようにしてもよい。

１１電子回路、１２補正回路、２１、４１ラッチ回路、２２、３２、５２、６２リセット回路、２３、３３、５３、６３スイッチング制御部、Ｍ１、Ｍ２、Ｍ１１、Ｍ１２Ｐチャンネル電界効果トランジスタ、Ｍ３〜Ｍ６Ｎチャンネル電界効果トランジスタ、Ｓ１、Ｓ１１、Ｓ１２、Ｓ２１〜Ｓ２３、Ｓ３１〜Ｓ３４スイッチ、３１差動増幅回路、ＩＧ電流源、５１カレントミラー回路

Claims

複数の半導体素子を含む電子回路と、
前記半導体素子間の電気的特性の差が自律的に小さくなるように前記半導体素子間の電圧を制御する補正回路とを備えることを特徴とする半導体集積回路。
前記補正回路は、前記半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より大きい場合、前記電気的特性の差が小さくなるように前記半導体素子のうちのいずれか一方のみの劣化を進行させ、前記半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より小さい場合、前記電気的特性に差のある半導体素子の劣化を前記所定の周期ごとに交互に進行させることを特徴とする請求項１に記載の半導体集積回路。
複数の電界効果トランジスタを含むラッチ回路と、
前記ラッチ回路を周期的に初期化するリセット回路とを備えることを特徴とする半導体集積回路。
複数の電界効果トランジスタを含む電子回路と、
前記電子回路に含まれる複数の電界効果トランジスタがラッチ回路として動作するように接続を変えてから、前記ラッチ回路を周期的に初期化するリセット回路とを備えることを特徴とする半導体集積回路。
前記リセット回路は、
前記ラッチ回路の出力端子間を短絡するスイッチと、
前記スイッチを周期的にオン／オフさせるスイッチング制御部とを備えることを特徴とする請求項３または４に記載の半導体集積回路。