JPH11234130A - オフセットキャンセル機能を有するｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 複数のデジタル信号をＤＡ変換部を用いてア
ナログ信号を得るシステムで用いられているＤＡ変換部
やバッファ等でのオフセットをキャンセルする機能を有
するＤ／Ａ変換器を提供する。 【解決手段】 Ｄ／Ａ変換器１ａ、１ｂでは、デジタル
信号Ｎ１、Ｎ２にレジスタラッチ３ａ、３ｂに記憶され
ているオフセット値を加算してからＤＡ変換部６ａ、６
ｂでＤＡ変換し、アナログ信号Ａ、Ｂを得る。オフセッ
ト値を測定するときには、カウンタ２ａ、２ｂでオフセ
ット推測値を推移させながら比較器８ａ、８ｂで信号
Ａ、Ｂを電圧Ｖｃと比較し、比較結果が反転したときの
推測値を前記オフセット値としてレジスタラッチ３ａ、
３ｂに記憶する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はオフセットの少ない
Ｄ／Ａ変換器の構成に関する。

【０００２】

【従来の技術】図４に示すように、従来では複数のデジ
タル信号Ｎ１、Ｎ２にそれぞれ基づいたアナログ信号
Ａ、Ｂを得るには、信号Ｎ１、Ｎ２のそれぞれに別系統
となるようにＤＡ変換部２０、２２を設けてＤＡ変換を
行い、それぞれバッファとして用いられている演算増幅
器２１、２３を介してアナログ信号Ａ、Ｂを得ていた。
なお、演算増幅器２１、２３については、それぞれ非反
転入力端子にＤＡ変換部２０、２２からの信号が入力さ
れ、出力側と反転入力端子が抵抗を介することなく接続
されている。

【０００３】

【発明が解決しようとする課題】しかしながら、演算増
幅器２１、２３にはそれぞれオフセットにばらつきがあ
り、ＤＡ変換部２０、２２の出力が同じ電圧でも、演算
増幅器２１、２３でのオフセットのばらつきにより、ア
ナログ信号Ａ、Ｂに差異が生じてしまう。特に、信号
Ａ、Ｂが後段で高利得の差動増幅される場合には、前記
オフセットのばらつきによって差動出力に大きなずれが
生じてしまうという問題があった。

【０００４】さらに、ＤＡ変換部２０、２２にもばらつ
きがある場合があり、その場合にはデジタル信号Ｎ１、
Ｎ２が同じ値であってもＤＡ変換部２０、２２の出力に
差異が生じ、演算増幅器２１、２３でのオフセットのば
らつきにより、結局、アナログ信号Ａ、Ｂにずれが生じ
てしまっていた。

【０００５】本発明は上記課題を解決するもので、複数
のデジタル信号をアナログ信号に変換するシステムで
も、各Ｄ／Ａ変換器間のオフセットを容易に低減するこ
とのできるＤ／Ａ変換器を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、デジタル信号を予め記憶されたオフセ
ット値と加算する加算器と、前記加算器の出力をアナロ
グ信号に変換する複数のＤＡ変換器と、前記ＤＡ変換部
の出力に基づくアナログ信号を一定の電圧と比較する比
較器と、一定の間隔を設けてキャンセルすべきオフセッ
ト推測値を出力するカウンタと、前記オフセット推測値
と所定の入力データとを前記加算器で加算し、前記オフ
セット推測値の推移にともなって前記比較器での各比較
結果が反転したときの前記オフセット推測値を前記オフ
セット値として記憶する記憶手段とを備えるようにして
いる。

【０００７】このような構成によると、Ｄ／Ａ変換器は
複数のデジタル信号を予め記憶手段で記憶されているオ
フセット値と加算器で加算することにより、オフセット
キャンセルを行っている。そして、加算器をそれぞれの
ＤＡ変換部でアナログ信号に変換し、例えばバッファを
介して出力する。オフセット値を測定するには、Ｄ／Ａ
変換器は、まずカウンタを初期化してオフセット推測値
を出力し、加算器で所定の入力データと加算する。所定
の入力データは例えば８ビットでＤＡ変換を行うときに
８０ｈ（１６進数の数値であることを表すのに「ｈ」を
用いる。以下同じ）とする。その加算結果をＤＡ変換部
でアナログ信号に変換し、バッファ等を介して得られる
アナログ信号を前記入力データに応じて与えられている
一定の電圧と比較器で比較する。そして、カウンタで例
えば１ずつカウント値を上昇させてオフセット推測値を
推移させる。そして、Ｄ／Ａ変換器は比較器での比較結
果が反転した段階でオフセット推測値をオフセット値と
して記憶手段で記憶する。これにより、オフセット値が
測定される。

【０００８】また、本発明では、複数チャンネルのデジ
タル信号を予め記憶されたオフセット値と加算する１個
の加算器と、複数加算器の出力をアナログ信号に変換す
る１個のＤＡ変換部と、前記ＤＡ変換部の出力を前記チ
ャンネルごとに分離する分離手段と、前記分離手段の各
出力に基づくアナログ信号から１つを選択するスイッチ
ング回路と、前記スイッチング回路で選択された前記ア
ナログ信号を一定の電圧と比較する１個の比較器と、一
定の間隔を設けてオフセット推測値を出力するカウンタ
と、前記オフセット推測値と所定の入力データとを前記
加算器で加算し、前記チャンネルごとに前記オフセット
推測値の推移にともなって前記比較結果が反転したとき
の前記オフセット推測値をオフセット値として記憶する
記憶手段とを備えるようにしている。

【０００９】このような構成によると、Ｄ／Ａ変換器は
例えば時分割で入力される複数チャンネルのデジタル信
号を加算器で記憶手段にチャンネルごとに記憶されてい
るオフセット値と加算を行うことにより、オフセットキ
ャンセルを行っている。そして、加算器の出力をＤＡ変
化器でアナログ信号に変換する。そして、ＤＡ変換部の
出力をサンプルホールド回路等を用いた分離手段でチャ
ンネルごとに分離して例えばバッファを介して出力す
る。オフセット値を測定するには、まずチャンネルを１
つに特定し、そのチャンネルで出力されるアナログ信号
を比較に入力されるスイッチング回路はスイッチの切り
替えを行う。そして、カウンタからのオフセット推測値
を推移させて、比較器での比較結果が反転したときのオ
フセット推測値をオフセット値として記憶手段に記憶す
る。このオフセット値の測定をすべてのチャンネルにつ
いて行って記憶手段に記憶する。これにより、複数チャ
ネルのデジタル信号の入力があった場合でもオフセット
キャンセルを行うことができる。

【００１０】

【発明の実施の形態】＜第１の実施形態＞以下、本発明
の実施形態について説明する。図１は本発明の第１の実
施形態のＤ／Ａ変換器１ａ、１ｂを用いた回路の回路図
である。Ｄ／Ａ変換器１ａ、１ｂはオフセットキャンセ
ル機能を有し、各Ｄ／Ａ変換器１ａ、１ｂ間のオフセッ
トをキャンセルすることができる。Ｄ／Ａ変換器１ａ、
１ｂは２つのデジタル信号Ｎ１、Ｎ２がスイッチング回
路４ａ、４ｂを介して加算器５ａ、５ｂに送られると、
加算器５ａ、５ｂではそれぞれレジスタラッチ３ａ、３
ｂで記憶されているオフセット値を加算してからＤＡ変
換部６ａ、６ｂでアナログ信号に変換し、バッファとし
て用いられている演算増幅器７ａ、７ｂを介してアナロ
グ信号Ａ、Ｂを得る。

【００１１】なお、ＤＡ変換部６ａ、６ｂの出力は演算
増幅器７ａ、７ｂの非反転入力端子に入力される。演算
増幅器７ａ、７ｂの出力側と反転入力端子とは抵抗を介
することなく接続されている。これにより、Ｄ／Ａ変換
器１ａ、１ｂではそれぞれＤＡ変換部６ａ、６ｂと演算
増幅器７ａ、７ｂでのオフセットがキャンセルされ、信
号Ｎ１、Ｎ２が等しい場合にはアナログ信号Ａ、Ｂ間の
差異が縮小するようになっている。

【００１２】２つの信号Ｎ１、Ｎ２はそれぞれ独立した
信号でもよいが、例えば正相、逆相の関係のある信号が
Ｄ／Ａ変換器１ａ、１ｂに入力され、Ｄ／Ａ変換器１
ａ、１ｂより出力されるアナログ信号Ａ、Ｂが後段の高
利得の差動増幅器に入力される場合に、Ｄ／Ａ変換器１
ａ、１ｂでのオフセットがキャンセルされているので特
に有効である。なお、本実施形態では、ＤＡ変換部６
ａ、６ｂは８ビットのＤＡ変換部である。

【００１３】オフセット値の測定を行うためには、モー
ド信号（ＯＣＭ）をＤ／Ａ変換器１ａ、１ｂに入力し、
回路をオフセットキャンセルモードとする。これによ
り、スイッチング回路４ａ、４ｂは固定の入力データ８
０ｈを取り込むようになる。

【００１４】そして、カウンタ２ａ、２ｂはオフセット
推測値の初期値として−８０ｈを出力し、レジスタラッ
チ３ａ、３ｂはそのオフセット推測値を記憶する。レジ
スタラッチ３ａ、３ｂは記憶しているオフセット推測値
を加算器５ａ、５ｂに出力し、加算器５ａ、５ｂはスイ
ッチング回路４ａ、４ｂからの８０ｈと加算する。その
加算結果をＤＡ変換部６ａ、６ｂはアナログ信号に変換
する。

【００１５】そして、演算増幅器７ａ、７ｂより出力さ
れるＤＡ変換部６ａ、６ｂの出力に基づくアナログ信号
Ａ、Ｂがそれぞれ比較器８ａ、８ｂで一定の電圧Ｖｃと
比較される。例えば、電圧Ｖｃは演算増幅器７ａ、７ｂ
の出力電圧の最大値の中間値とする。そして、比較器８
ａ、８ｂでの比較結果がそれぞれカウンタ２ａ、２ｂ及
びレジスタラッチ３ａ、３ｂに送られる。

【００１６】その後、カウンタ２ａ、２ｂは最大８０ｈ
まで１ずつカウントアップしていく。これにより、カウ
ンタ２ａ、２ｂは一定の間隔を設けてオフセット推測値
を出力する。そのため、オフセット推測値が推移し、こ
れにともなってアナログ信号Ａ、Ｂも上昇していく。そ
して、アナログ信号Ａ、Ｂが電圧Ｖｃを超えると、比較
器８ａ、８ｂでの比較結果がそれぞれ反転する。

【００１７】この比較結果が反転したときのオフセット
推測値をレジスタラッチ３ａ、３ｂはそれぞれオフセッ
ト値として記憶を続ける。したがって、レジスタラッチ
３ａ、３ｂはオフセット推測値を用いて測定されたオフ
セット値を記憶する記憶手段である。

【００１８】なお、カウンタ２ａ、２ｂは８０ｈから−
８０ｈまでオフセット推測値をカウントダウンするよう
にしてもよい。この場合においても、比較器８ａ、８ｂ
の比較結果が反転したときのオフセット推測値をオフセ
ット値とすればよい。

【００１９】このようにして、Ｄ／Ａ変換器１ａ、１ｂ
はオフセット値の測定を行う。その後、オフセットキャ
ンセルモードが解除されれば、スイッチング回路４ａ、
４ｂは通常のデジタル信号Ｎ１、Ｎ２を取り込むように
なる。そして、信号Ｎ１、Ｎ２は加算器５ａ、５ｂでレ
ジスタラッチ３ａ、３ｂに記憶されているオフセット値
と加算されてからＤＡ変換部６ａ、６ｂでアナログ信号
に変換されるので、ＤＡ変換部６ａ、６ｂ及び演算増幅
器７ａ、７ｂでのオフセットがキャンセルされる。

【００２０】したがって、Ｄ／Ａ変換器１ａ、１ｂは８
０ｈのデジタル信号Ｎ１、Ｎ２が入力されたときにアナ
ログ信号Ａ、Ｂが電圧Ｖｃに近似するようにオフセット
キャンセルを行う。なお、オフセット値を測定するの
に、固定のデータ８０ｈを用いていたが、それ以外のデ
ジタル値であってもその値に応じて電圧Ｖｃを変更する
ことにより、オフセット値を測定することが可能であ
る。

【００２１】以上説明したように、本実施形態によれ
ば、オフセットキャンセルモードで各デジタル信号Ｎ
１、Ｎ２についてはオフセット値をデジタル値で測定す
ることができる。そして、このオフセット値を加算器５
ａ、５ｂがデジタル信号Ｎ１、Ｎ２と加算することによ
り、デジタル的にＤＡ変換部６ａ、６ｂ及び演算増幅器
７ａ、７ｂでのオフセットをキャンセルすることができ
る。そのため、デジタル信号Ｎ１、Ｎ２が等しい場合に
は、アナログ信号Ａ、Ｂに差異が生じないようになって
いる。

【００２２】本実施形態の回路は、例えば携帯電話で用
いられる直交変調回路に正相、逆相の関係のあるアナロ
グ信号を入力するための回路で、デジタル信号からアナ
ログ信号に変換するところで、各Ｄ／Ａ変換器１ａ、１
ｂ間のオフセットをキャンセルするために用いられる。

【００２３】また、温度特性や電源電圧変動等の経年変
化によってオフセット量が変化しても、再度オフセット
キャンセルモードとすることにより、オフセット値の再
測定が行われるのでオフセットをキャンセルすることが
可能となる。

【００２４】また、本実施形態では、演算増幅器７ａ、
７ｂが出力するアナログ信号Ａ、Ｂを比較器８ａ、８ｂ
で電圧Ｖｃと比較していたが、ＤＡ変換部６ａ、６ｂの
出力側から直接比較するようにしてもよい。この場合に
は、Ｄ／Ａ変換器１ａ、１ｂはＤＡ変換部６ａ、６ｂの
みのオフセットをキャンセルすることができる。

【００２５】以上、８ビットでＤＡ変換を行う場合につ
いて説明したが、ＤＡ変換部６ａ、６ｂではＤＡ変換の
ビット数を１０ビット等のように大きくしてもよい。こ
の場合には、オフセットキャンセルモードのときにスイ
ッチング回路４ａが取り込む固定の入力データを例えば
２００ｈとし、カウンタ２ａ、３ａは−２００ｈから２
００ｈまでオフセット推測値を１ずつ推移させればよ
い。これにより、Ｄ／Ａ変換器は１０ビットでオフセッ
ト値の測定をすることができるので分解能が向上する。

【００２６】さらに、３以上のデジタル信号をＤＡ変換
する場合においても、Ｄ／Ａ変換器を追加することによ
り、各ＤＡ変換部等でのオフセットをキャンセルするこ
とが可能となる。すなわち、デジタル信号数に応じてＤ
／Ａ変換器１ａ、１ｂと同等のＤ／Ａ変換器を並列すれ
ばよい。

【００２７】＜第２の実施形態＞次に、本発明の第２の
実施形態について説明する。図２は第２の実施形態のＤ
／Ａ変換器の回路図である。上記第１の実施形態（図
１）では２つの信号Ｎ１、Ｎ２についてＤＡ変換を行う
ために２個のＤＡ変換部６ａ、６ｂが必要であったが、
本実施形態では集積化したときの面積削減のために、図
２に示すように、１個のＤＡ変換部１４で２チャンネル
のアナログ信号Ａ、Ｂが得られるようにしたものであ
る。

【００２８】８ビットの入力データＮＤは、図３（ａ）
に示すように時分割で多重化された２チャンネルの信号
である。そして、入力データＮＤはスイッチング回路１
２を介して加算器１３に送られると、加算器１３でレジ
スタラッチ１１から送られてくるオフセット値ＯＤと加
算されてＤＡ変換部１４に出力される。なお、ＤＡ変換
部１４は８ビットのＤＡ変換部である。

【００２９】オフセット値ＯＤは図３（ｃ）に示すよう
にＡ、Ｂの２チャンネルでそれぞれ別個の値となってい
る。レジスタラッチ１１において、オフセット値ＯＤの
切り替えは外部から入力される切り替え信号Ｓｅによっ
て行われる。信号Ｓｅは図３（ｂ）に示すように、入力
データＮＤがチャンネルＡであるときにローレベルとな
り、チャンネルＢであるときにハイレベルとなる。

【００３０】ＤＡ変換部１４は加算器１３からのデジタ
ル信号をアナログ信号に変換し、サンプルホールド回路
１５に出力する。サンプルホールド回路１５は切り替え
信号ＳｅによってＤＡ変換部１４からのアナログ信号を
２チャンネルに分離して各チャンネルの信号が途切れな
いように信号の保持を行う。つまり、サンプルホールド
回路１５は信号をチャンネルごとに分離する分離手段と
なっている。

【００３１】これにより、バッファとして用いられてい
る演算増幅器１６、１７を介してそれぞれアナログ信号
Ａ、ＢがＤ／Ａ変換器より出力される。演算増幅器１
６、１７の非反転入力端子にはサンプルホールド回路１
５からのアナログ信号が入力される。演算増幅器１６、
１７の出力側と反転入力端子とは抵抗を介することなく
接続されている。

【００３２】アナログ信号Ａ、Ｂは切り替え信号Ｓｅに
よってスイッチング回路１８でいずれか一方が選択され
て比較器１９で一定の電圧Ｖｃと比較する。ここでは、
電圧Ｖｃは演算増幅器１６、１７の出力電圧の最大値の
半分とする。そして、比較器１９での比較結果がカウン
タ１０及びレジスタラッチ１１に送られる。

【００３３】カウンタ１０は−８０ｈから８０ｈまで１
ずつカウントアップしていくカウンタである。カウンタ
１０の出力がオフセット推測値となり、レジスタラッチ
で記憶される。さらに、レジスタラッチ１１はオフセッ
ト推測値を用いて測定された２チャンネルのオフセット
値を記憶する記憶する記憶手段である。

【００３４】オフセット値の測定を行うためには、モー
ド信号（ＯＣＭ）をＤ／Ａ変換器に入力してオフセット
キャンセルモードとする。これにより、スイッチング回
路１２は固定の入力データ８０ｈを取り込むようにな
る。また、チャンネルＡ側のオフセット値の測定を行う
ときには切り替え信号Ｓｅはローレベルとし、チャンネ
ルＢ側のオフセット値の測定を行うときには切り替え信
号Ｓｅはハイレベルとする。

【００３５】そして、カウンタ１０はオフセット推測値
の初期値として−８０ｈを出力し、レジスタラッチ１１
はそのオフセット推測値を記憶する。レジスタラッチ１
１は記憶されているオフセット値を加算器１３に出力
し、加算器１３はスイッチング回路１２からの８０ｈと
加算する。その結果をＤＡ変換部１４はアナログ信号に
変換する。

【００３６】そして、チャンネルＡ側でのオフセット値
の測定時にはサンプルホールド回路１５からアナログ信
号は演算増幅器１６に送られる。スイッチング回路１８
は切り替え信号Ｓｅに基づいてアナログ信号Ａを選択し
て比較器１９で一定の電圧Ｖｃと比較されるようにす
る。比較器１９の比較結果がカウンタ１０及びレジスタ
ラッチ１１に出力される。なお、固定の入力データ８０
ｈと電圧Ｖｃとの関係は上述のように第１の実施形態と
同様であるので説明を省略する。

【００３７】その後、カウンタ１０は最大８０ｈまで１
ずつカウントアップしていく。そのため、オフセット推
測値が推移し、これにともなってアナログ信号Ａが上昇
していく。そして、アナログ信号Ａが電圧Ｖｃを超える
と、比較器１９での比較結果が反転する。この比較結果
が反転したときのオフセット推測値をレジスタラッチ１
１はチャンネルＡ側でのオフセット値として記憶を続け
る。

【００３８】チャンネルＢ側についても切り替え信号Ｓ
ｅをハイレベルとすることによりサンプルホールド回路
１５の出力先及びスイッチング回路１８の取り込み先を
アナログ信号Ｂとし、オフセット値の測定をする。これ
により、レジスタラッチ１１では、２チャンネル分のオ
フセット値が記憶される。

【００３９】以上説明したように、本実施形態では時分
割で多重化された２チャンネルのデジタルデータＮＤが
入力され、アナログ信号Ａ、Ｂの出力が行われている場
合にも、ＤＡ変換部１４、サンプルホールド回路１５及
び演算増幅器１６、１７でのオフセットをチャンネルご
とにデジタル的にキャンセルすることができる。

【００４０】また、上記第１の実施形態（図１）では、
オフセット値を測定するのに２個の比較器８ａ、８ｂが
設けられていたため、比較器８ａ、８ｂ自体にオフセッ
トにばらつきがあると、比較結果に影響するため同じデ
ジタル信号Ｎ１、Ｎ２の入力があってもアナログ信号
Ａ、Ｂの出力に差異が生じる原因となるが、本実施形態
では１個の比較器１９で２つのオフセット値を測定する
ようにしているので、そのような比較器自体でのオフセ
ットのばらつきは問題とならないようになっている。

【００４１】また、ＤＡ変換部１４のＤＡ変換するビッ
ト数を大きくすれば分解能が向上することは上記第１の
実施形態と同様である。さらに、３チャンネル以上の信
号を処理するときには、サンプルホールド回路１５の出
力先を３チャンネル分設けるようにし、各チャンネルで
オフセット値を測定してレジスタラッチ１１で記憶する
ようにすればよい。

【００４２】

【発明の効果】以上説明したように、請求項１に記載の
Ｄ／Ａ変換器によれば、カウンタでオフセット推測値を
推移させることにより比較器ではＤＡ変換後のバッファ
等を経由した後のアナログ信号を比較し、その比較結果
でオフセット値が測定されて記憶手段に記憶される。そ
のため、デジタル信号をアナログ信号に変換するときに
は、オフセット値を加算器で加算することによってオフ
セットをキャンセルすることができる。したがって、Ｄ
Ａ変換を行う前段階でＤＡ変換部やバッファ等のオフセ
ットをキャンセルすることができる。

【００４３】また、請求項２に記載のＤ／Ａ変換器によ
れば、例えば時分割で多重化された複数チャンネルのデ
ジタル信号を１個のＤＡ変換部でアナログ信号に変換し
て分離手段でチャンネルごとに分離して出力するように
しているので、１個のＤＡ変換部で複数のデジタル信号
のＤＡ変換を行うことができる。したがって、集積化し
たときに回路面積が縮小されるので低コスト化を図るこ
とができる。また、１個の比較器で複数チャンネルごと
のオフセット値を測定しているので、比較器自体におけ
るオフセットのばらつきということが問題にならないよ
うになっている。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態のＤ／Ａ変換器を用
いた回路の回路図。

【図２】 本発明の第２の実施形態のＤ／Ａ変換器の回
路図。

【図３】 そのＤ／Ａ変換器の時分割の状態を示す波形
図。

【図４】 従来の複数のデジタル信号をＤＡ変換部をア
ナログ信号を得る回路の回路図。

【符号の説明】

１ａ、１ｂ Ｄ／Ａ変換器 ２ａ、２ｂ カウンタ ３ａ、３ｂ レジスタラッチ ４ａ、４ｂ スイッチング回路 ５ａ、５ｂ 加算器 ６ａ、６ｂ ＤＡ変換部 ７ａ、７ｂ 演算増幅器 ８ａ、８ｂ 比較器 １０ カウンタ １１ レジスタラッチ １２ スイッチング回路 １３ 加算器 １４ ＤＡ変換部 １５ サンプルホールド回路 １６、１７ 演算増幅器 １８ スイッチング回路 １９ 比較器 Ａ、Ｂ アナログ信号 Ｎ１、Ｎ２ デジタル信号 ＮＤ 入力データ ＯＣＭ モード信号 ＯＤ オフセット値 Ｓｅ セレクト信号 Ｖｃ 一定の電圧

Claims (2)

【特許請求の範囲】
1. 【請求項１】 デジタル信号を予め記憶されたオフセッ
   ト値と加算する加算器と、前記加算器の出力をアナログ
   信号に変換するＤＡ変換部と、前記ＤＡ変換部の出力に
   基づくアナログ信号を一定の電圧と比較する比較器と、
   一定の間隔を設けてキャンセルすべきオフセット推測値
   を出力するカウンタと、前記オフセット推測値と所定の
   入力データとを前記加算器で加算し、前記オフセット推
   測値の推移にともなって前記比較器での各比較結果が反
   転したときの前記オフセット推測値を前記オフセット値
   として記憶する記憶手段とを備えたことを特徴とするオ
   フセットキャンセル機能を有するＤ／Ａ変換器。
2. 【請求項２】 複数チャンネルのデジタル信号を予め記
   憶されたオフセット値と加算する１個の加算器と、前記
   加算器の出力をアナログ信号に変換する１個のＤＡ変換
   部と、前記ＤＡ変換部の出力を前記チャンネルごとに分
   離する分離手段と、前記分離手段の各出力に基づくアナ
   ログ信号から１つを選択するスイッチング回路と、前記
   スイッチング回路で選択された前記アナログ信号を一定
   の電圧と比較する１個の比較器と、一定の間隔を設けて
   オフセット推測値を出力するカウンタと、前記オフセッ
   ト推測値と所定の入力データとを前記加算器で加算し、
   前記チャンネルごとに前記オフセット推測値の推移にと
   もなって前記比較結果が反転したときの前記オフセット
   推測値をオフセット値として記憶する記憶手段とを備え
   たことを特徴とするオフセットキャンセル機能を有する
   Ｄ／Ａ変換器。