JP2000201064A - 論理回路用の高速プッシュプル出力段 - Google Patents

論理回路用の高速プッシュプル出力段

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JP2000201064A
JP2000201064A JP11340889A JP34088999A JP2000201064A JP 2000201064 A JP2000201064 A JP 2000201064A JP 11340889 A JP11340889 A JP 11340889A JP 34088999 A JP34088999 A JP 34088999A JP 2000201064 A JP2000201064 A JP 2000201064A
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Abstract

(57)【要約】 （修正有） 【課題】高負荷状態でも出力スルーレートを高くできる
高効率高速論理出力段を得る。 【解決方法】第１回路は、信号Ａ１を受けるノード１８
をゲートに接続するトランジスタ（以下ＴＲ）２６，２
８を設け、かつＴＲ２８のソース、所定バイアス駆動Ｔ
Ｒ４２のドレーン間に複数インピーダンス素子を直列接
続して複数出力ノードを設け、ＴＲ２６のソース７４に
コンデンサ７８を接続し他端を第２回路の所定バイアス
駆動ＴＲ６６のゲートに接続する構成とする。第２回路
は、相補信号ＮＡ１を受け、第１回路と同じ構成で複数
出力を得る。また第２回路のコンデンサ８４はＴＲ４２
のゲートに接続される。信号Ａ１、相補信号Ａ２の遷移
に応じてＴＲ６６、ＴＲ４２の各ゲートに各コンデンサ
を経て相反する過度信号が供給され、一時的電流変化を
生じ第１回路、第２回路の各出力ノードの容量性負荷の
充放電を高速化して出力スルーレートを改善する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はディジタル論理回
路に関し、特に論理回路用の高速プッシュプル出力段に
関する。
【０００２】
【発明が解決しようとする課題】論理回路設計技術分野
で周知の通り、バイポーラトランジスタ利用の論理回路
の設計フォーマットとして用いられるエミッタ結合論理
回路（ＥＣＬ）に対応して、電界効果トランジスタ（Ｆ
ＥＴ）利用のソース結合ＦＥＴ論理回路（ＳＣＦＬ）と
して知られる回路がある。ＳＣＦＬ回路では、後続の論
理回路のために通常いくつかの互いに異なる電圧レベル
の出力を生ずる。高速ＳＣＦＬ回路においても、他の多
数の高速論理回路の場合と同様に、多様な負荷条件の下
で最短時間内に規格電圧レベルの出力信号を生ずる機能
が重要である。
【０００３】論理回路用のプッシュプル出力段はその要
求を満たすために開発されたものであり、この出力段で
は負荷と電源電圧ＶＤＤなどの第１の基準電圧との間の
一つのトランジスタ導通経路を導通状態にするとともに
負荷と地気などの第２の基準電圧との間のもう一つのト
ランジスタ導通経路を遮断状態にするのに一つの遷移出
力信号を同時並行的に用いる。慣用のこの種のプッシュ
プル出力段でもＳＣＦＬ回路の出力スルーレートを高め
てきたが、特に高負荷状態で消費電力の増大なしにこの
出力スルーレートをさらに高める必要がある。
【０００４】したがって、従来技術の上述の問題点を解
消した論理回路出力段に対する需要が高まっている。特
に、高負荷状態の場合も出力スルーレートを高く維持で
きる高効率論理回路出力段が必要とされている。
【０００５】
【課題を解決するための手段】この発明の一つの実施例
では、論理回路出力段に、第１の論理出力信号を受ける
第１の端子と第１の出力ノードに接続した第３の端子と
を備える第１のトランジスタを含む。第２のトランジス
タはこの第１のトランジスタの前記第１の端子に接続し
た第１の端子を備える。第３のトランジスタは第２の論
理出力信号を受ける第１の端子と第２の出力ノードに接
続した第３の端子とを備える。第４のトランジスタは前
記第２のトランジスタの第３の端子に接続した第１の端
子と第２の出力ノードに接続した第２の端子とを備え
る。第２のトランジスタの第３の端子と第１の出力ノー
ドとの間にインピーダンス素子を接続する。この出力段
では、第２のトランジスタは第１の論理出力信号の遷移
に応答して第４のトランジスタの第１の端子に遷移信号
を供給する。第４のトランジスタは第２のトランジスタ
からの前記遷移信号に応答して第２の出力ノードの電流
に一時的変化を生じさせる。
【０００６】この発明の利点は第４のトランジスタのも
たらす一時的電流変化が第２の出力ノードの容量性負荷
の高速充放電を可能にし、それによってより高い出力ス
ルーレートを生ずることである。この発明のもう一つの
利点は半導体集積回路チップの面積および出力段消費電
力のいずれをも大幅に増加させることなく、より高い出
力スルーレートを生ずることである。
【０００７】
【発明の実施の形態】この発明の好ましい実施例および
それら実施例の利点は図面の第１図および第２図を参照
することによってよりよく理解されよう。これら図面全
体を通じて同一の構成要素は同一の参照数字を付けて図
示してある。
【０００８】図１を参照すると、ＳＣＦＬ回路出力段１
０の概略図が示してある。この出力段１０は論理回路用
出力バッファとして用いることができる。詳細に後述す
るとおり、出力段１０でＳＣＦＬ回路全体の一部を構成
することもできる。
【０００９】一つの実施例では、出力段１０は第１のト
ランジスタ１２のゲートに論理レベル信号Ａ１を受け、
相補的論理レベル信号ＮＡ１をこの第１のトランジスタ
１２と整合した第２のトランジスタ１４のゲートに受け
る。トランジスタ１２および１４は両方ともｎチャネル
ＦＥＴである。これらトランジスタ１２および１４のソ
ースは電流源１６、すなわちトランジスタ１６ａとバイ
アス電圧をトランジスタ１６ａのゲートに供給するバイ
アス電圧源１６ｂとトランジスタ１６ａのソースおよび
基準電圧ＶＳＳの間に接続した抵抗器１６ｃとを備える
電流源１６に接続する。トランジスタ１２および１４の
ドレーンはノード１８および２０にそれぞれ接続する。
【００１０】基準電圧ＶＤＤとノード１８および２０と
の間には整合した抵抗器２２および２４をそれぞれ接続
する。すなわち、信号Ａ１が論理レベルハイのとき電流
源１６の電流のほぼ全部がトランジスタ１２および抵抗
器２２を流れ、ノード１８の電圧をＶＤＤ−Ｉ（１６）
＊Ｒ（２２）にほぼ等しい低い電圧にする。ここでＩ
（１６）は電流源１６を流れる電流、Ｒ（２２）は抵抗
器２２の抵抗値である。この状態で信号ＮＡ１は論理レ
ベルローであり、トランジスタ１４および抵抗器２４を
流れる電流は零またはほとんど零であり、ノード２０の
電圧はＶＤＤ近傍の高い値になる。同様に、信号Ａ１が
論理レベルローのときは信号ＮＡ１はハイであってノー
ド１８の電圧はＶＤＤ近傍の高い値になり、ノード２０
の電圧はＶＤＤ−Ｉ（１６）＊Ｒ（２４）の低い値にな
る。ここでＲ（２４）は抵抗器２４の抵抗値である。
【００１１】ノード１８は基準電圧ＶＤＤに各々のドレ
ーンを接続した二つのｎチャネルトランジスタ２６およ
び２８のゲートに接続する。これらトランジスタ２６お
よび２８はソースフォロワーとして動作する。
【００１２】トランジスタ２８のソースは直列接続のイ
ンピーダンス素子３０、３２および３４に接続してあ
る。インピーダンス素子３０はトランジスタ２８のソー
スと出力ノード３６との間に接続してある。インピーダ
ンス素子３２は出力ノード３６と第２の出力ノード３８
との間に接続する。インピーダンス素子３４は出力ノー
ド３８と第３の出力ノード４０との間に接続する。
【００１３】一つの実施例ではインピーダンス素子３
０、３２および３４はダイオードで構成する。したがっ
て、ハイまたはローの出力信号について、出力ノード３
８の電圧は出力ノード３６よりもダイオード１個の電圧
降下分だけ低く、出力ノード４０は出力ノード３８より
もダイオード１個分の電圧降下分だけ低い。これら三つ
の出力電圧レベルのうちの一つ以上を周知のＳＣＦＬ設
計慣用手法に従って後続のＳＣＦＬ論理段に用いる。
【００１４】出力ノード４０をｎチャネルトランジスタ
４２のドレーンに接続する。バイアス電圧源４４を抵抗
器４６経由でトランジスタ４２のゲートに接続する。も
う一つの抵抗器４８をトランジスタ４２のソースと基準
電圧ＶＳＳとの間に接続する。出力ノード３６、３８お
よび４０がハイまたはローの定常状態にあるとき、トラ
ンジスタ４２は電流源として動作し、出力ノード４０か
ら電流を外に導く。状態遷移期間中のトランジスタ４２
の動作は後述する。
【００１５】ノード１８と同様にノード２０も、基準電
圧ＶＤＤに各々のドレーンを接続した二つのｎチャネル
トランジスタ５０および５２のゲートに接続する。これ
らトランジスタ５０および５２はソースフォロワとして
動作する。
【００１６】トランジスタ５２のソースは直列接続のイ
ンピーダンス素子５４、５６および５８に接続してあ
る。インピーダンス素子５４はトランジスタ５２のソー
スと出力ノード６０との間に接続する。インピーダンス
素子５６は出力ノード６０と第２の出力ノード６２との
間に接続する。インピーダンス素子５８は出力ノード６
２と第３の出力ノード６４との間に接続する。
【００１７】一つの実施例では、インピーダンス素子５
４、５６および５８はダイオードで構成する。したがっ
て、ハイまたはローの出力信号について、出力ノード６
２の電圧は出力ノード６０よりもダイオード１個の電圧
降下分だけ低く、出力ノード６４の電圧は出力ノード６
２よりもダイオード１個の電圧降下分だけ低い。これら
三つの出力電圧レベルのうちの一つ以上を周知のＳＣＦ
Ｌ設計慣用手法に従って後続のＳＣＦＬ論理段に用い
る。
【００１８】出力ノード６４をｎチャネルトランジスタ
６６のドレーンに接続する。バイアス電圧源４４を抵抗
器７０経由でトランジスタ６６のゲートに接続する。も
う一つの抵抗器７２をトランジスタ６６のソースと基準
電圧ＶＳＳとの間に接続する。出力ノード６０、６２お
よび６４がハイまたはローである定常状態にあるときト
ランジスタ６６は電流源として動作し、出力ノード６４
から電流を外に導く。状態遷移期間中のトランジスタ６
６の動作は後述する。
【００１９】トランジスタ７６のソースはノード７４に
接続する。高抵抗値の抵抗器７６をノード７４と出力ノ
ード３６との間に接続する。コンデンサ７８をノード７
４とトランジスタ６６のゲートとの間に接続する。同様
に、トランジスタ５０のソースをノード８０に接続す
る。高抵抗値の抵抗器８２をノード８０と出力ノード６
０との間に接続する。コンデンサ８４をノード８０とト
ランジスタ４２のゲートとの間に接続する。
【００２０】信号Ａ１がローからハイに、信号ＮＡ１が
ハイからローにそれぞれ遷移する信号遷移期間中にトラ
ンジスタ１２はオンになり、ノード１８の電圧を低下さ
せる。その結果、出力ノード３６、３８および４０はロ
ーになる。一方、トランジスタ１４はオフになり、ノー
ド２０の電圧を上昇させる。その結果、ノード８０の電
圧は上がる。この正方向への過渡的電圧上昇をコンデン
サ８４によりトランジスタ４２のゲートに伝達し、トラ
ンジスタ４２経由の電流を一時的に増加させる。トラン
ジスタ４２経由の電流のこの一時的増大によって、出力
ノード３６、３８および４０のハイからローの遷移期間
中におけるこれらノードの容量性負荷からの放電が、ト
ランジスタ４２のゲートのバイアス電圧を一定に保った
場合よりも高速になる。
【００２１】同時に、ノード２０における電圧上昇が出
力ノード６０、６２および６４のローからハイへの遷移
を生じさせる。この遷移の期間中にノード１８の電圧低
下がノード７４における対応の電圧低下を生じさせる。
ノード７４におけるこの過渡的電圧低下をコンデンサ７
８によりトランジスタ６６のゲートに伝達し、それによ
ってトランジスタ６６経由の電流を一時的に減少させ
る。トランジスタ６６を通じたこの電流の一時的減少
が、出力ノード６０、６２および６４のローからハイへ
の遷移の期間中に出力ノード６０、６２および６４に一
時的に流れ込む電流をトランジスタ６６のゲートのバイ
アス電圧を一定に保った場合に可能な値よりも一時的に
増大させる。すなわち、出力ノード６０、６２および６
４の容量性負荷を上記以外の場合よりも急速に充電でき
る。
【００２２】信号Ａ１がハイからローへ、信号ＮＡ１が
ローからハイへそれぞれ遷移する信号遷移期間中に、上
記現象が互いに逆方向に繰り返され、出力ノード３６、
３８および４０の容量性負荷の充電をより高速化し、ノ
ード６０、６２および６４の負荷の放電をより高速化す
る。したがって、トランジスタ２６および５０並びにコ
ンデンサ７８および８４は消費電力一定として出力段１
０が通常達成できる値よりも高い出力スルーレートを達
成可能にする。
【００２３】一つの実施例では、トランジスタ２６およ
び５０の各々は幅Ｗであり、トランジスタ２８および５
２の各々は幅３Ｗである。すなわち、出力段１０の達成
するスルーレート上昇はトランジスタ２６および５０並
びに抵抗器７６および８２の除去、トランジスタ２８お
よび５２の幅の４Ｗへの増大およびコンデンサ７８およ
び８４のトランジスタ２８および５２への接続によって
それぞれ達成できる値とほぼ等しくする。
【００２４】しかし、上述の代替的回路構成では、例え
ば出力ノード６０の負荷が大きいときその出力ノード６
０の出力電圧値変動が低速になるだけでなく、トランジ
スタ４２のゲートの電圧変動も低速になり、出力ノード
３６、３８および４０に得られる充放電電流を減少させ
る。一つの出力ノード６０、６２または６４にかける負
荷を大きくすると、出力ノード３６、３８、４０、６
０、６２および６４の全部において出力スルーレートが
低下する。同様に、一つの出力ノード３６、３８または
４０にかける負荷を大きくすると、出力ノード３６、３
８、４０、６０、６２および６４の全部において出力ス
ルーレートが低下する。
【００２５】図１の回路構成において、トランジスタ７
４のソースは抵抗器７６の高抵抗値によって出力ノード
３６から実効的に減結合されている。抵抗器７６はイン
ピーダンス素子３０の電圧降下と同じ電圧降下をもたら
すが、そのインピーダンスは大きい。したがって、出力
信号遷移期間中にトランジスタ６６のゲートに供給され
た信号は出力ノード３６への高負荷には影響されない。
同様に、出力信号遷移期間中にトランジスタ４２のゲー
トに供給された信号は出力ノード６０への高負荷に影響
されない。したがって、出力段１０の全体としての出力
スルーレートは、使用トランジスタ幅の合計値および電
力消費合計値のいずれをも大幅に増加させることなく上
述の代替的構成に比べて上昇する。
【００２６】出力段１０の各構成要素の定数を参照数字
に対応させて次に示す。これら数値は例示のためのもの
であって、この発明の範囲を逸脱することなくこれら数
値とは異なる定数を利用できることは当業者に理解され
よう。
【００２７】 上述のとおり、一つの実施例では、出力段１０を論理回
路用の出力バッファとして使うことができる。その実施
例では、信号Ａ１およびＮＡ１は論理回路部（図示して
ない）からの相補的論理レベル出力信号である。出力段
１０、特にトランジスタ２８および５２は出力信号に対
するバッファとして作用し、出力ノード３６、３８、４
０、６０、６２および６４にマルチレベル出力信号を供
給する。
【００２８】代替的に、出力段１０で図２に示すとおり
論理回路全体の一部を構成することもできる。その実施
例では、トランジスタ１２および１４でＡＮＤゲート１
００の一部を構成する。トランジスタ１２および１４の
ソースは図１に示すとおりトランジスタ１６ａのドレー
ンに接続してある。付加した二つのトランジスタ１０２
および１０４のソースをトランジスタ１２のドレーンに
接続する。トランジスタ１０２はゲートに論理レベル信
号Ｂ１を受け、トランジスタ１０４はゲートに相補的論
理レベル信号ＮＢ１を受ける。これらトランジスタ１０
２および１０４のドレーンをノード１８および２０並び
に抵抗器２２および２４にそれぞれ接続する。この回路
の上記以外の部分は図１に示したものと実質的に同じで
ある。
【００２９】この実施例において、信号Ａ１およびＢ１
がハイであればノード１８はローになりノード２０はハ
イになる。したがって、図１に示した出力ノード６０、
６２および６４はハイになり、ノード３６、３８および
４０はローになる。逆に、信号Ａ１またはＢ１がロー
（信号ＮＡ１またはＮＢ１がハイ）の場合は、出力ノー
ド６０、６２および６４がローになり、出力ノード３
６、３８および４０がハイになる。したがって、ＡＮＤ
ゲート１００は標準的なＡＮＤゲートとして動作し、マ
ルチレベル相補出力信号をノード３６、３８、４０、６
０、６２および６４に生ずる。
【００３０】この実施例において、ノード１８および２
０はＡＮＤゲート１００の論理部から論理出力信号を受
けているものと考えることができる。すなわち、ノード
１８および２０はＡＮＤゲート１００の出力段部分の始
まりを構成する。同様に、図１において、トランジスタ
１２、１４および１６ａは、ノード１８および２０を上
述のとおり出力段部分の始まりと考えることができるの
で、出力段１０の一部あるいは別個の部分とみなすこと
ができる。
【００３１】ＡＮＤゲート１００は図１を参照して述べ
た高い出力スルーレート特性を示す。出力段１０をＯＲ
ゲート、ＸＯＲゲート、レジスタ、マルチプレクサほか
のディジタル信号処理回路など上記以外の論理回路構成
の中でも具体化できることは理解されよう。
【００３２】この発明をＳＣＦＬ論理回路中で具体化し
た形で上に説明してきたが、バイポーラトランジスタま
たはＦＥＴを用いたＥＣＬなど上記以外の論理回路設計
環境でもこの発明を実現できることは容易に理解されよ
う。すなわち、添付の特許請求の範囲の記載において、
用語「第１の端子」はトランジスタに関連して用いてあ
る箇所ではそのトランジスタのベース端子またはゲート
端子を意味する。同様に、「第２の端子」および「第３
の端子」はトランジスタに関連して用いてある箇所では
そのトランジスタのコレクタ、ドレーン、エミッタまた
はソース端子を意味する。さらに、特許請求の範囲の記
載において、「結合した」という表現は、直接接続であ
るか中間の能動回路素子または受動回路素子経由の接続
であるかを問わず二つの素子の間の電気的接続を意味す
る。
【００３３】この発明およびその利点を上に詳述した
が、特許請求の範囲に定義したこの発明の真意および範
囲を逸脱することなく種々の変形、置換および改変が可
能であることを理解されたい。
【図面の簡単な説明】
【図１】この発明によって構成した論理回路出力段の概
略図。
【図２】この出力段を用いた論理回路の一部の概略図。
【符号の説明】
１０ ソース結合ＦＥＴ論理回路出力段 １２ 第１のトランジスタ（ｎチャネル
ＦＥＴ） １４ 第２のトランジスタ（ｎチャネル
ＦＥＴ） １６ ソース電流源 ２６、２８ ソースフォロワトランジスタ ３０、３２、３４ インピーダンス素子 ４２ ｎチャネルＦＥＴ ４４ バイアス電圧源 ５０、５２ ソースフォロワトランジスタ ５４、５６、５８ インピーダンス素子 ６６ ｎチャネルＦＥＴ １００ ＡＮＤゲート

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】論理回路出力段であって、 第１の論理回路出力信号を受けるように作動できる第１
    の端子を有するとともに、第１の出力ノードに結合され
    た第３の端子をさらに有する第１のトランジスタと、 前記第１のトランジスタの前記第１の端子に結合された
    第１の端子を有する第２のトランジスタと、 第２の論理回路出力信号を受けるように作動できる第１
    の端子を有するとともに、第２の出力ノードに結合され
    た第３の端子をさらに有する第３のトランジスタと、 前記第２のトランジスタの第３の端子に結合された入力
    端子を有するとともに、前記第２の出力ノードに結合さ
    れた出力端子を有する可変電流源と、 前記第２のトランジスタの前記第３の端子と前記第１の
    出力ノードとの間に結合されたインピーダンス素子とを
    含み、前記第２のトランジスタが前記第１の論理出力信
    号の遷移に応答して前記可変電流源の入力端子に過渡信
    号を供給し、前記可変電流源が前記第２のトランジスタ
    からの前記過渡信号に応答して前記第２の出力ノード経
    由の電流に一時的変化を生じさせるように作動できる論
    理回路出力段。
  2. 【請求項２】前記第１のトランジスタが第１の基準電圧
    源に結合された第２の端子をさらに含む請求項１記載の
    論理回路出力段。
  3. 【請求項３】前記第２のトランジスタが前記第１の基準
    電圧源に結合された第２の端子をさらに含む請求項２記
    載の論理回路出力段。
  4. 【請求項４】前記第３のトランジスタが前記第１の基準
    電圧源に結合された第２の端子をさらに含む請求項３記
    載の論理回路出力段。
  5. 【請求項５】前記可変電流源が前記第２のトランジスタ
    の前記第３の端子に結合された第１の端子を有するとと
    もに、前記第２の出力ノードに結合された第２の端子を
    さらに有する第４のトランジスタと、 バイアス電圧源と、 前記バイアス電圧源と前記第４のトランジスタの前記第
    １の端子との間に接続された第２のインピーダンス素子
    とをさらに含む請求項１記載の論理回路出力段。
  6. 【請求項６】前記可変電流源の前記入力端子と前記第２
    のトランジスタの前記第３の端子との間に接続されたコ
    ンデンサをさらに含む請求項１記載の論理回路出力段。
  7. 【請求項７】前記第３のトランジスタの前記第１の端子
    に結合された第１の端子を有する第５のトランジスタ
    と、 前記第５のトランジスタの前記第３の端子に結合された
    第１の端子を有するとともに、前記第１の出力ノードに
    結合された第２の端子をさらに有する第６のトランジス
    タと、 前記第５のトランジスタの前記第３の端子と前記第２の
    出力ノードとの間に接続された第２のインピーダンス素
    子とをさらに含む請求項１記載の論理回路出力段。
  8. 【請求項８】前記第６のトランジスタの前記第１の端子
    と前記第５のトランジスタの前記第３の端子との間に接
    続された第２のコンデンサをさらに含む請求項７記載の
    論理回路出力段。
  9. 【請求項９】前記トランジスタの各々が電界効果トラン
    ジスタから成る請求項１記載の論理回路出力段。
  10. 【請求項１０】第３の出力ノードおよび前記可変電流源
    の前記出力端子に結合された第４の出力ノードと、 前記第１のトランジスタの前記第３の端子と前記第１の
    出力ノードとの間に接続された第１の出力インピーダン
    ス素子と、 前記第１の出力ノードおよび前記第３の出力ノードの間
    に接続された第２のインピーダンス素子と、 前記第３の出力ノードおよび前記第４の出力ノードの間
    に接続された第３のインピーダンス素子とをさらに含む
    請求項１記載の論理回路出力段。
  11. 【請求項１１】前記出力インピーダンス素子の各々がダ
    イオードから成る請求項１０記載の論理回路出力段。
  12. 【請求項１２】複数の入力信号について論理動作を行い
    第１および第２の論理出力信号を生ずるように配置され
    た複数の論理トランジスタと、 前記論理トランジスタに結合された出力段であって、 前記第１の論理出力信号を受けるように作動できる第１
    の端子を有するとともに、第１の出力ノードに結合され
    た第３の端子をさらに有する第１のトランジスタと、 前記第１のトランジスタの前記第１の端子に結合された
    第１の端子を有する第２のトランジスタと、 前記第２の論理出力信号を受けるように作動できる第１
    の端子を有するとともに、第２の出力ノードに結合され
    た第３の端子をさらに有する第３のトランジスタと、 前記第２のトランジスタの第３の端子に結合された第１
    の端子を有するとともに、前記第２の出力ノードに結合
    された第２の端子をさらに有する第４のトランジスタ
    と、 前記第２のトランジスタの前記第３の端子および前記第
    １の出力ノードの間に接続されたインピーダンス素子と
    を含み、前記第２のトランジスタが前記第１の論理出力
    信号の遷移に応答して過渡信号を前記第４のトランジス
    タの前記第１の端子に供給するように作動でき、前記第
    ４のトランジスタが前記第２のトランジスタからの前記
    過渡信号に応答して前記第２の出力ノード経由の電流に
    一時的変化を生じさせるように作動できる出力段とを含
    む論理回路。
  13. 【請求項１３】前記出力段が前記第４のトランジスタの
    前記第１の端子および前記第２のトランジスタの前記第
    ３の端子の間に接続されたコンデンサをさらに含む請求
    項１２記載の論理回路。
  14. 【請求項１４】前記出力段が前記第３のトランジスタの
    前記第１の端子に結合された第１の端子を有する第５の
    トランジスタと、 前記第５のトランジスタの前記第３の端子に結合された
    第１の端子を有するとともに、前記第１の出力ノードに
    結合された第２の端子をさらに有する第６のトランジス
    タと、 前記第５のトランジスタの前記第３の端子および前記第
    ２の出力ノードの間に接続された第２のインピーダンス
    素子とをさらに含む請求項１２記載の論理回路。
  15. 【請求項１５】前記出力段のトランジスタの各々が電界
    効果トランジスタから成る請求項１２記載の論理回路。
  16. 【請求項１６】前記出力段が第３および第４の出力ノー
    ドと、 前記第１のトランジスタの前記第３の端子および前記第
    １の出力ノードの間に接続された第１の出力インピーダ
    ンス素子と、 前記第１および第２の出力ノードの間に接続された第２
    の出力インピーダンス素子と、 前記第３および第４の出力ノードの間に接続された第３
    の出力インピーダンス素子とをさらに含む請求項１２記
    載の論理回路。
  17. 【請求項１７】前記出力インピーダンス素子の各々がダ
    イオードから成る請求項１６記載の論理回路。
  18. 【請求項１８】論理回路出力段であって、 第１の信号源に結合され第１の論理信号を前記第１の信
    号源から受けるように作動できる第１の端子を有する第
    １のトランジスタと、 第２の信号源に結合された第１の端子を有するととも
    に、前記第１のトランジスタの第３の端子に結合され前
    記第２の信号源からの第２の論理信号を受けるように作
    動できる第３の端子をさらに有する第２のトランジスタ
    と、 前記第１のトランジスタの第２の端子に結合された第１
    の端子を有するとともに、第１の出力ノードに結合され
    た第３の端子をさらに有する第３のトランジスタと、 前記第１のトランジスタの前記第２の端子に結合された
    第１の端子を有する第４のトランジスタと、 前記第２のトランジスタの前記第２の端子に結合された
    第１の端子を有するとともに、第２の出力ノードに結合
    された第３の端子をさらに有する第５のトランジスタ
    と、 前記第４のトランジスタの第３の端子に結合された第１
    の端子を有するとともに、前記第２の出力ノードに結合
    された第２の端子をさらに有する第６のトランジスタ
    と、 前記第４のトランジスタの前記第３の端子および前記第
    １の出力ノードの間に接続されたインピーダンス素子
    と、 前記第６のトランジスタの前記第１の端子および前記第
    ４のトランジスタの前記第３の端子の間に接続されたコ
    ンデンサとを含み、前記第４のトランジスタが前記第１
    の論理信号の遷移に応答して前記第６のトランジスタの
    前記第１の端子に過渡信号を供給するように作動でき、
    前記第６のトランジスタが前記第４のトランジスタから
    の前記過渡信号に応答して前記第２の出力ノード経由の
    電流に一時的変化を生じさせるように作動できる論理回
    路出力段。
  19. 【請求項１９】前記第１のトランジスタの前記第３の端
    子および前記第２のトランジスタの前記第３の端子に結
    合され、前記第１のトランジスタおよび前記第２のトラ
    ンジスタに一定の電流を導通させるように作動できる電
    流源をさらに含む請求項１８記載の論理回路出力段。
  20. 【請求項２０】前記第５のトランジスタの前記第１の端
    子に結合された第１の端子を有する第７のトランジスタ
    と、 前記第７のトランジスタの第３の端子に結合された第１
    の端子を有するとともに、前記第１の出力ノードに結合
    された第２の端子をさらに有する第８のトランジスタ
    と、 前記第７のトランジスタの前記第３の端子および前記第
    ２の出力ノードの間に接続された第２のインピーダンス
    素子とをさらに含む請求項１８記載の論理回路出力段。
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