JP2011211444A - 内部電源電圧生成回路 - Google Patents
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Abstract
【課題】内部電源電圧を供給されるロジック回路の貫通電流が電源電圧に依存しない内部電源電圧生成回路を提供する。
【解決手段】電流源1の定電流に基づき、基準電圧VREFは電源電圧VDDに依存しないで生成され、基準電圧VREFに基づき、ソースフォロアによって内部電源電圧DVDDが電源電圧VDDに依存しないで生成される。内部電源電圧DVDDに基づき、ロジック回路9の貫通電流が流れる。よって、ロジック回路9の貫通電流は電源電圧VDDに依存しない。また、内部電源電圧DVDDは、ロジック回路9が仕様上動作できる最低のロジック回路9用の電源電圧である。よって、ロジック回路9の貫通電流は少ない。
【選択図】図1
【解決手段】電流源1の定電流に基づき、基準電圧VREFは電源電圧VDDに依存しないで生成され、基準電圧VREFに基づき、ソースフォロアによって内部電源電圧DVDDが電源電圧VDDに依存しないで生成される。内部電源電圧DVDDに基づき、ロジック回路9の貫通電流が流れる。よって、ロジック回路9の貫通電流は電源電圧VDDに依存しない。また、内部電源電圧DVDDは、ロジック回路9が仕様上動作できる最低のロジック回路9用の電源電圧である。よって、ロジック回路9の貫通電流は少ない。
【選択図】図1
Description
本発明は、内部電源端子の内部電源電圧を生成し、内部電源電圧をロジック回路に供給する内部電源電圧生成回路に関する。
従来の内部電源電圧生成回路について説明する。図4は、従来の内部電源電圧生成回路を示す回路図である。
ダイオード接続されるNMOSトランジスタ11は、電源電圧VDDを内部電源電圧DVDDに降圧する。この内部電源電圧DVDDと接地電圧VSSとで、ロジック回路12は動作する。ロジック回路12用の電源電圧が電源電圧VDDから内部電源電圧DVDDに低くなる分、ロジック回路12の貫通電流は少なくなる(例えば、特許文献1参照)。
しかし、従来の技術では、電源電圧VDDが変動して高くなると、内部電源電圧DVDDも高くなる。すると、ロジック回路12用の電源電圧である内部電源電圧DVDDが高くなる分、ロジック回路12の貫通電流も多くなってしまう。つまり、内部電源電圧DVDDを供給されるロジック回路12の貫通電流は、電源電圧VDDに依存してしまう。
本発明は、上記課題に鑑みてなされ、内部電源電圧を供給されるロジック回路の貫通電流が電源電圧に依存しない内部電源電圧生成回路を提供する。
本発明は、上記課題を解決するため、内部電源端子の内部電源電圧を生成し、前記内部電源電圧をロジック回路に供給する内部電源電圧生成回路において、ダイオード接続されるPMOSトランジスタ及びダイオード接続される第一NMOSトランジスタを備える電圧生成回路と、電源端子と前記電圧生成回路との間に設けられる電流源と、ゲートを前記電流源と前記電圧生成回路との接続点に接続されて基準電圧を入力され、前記電源端子と前記内部電源端子との間でソースフォロア接続される第二NMOSトランジスタと、を備え、前記PMOSトランジスタは、前記ロジック回路内部のPMOSトランジスタと同一の製造プロセスで形成され、前記第一NMOSトランジスタは、前記ロジック回路内部のNMOSトランジスタと同一の製造プロセスで形成される、ことを特徴とする内部電源電圧生成回路を提供する。
本発明では、電流源の定電流に基づき、基準電圧は電源電圧に依存しないで生成され、基準電圧に基づき、ソースフォロアによって内部電源電圧が電源電圧に依存しないで生成される。内部電源電圧に基づき、ロジック回路の貫通電流が流れる。よって、ロジック回路の貫通電流は電源電圧に依存しない。
また、内部電源電圧は、ロジック回路が仕様上動作できる最低のロジック回路用の電源電圧である。よって、ロジック回路の貫通電流は少ない。
以下、本発明の実施形態を、図面を参照して説明する。
まず、内部電源電圧生成回路の構成について説明する。図1は、内部電源電圧生成回路を示す回路図である。
まず、内部電源電圧生成回路の構成について説明する。図1は、内部電源電圧生成回路を示す回路図である。
内部電源電圧生成回路は、電流源1、PMOSトランジスタ2、及び、NMOSトランジスタ3〜4を備える。また、内部電源電圧生成回路は、電源端子、接地端子、及び、内部電源端子を備える。PMOSトランジスタ2及びNMOSトランジスタ3は、電圧生成回路を構成する。NMOSトランジスタ4は、ソースフォロアを構成する。
電流源1とダイオード接続されるPMOSトランジスタ2とダイオード接続されるNMOSトランジスタ3とは、電源端子と接地端子との間で順に直列接続される。NMOSトランジスタ4のゲートは、電流源1とPMOSトランジスタ2との間の接続点に接続され、ソースは、内部電源端子に接続され、ドレインは、電源端子に接続される。つまり、NMOSトランジスタ4は、ゲートを電流源1とPMOSトランジスタ2との間の接続点に接続され、電源端子と内部電源端子との間でソースフォロア接続される。ロジック回路9は、内部電源端子と接地端子との間に設けられる。
ここで、PMOSトランジスタ2は、ロジック回路9内部のPMOSトランジスタ(図示せず)と同一の製造プロセスで形成される。NMOSトランジスタ3〜4は、ロジック回路9内部のNMOSトランジスタ(図示せず)と同一の製造プロセスで形成される。
また、PMOSトランジスタ2は、エンハンスメント型PMOSトランジスタであり、ロジック回路9内部のPMOSトランジスタの閾値電圧と等しい負の値の閾値電圧(−Vtp2)を有する。NMOSトランジスタ3は、エンハンスメント型NMOSトランジスタであり、ロジック回路9内部のNMOSトランジスタの閾値電圧と等しい正の値の閾値電圧Vtn3を有する。NMOSトランジスタ4は、エンハンスメント型NMOSトランジスタであり、ロジック回路9内部のNMOSトランジスタの閾値電圧と等しい正の値の閾値電圧Vtn4を有する。
次に、内部電源電圧生成回路の動作について説明する。
PMOSトランジスタ2及びNMOSトランジスタ3はダイオード接続されている。つまり、これらのトランジスタはオンしている。電流源1の定電流Ioは、PMOSトランジスタ2及びNMOSトランジスタ3を介して接地端子に流れる。定電流IoとPMOSトランジスタ2及びNMOSトランジスタ3のオン抵抗とに基づき、基準電圧VREFはNMOSトランジスタ4のゲートで生成される。つまり、PMOSトランジスタ2及びNMOSトランジスタ3によって構成される電圧生成回路は、基準電圧VREFを生成する。PMOSトランジスタ2のオーバードライブ電圧はVop2であるとし、NMOSトランジスタ3のオーバードライブ電圧はVon3であるとする。すると、基準電圧VREFは下記の式(1)で算出される。
PMOSトランジスタ2及びNMOSトランジスタ3はダイオード接続されている。つまり、これらのトランジスタはオンしている。電流源1の定電流Ioは、PMOSトランジスタ2及びNMOSトランジスタ3を介して接地端子に流れる。定電流IoとPMOSトランジスタ2及びNMOSトランジスタ3のオン抵抗とに基づき、基準電圧VREFはNMOSトランジスタ4のゲートで生成される。つまり、PMOSトランジスタ2及びNMOSトランジスタ3によって構成される電圧生成回路は、基準電圧VREFを生成する。PMOSトランジスタ2のオーバードライブ電圧はVop2であるとし、NMOSトランジスタ3のオーバードライブ電圧はVon3であるとする。すると、基準電圧VREFは下記の式(1)で算出される。
VREF=(|Vtp2|+Vtn3)+(Vop2+Von3)・・・(1)
NMOSトランジスタ4はソースフォロア接続されている。よって、ソース電圧である内部電源電圧DVDDは、ゲート電圧である基準電圧VREFに基づき、決定される。この時、NMOSトランジスタ4のドライブ能力は、ロジック回路9の仕様に基づいて適宜回路設計される。また、内部電源電圧DVDDは、ロジック回路9が仕様上動作できる最低のロジック回路9用の電源電圧であり、ロジック回路9の仕様に基づいて適宜回路設計される。内部電源電圧DVDDは下記の式(2)で算出される。
NMOSトランジスタ4はソースフォロア接続されている。よって、ソース電圧である内部電源電圧DVDDは、ゲート電圧である基準電圧VREFに基づき、決定される。この時、NMOSトランジスタ4のドライブ能力は、ロジック回路9の仕様に基づいて適宜回路設計される。また、内部電源電圧DVDDは、ロジック回路9が仕様上動作できる最低のロジック回路9用の電源電圧であり、ロジック回路9の仕様に基づいて適宜回路設計される。内部電源電圧DVDDは下記の式(2)で算出される。
DVDD
=VREF−Vtn4
=(|Vtp2|+Vtn3)+(Vop2+Von3)−Vtn4・・・(2)
ここで、定電流Ioは、オンするPMOSトランジスタ2及びオンするNMOSトランジスタ3に流れる貫通電流IAと考えられる。また、ロジック回路9内部のPMOSトランジスタ及びNMOSトランジスタの両方がオンしてしまい、これらのトランジスタが貫通電流IBを流してしまうことがある。
=VREF−Vtn4
=(|Vtp2|+Vtn3)+(Vop2+Von3)−Vtn4・・・(2)
ここで、定電流Ioは、オンするPMOSトランジスタ2及びオンするNMOSトランジスタ3に流れる貫通電流IAと考えられる。また、ロジック回路9内部のPMOSトランジスタ及びNMOSトランジスタの両方がオンしてしまい、これらのトランジスタが貫通電流IBを流してしまうことがある。
これらの貫通電流IA〜IBにおいて、貫通電流IAとPMOSトランジスタ2及びNMOSトランジスタ3のオン抵抗とに基づき、式(1)の基準電圧VREFは生成される。この基準電圧VREFに基づき、式(2)の内部電源電圧DVDDは生成される。この内部電源電圧DVDDとロジック回路9内部のオンするPMOSトランジスタ及びオンするNMOSトランジスタのオン抵抗とに基づき、貫通電流IBが流れる。つまり、貫通電流IBは、貫通電流IAつまり定電流Ioに依存する。
換言すると、貫通電流IAを流すPMOSトランジスタ2及びNMOSトランジスタ3は、貫通電流IBを流すロジック回路9内部のPMOSトランジスタ及びNMOSトランジスタと、同一の製造プロセスで形成される。また、説明の簡略のため、貫通電流IAを流す各MOSトランジスタは、貫通電流IBを流す各MOSトランジスタと、同一のゲート長及びゲート幅をそれぞれ有するとし、この時、同一のオン抵抗Rをそれぞれ有するとする。すると、式(2)より、下記の式(3)〜(4)が成立する。
R・IA=R・Io=VREF・・・(3)
R・IB=DVDD=VREF−Vtn4・・・(4)
式(3)〜(4)から、貫通電流IBは下記の式(5)で算出される。
IB=IA−Vtn4/R=Io−Vtn4/R・・・(5)
つまり、貫通電流IBは、式(5)より、貫通電流IAつまり定電流Ioに依存する。よって、定電流Ioが適宜回路設計されることにより、貫通電流IBが制御されることができる。
R・IB=DVDD=VREF−Vtn4・・・(4)
式(3)〜(4)から、貫通電流IBは下記の式(5)で算出される。
IB=IA−Vtn4/R=Io−Vtn4/R・・・(5)
つまり、貫通電流IBは、式(5)より、貫通電流IAつまり定電流Ioに依存する。よって、定電流Ioが適宜回路設計されることにより、貫通電流IBが制御されることができる。
また、この式(5)より、貫通電流IBは電源電圧VDDに依存しない。
ロジック回路9の貫通電流が流れ、内部電源電圧DVDDが低くなると、NMOSトランジスタ4のゲート・ソース間電圧が高くなる。よって、NMOSトランジスタ4のオン抵抗が小さくなり、内部電源電圧DVDDが高くなる。つまり、NMOSトランジスタ4は、内部電源電圧DVDDが一定になるよう動作する。
ロジック回路9の貫通電流が流れ、内部電源電圧DVDDが低くなると、NMOSトランジスタ4のゲート・ソース間電圧が高くなる。よって、NMOSトランジスタ4のオン抵抗が小さくなり、内部電源電圧DVDDが高くなる。つまり、NMOSトランジスタ4は、内部電源電圧DVDDが一定になるよう動作する。
このようにすると、電流源1の定電流に基づき、基準電圧VREFは電源電圧VDDに依存しないで生成され、基準電圧VREFに基づき、ソースフォロアによって内部電源電圧DVDDが電源電圧VDDに依存しないで生成される。内部電源電圧DVDDに基づき、ロジック回路9の貫通電流が流れる。よって、式(5)に示すように、ロジック回路9の貫通電流は電源電圧VDDに依存しない。
また、内部電源電圧DVDDは、ロジック回路9が仕様上動作できる最低のロジック回路9用の電源電圧である。よって、ロジック回路9の貫通電流は少ない。
また、製造プロセスばらつきにより、MOSトランジスタの閾値電圧がばらついても、基準電圧VREFを生成する各MOSトランジスタ及び内部電源電圧DVDDを供給される各MOSトランジスタは全て同一の製造プロセスで形成されるので、これらのMOSトランジスタの閾値電圧は全てほぼ同一にばらつく。よって、定電流Io及びロジック回路9の貫通電流は両方ともほぼ同一にばらつく。ここで、式(5)に示すように、定電流Ioが適宜回路設計されることにより、製造プロセスばらつきに依存せずに、ロジック回路9の貫通電流が制御されることができる。
なお、図2に示すように、内部電源端子と接地端子との間に容量6が追加されても良い。
このようにすると、内部電源端子の内部電源電圧DVDDは、容量6によって急激に変動しにくくなるので、安定する。
このようにすると、内部電源端子の内部電源電圧DVDDは、容量6によって急激に変動しにくくなるので、安定する。
また、図3に示すように、NMOSトランジスタ4のソースと内部電源端子との間に抵抗やダイオードなどのインピーダンス素子5が追加されても良い。
ここで、製造プロセスばらつきにより、NMOSトランジスタ4の閾値電圧Vtn4がばらつき、例えば、閾値電圧Vtn4が低くなるとする。この時、インピーダンス素子5が存在しない場合、式(2)より、内部電源電圧DVDDは高くなってしまう。しかし、図3のようにインピーダンス素子5が存在する場合、閾値電圧Vtn4が低くなる分、NMOSトランジスタ4に流れる電流が多くなるので、インピーダンス素子5に発生する電圧が高くなる。この電圧により、電圧降下が発生し、内部電源電圧DVDDは高くならない。つまり、インピーダンス素子5が存在すると、閾値電圧Vtn4が低くなっても、内部電源電圧DVDDは高くならない。また、閾値電圧Vtn4が高くなっても、上記と同様に、内部電源電圧DVDDは低くならない。
このようにすると、製造プロセスばらつきにより、NMOSトランジスタ4の閾値電圧Vtn4がばらついても、内部電源電圧DVDDはばらつきにくくなる。
また、NMOSトランジスタ4は、ロジック回路9内部のNMOSトランジスタと異なる製造プロセス(チャネルドープ工程など)で形成され、エンハンスメント型NMOSトランジスタであり、ロジック回路9内部のNMOSトランジスタの閾値電圧よりも低い正の値の閾値電圧を有しても良い。また、NMOSトランジスタ4は、ロジック回路9内部のNMOSトランジスタと異なる製造プロセスで形成され、ディプレッション型NMOSトランジスタであり、負の値の閾値電圧を有しても良い。
このようにすると、式(2)より、内部電源電圧DVDDが高くなるので、その分、ロジック回路9の貫通電流が多くなってしまうが、ロジック回路9の動作速度が速くなる。
また、PMOSトランジスタ2及びNMOSトランジスタ3は、電流源1と接地端子との間で、図1では、順に直列接続されているが、図示しないが、逆に直列接続されても良い。
1 電流源
2 PMOSトランジスタ
3〜4 NMOSトランジスタ
9 ロジック回路
2 PMOSトランジスタ
3〜4 NMOSトランジスタ
9 ロジック回路
Claims (6)
- 内部電源端子の内部電源電圧を生成し、前記内部電源電圧をロジック回路に供給する内部電源電圧生成回路において、
ダイオード接続されるPMOSトランジスタ及びダイオード接続される第一NMOSトランジスタを備える電圧生成回路と、
電源端子と前記電圧生成回路との間に設けられる電流源と、
ゲートを前記電流源と前記電圧生成回路との接続点に接続されて基準電圧を入力され、前記電源端子と前記内部電源端子との間でソースフォロア接続される第二NMOSトランジスタと、
を備え、
前記PMOSトランジスタは、前記ロジック回路内部のPMOSトランジスタと同一の製造プロセスで形成され、
前記第一NMOSトランジスタは、前記ロジック回路内部のNMOSトランジスタと同一の製造プロセスで形成される、
ことを特徴とする内部電源電圧生成回路。 - 前記第二NMOSトランジスタのソースと前記内部電源端子との間に設けられるインピーダンス素子、
をさらに備えることを特徴とする請求項1記載の内部電源電圧生成回路。 - 前記第二NMOSトランジスタは、エンハンスメント型NMOSトランジスタであり、前記ロジック回路内部のNMOSトランジスタの閾値電圧と等しい正の値の閾値電圧を有する、
ことを特徴とする請求項1または2記載の内部電源電圧生成回路。 - 前記第二NMOSトランジスタは、エンハンスメント型NMOSトランジスタであり、前記ロジック回路内部のNMOSトランジスタの閾値電圧よりも低い正の値の閾値電圧を有する、
ことを特徴とする請求項1または2記載の内部電源電圧生成回路。 - 前記第二NMOSトランジスタは、ディプレッション型NMOSトランジスタであり、負の値の閾値電圧を有する、
ことを特徴とする請求項1または2記載の内部電源電圧生成回路。 - 前記内部電源端子と接地端子との間に設けられる容量、
をさらに備えることを特徴とする請求項1記載の内部電源電圧生成回路。
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