JP2001142552A - 温度補償型定電流回路 - Google Patents
温度補償型定電流回路Info
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Abstract
(57)【要約】
【課題】回路素子数が少なくかつ回路電流も小さい温度
補償された定電流回路を提供する。 【解決手段】電源端子１、ＧＮＤ端子２、ノード３、電
流出力端子４と、カレントミラー回路５を構成するＰチ
ャネルトランジスタＰ１，Ｐ２，Ｐ３と、ゲートを共通
接続するＮチャネルトランジスタＮ１，Ｎ２及びＮチャ
ネルトランジスタＮ３，Ｎ４と、ダイオードＤ１と抵抗
Ｒ１，Ｒ２，Ｒ３とを備えて構成され、抵抗比Ｎ＝Ｒ２
／Ｒ１を次式を満たすように設定することにより、出力
電流Ｉｏの温度係数を０とする。Ｎ＝｛Ｖｆ０／［（ｋ
／ｑ）ｌｎＭ］｝・（α−β）／（１−α・Ｔ０）。こ
こで、ＭはＮチャネルトランジスタＮ１に対するＮチャ
ネルトランジスタＮ２のゲート幅比、α，βは定数、Ｔ
０は所定の絶対温度を表す。
補償された定電流回路を提供する。 【解決手段】電源端子１、ＧＮＤ端子２、ノード３、電
流出力端子４と、カレントミラー回路５を構成するＰチ
ャネルトランジスタＰ１，Ｐ２，Ｐ３と、ゲートを共通
接続するＮチャネルトランジスタＮ１，Ｎ２及びＮチャ
ネルトランジスタＮ３，Ｎ４と、ダイオードＤ１と抵抗
Ｒ１，Ｒ２，Ｒ３とを備えて構成され、抵抗比Ｎ＝Ｒ２
／Ｒ１を次式を満たすように設定することにより、出力
電流Ｉｏの温度係数を０とする。Ｎ＝｛Ｖｆ０／［（ｋ
／ｑ）ｌｎＭ］｝・（α−β）／（１−α・Ｔ０）。こ
こで、ＭはＮチャネルトランジスタＮ１に対するＮチャ
ネルトランジスタＮ２のゲート幅比、α，βは定数、Ｔ
０は所定の絶対温度を表す。
Description
【０００１】
【発明の属する技術分野】本発明は定電流回路に関し、
特に出力電流が温度補償された温度補償型定電流回路に
関する。
特に出力電流が温度補償された温度補償型定電流回路に
関する。
【０００２】
【従来の技術】最近、半導体集積回路（ＬＳＩ）がシス
テム化及び大規模化するにつれて、ディジタル回路とＡ
／Ｄコンバータ、Ｄ／Ａコンバータ、ＰＬＬ回路などの
アナログ回路を同一半導体基板上に構成するアナログ・
ディジタル混在ＬＳＩが急速に普及してきている。
テム化及び大規模化するにつれて、ディジタル回路とＡ
／Ｄコンバータ、Ｄ／Ａコンバータ、ＰＬＬ回路などの
アナログ回路を同一半導体基板上に構成するアナログ・
ディジタル混在ＬＳＩが急速に普及してきている。
【０００３】このようなアナログ・ディジタル混在ＬＳ
Ｉに用いられるアナログ回路は、バイアス電流を供給す
る定電流回路が必須であるが、最近のアナログ回路の高
性能化に伴い、定電流回路は温度が変化しても出力電流
が一定となる温度補償型の定電流回路が必すとなってき
ている。
Ｉに用いられるアナログ回路は、バイアス電流を供給す
る定電流回路が必須であるが、最近のアナログ回路の高
性能化に伴い、定電流回路は温度が変化しても出力電流
が一定となる温度補償型の定電流回路が必すとなってき
ている。
【０００４】温度補償型の定電流回路の一例が、特開平
９−１７９６４４号公報に記載されており、この公報記
載の定電流回路を図４を参照して説明する。この公報記
載の定電流回路は、電流源１１と電流源Ｉ２の２つの電
流源で生成した電流Ｉ１と電流Ｉ２をそれぞれＰチャネ
ルトランジスタＴ５，Ｔ１０で折り返し、ノード１７で
電流Ｉ１から電流Ｉ２を減算して主電流Ｉ＝Ｉ１−Ｉ２
を得ている。これにより、主電流Ｉの温度変化ｄＩ／ｄ
Ｔが０となるように温度補償を行っている。
９−１７９６４４号公報に記載されており、この公報記
載の定電流回路を図４を参照して説明する。この公報記
載の定電流回路は、電流源１１と電流源Ｉ２の２つの電
流源で生成した電流Ｉ１と電流Ｉ２をそれぞれＰチャネ
ルトランジスタＴ５，Ｔ１０で折り返し、ノード１７で
電流Ｉ１から電流Ｉ２を減算して主電流Ｉ＝Ｉ１−Ｉ２
を得ている。これにより、主電流Ｉの温度変化ｄＩ／ｄ
Ｔが０となるように温度補償を行っている。
【０００５】
【発明が解決しようとする課題】上述した特開平９−１
７９６４４号公報に記載された定電流回路は、電流Ｉ１
と電流Ｉ２の差分を得るために２つの電流源が必要であ
り、回路素子数が多くなると共に回路電流も増大すると
いう欠点がある。
７９６４４号公報に記載された定電流回路は、電流Ｉ１
と電流Ｉ２の差分を得るために２つの電流源が必要であ
り、回路素子数が多くなると共に回路電流も増大すると
いう欠点がある。
【０００６】このため本発明の目的は、回路素子数が少
なくかつ回路電流も小さい温度補償された定電流回路を
提供することにある。
なくかつ回路電流も小さい温度補償された定電流回路を
提供することにある。
【０００７】
【課題を解決するための手段】このため本発明の温度補
償型定電流回路は、ドレインをカレントミラー回路の第
１の出力端子に接続し、ゲートとドレインを接続した第
１のトランジスタと、ゲートを前記第１のトランジスタ
のゲートに接続し、ドレインを前記カレントミラー回路
の入力端子に接続する第２のトランジスタと、一端を前
記第２のトランジスタのソースに接続し、他端をバイア
ス電源に接続する第１の抵抗と、ドレインを前記カレン
トミラー回路の第２の出力端子に接続し、ゲートとドレ
インを接続した第３のトランジスタと、ゲートを前記第
３のトランジスタのゲートに接続し、ドレインを電流出
力端子に接続し、この電流出力端子に定電流を出力する
第４のトランジスタと、一端を前記第３のトランジスタ
のソースに接続する第２の抵抗と、アノードを前記第２
の抵抗の他端に接続し、カソードを前記バイアス電源に
接続する第１のダイオードと、一端を前記第４のトラン
ジスタのソースに接続し、他端を前記バイアス電源に接
続する第３の抵抗と、を備えて構成される。
償型定電流回路は、ドレインをカレントミラー回路の第
１の出力端子に接続し、ゲートとドレインを接続した第
１のトランジスタと、ゲートを前記第１のトランジスタ
のゲートに接続し、ドレインを前記カレントミラー回路
の入力端子に接続する第２のトランジスタと、一端を前
記第２のトランジスタのソースに接続し、他端をバイア
ス電源に接続する第１の抵抗と、ドレインを前記カレン
トミラー回路の第２の出力端子に接続し、ゲートとドレ
インを接続した第３のトランジスタと、ゲートを前記第
３のトランジスタのゲートに接続し、ドレインを電流出
力端子に接続し、この電流出力端子に定電流を出力する
第４のトランジスタと、一端を前記第３のトランジスタ
のソースに接続する第２の抵抗と、アノードを前記第２
の抵抗の他端に接続し、カソードを前記バイアス電源に
接続する第１のダイオードと、一端を前記第４のトラン
ジスタのソースに接続し、他端を前記バイアス電源に接
続する第３の抵抗と、を備えて構成される。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【０００９】図１は、本発明の温度補償型定電流回路の
第１の実施の形態を示す回路図である。図１に示す温度
補償型定電流回路は、電源端子１、ＧＮＤ端子２、ノー
ド３、電流出力端子４と、入力端子５１と出力端子５
２，５３とを有するカレントミラー回路５を構成するＰ
チャネルトランジスタＰ１，Ｐ２，Ｐ３と、ゲートを共
通接続するＮチャネルトランジスタＮ１，Ｎ２及びＮチ
ャネルトランジスタＮ３，Ｎ４と、ダイオードＤ１と抵
抗Ｒ１，Ｒ２，Ｒ３とを備えて構成される。
第１の実施の形態を示す回路図である。図１に示す温度
補償型定電流回路は、電源端子１、ＧＮＤ端子２、ノー
ド３、電流出力端子４と、入力端子５１と出力端子５
２，５３とを有するカレントミラー回路５を構成するＰ
チャネルトランジスタＰ１，Ｐ２，Ｐ３と、ゲートを共
通接続するＮチャネルトランジスタＮ１，Ｎ２及びＮチ
ャネルトランジスタＮ３，Ｎ４と、ダイオードＤ１と抵
抗Ｒ１，Ｒ２，Ｒ３とを備えて構成される。
【００１０】ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３
のゲート長及びゲート幅はそれぞれ同一なので、これら
のトランジスタを流れるバイアス電流ｊは等しい。ま
た、ＮチャネルトランジスタＮ１，Ｎ２のゲート長は等
しく、ＮチャネルトランジスタＮ１に対するＮチャネル
トランジスタＮ２のゲート幅をＭ倍とする。また、抵抗
Ｒ１と抵抗Ｒ２の抵抗値をそれぞれＲ１，Ｒ２とし、抵
抗Ｒ１に対する抵抗Ｒ２の比をＮとする。従ってＮ＝Ｒ
２／Ｒ１となる。
のゲート長及びゲート幅はそれぞれ同一なので、これら
のトランジスタを流れるバイアス電流ｊは等しい。ま
た、ＮチャネルトランジスタＮ１，Ｎ２のゲート長は等
しく、ＮチャネルトランジスタＮ１に対するＮチャネル
トランジスタＮ２のゲート幅をＭ倍とする。また、抵抗
Ｒ１と抵抗Ｒ２の抵抗値をそれぞれＲ１，Ｒ２とし、抵
抗Ｒ１に対する抵抗Ｒ２の比をＮとする。従ってＮ＝Ｒ
２／Ｒ１となる。
【００１１】本実施の形態において、基板はＰ型シリコ
ン基板を用いており、このためダイオードＤ１のアノー
ドは、ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３のソー
ス及びドレインと同一拡散層を用い、カソードはＮウェ
ルと同一拡散層を用いている。また、ダイオードＤ１の
カソードを形成するＮウェルは、Ｎウェルの外側のＰ型
基板と図１に示すＡ点で共にＧＮＤ電位に固定されてい
る。このため、ダイオードＤ１に過渡的に大電流が流
れ、カソード電位がＧＮＤ電位から上昇してラッチアッ
プを生じるのを防止している。
ン基板を用いており、このためダイオードＤ１のアノー
ドは、ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３のソー
ス及びドレインと同一拡散層を用い、カソードはＮウェ
ルと同一拡散層を用いている。また、ダイオードＤ１の
カソードを形成するＮウェルは、Ｎウェルの外側のＰ型
基板と図１に示すＡ点で共にＧＮＤ電位に固定されてい
る。このため、ダイオードＤ１に過渡的に大電流が流
れ、カソード電位がＧＮＤ電位から上昇してラッチアッ
プを生じるのを防止している。
【００１２】抵抗Ｒ１，Ｒ２，Ｒ３は、同一拡散層で形
成されており、本実施の形態ではＮウェルで形成された
Ｎウェル抵抗を用いているが、他にポリシリコン抵抗、
Ｐチャネルトランジスタのソース及びドレインと同一拡
散層を用いたＰ型拡散抵抗を用いても良い。
成されており、本実施の形態ではＮウェルで形成された
Ｎウェル抵抗を用いているが、他にポリシリコン抵抗、
Ｐチャネルトランジスタのソース及びドレインと同一拡
散層を用いたＰ型拡散抵抗を用いても良い。
【００１３】本実施の形態による温度補償型定電流回路
は、電源投入後の回路の立ち上がりを早くするための、
スタートアップ回路を設けている。これにより、バイア
ス電流を電源投入後、短時間で一定値になるようにして
いるが、図１ではこのスタートアップ回路を省略してい
る。
は、電源投入後の回路の立ち上がりを早くするための、
スタートアップ回路を設けている。これにより、バイア
ス電流を電源投入後、短時間で一定値になるようにして
いるが、図１ではこのスタートアップ回路を省略してい
る。
【００１４】また、ＮチャネルトランジスタＮ１，Ｎ２
のゲート電圧は、ＮチャネルトランジスタＮ１，Ｎ２の
しきい値電圧をＶｔとすると、Ｖｔ−０．１Ｖ〜０．２
Ｖ程度の低い電圧に設定されている。このため、Ｎチャ
ネルトランジスタＮ１，Ｎ２は共にダイオード動作をし
ている。
のゲート電圧は、ＮチャネルトランジスタＮ１，Ｎ２の
しきい値電圧をＶｔとすると、Ｖｔ−０．１Ｖ〜０．２
Ｖ程度の低い電圧に設定されている。このため、Ｎチャ
ネルトランジスタＮ１，Ｎ２は共にダイオード動作をし
ている。
【００１５】次に、図１に示す温度補償型定電流回路の
動作について説明する。
動作について説明する。
【００１６】ＮチャネルトランジスタＮ１，Ｎ２は、ダ
イオード動作しているので次式が成立する。 Ｖｆ（１）＝（ｋ・Ｔ／ｑ）ｌｎｊ／Ｗ（１） ・・・（１） Ｖｆ（２）＝（ｋ・Ｔ／ｑ）ｌｎｊ／Ｗ（２） ・・・（２） ここで、Ｖｆ（１），Ｖｆ（２）は、それぞれＮチャネ
ルトランジスタＮ１，Ｎ２のソース・ゲート間電圧を表
す。また、ｋはボルツマン定数、Ｔは絶対温度、ｑは電
子の電荷量、Ｗ（１），Ｗ（２）はそれぞれＮチャネル
トランジスタＮ１，Ｎ２のチャネル幅を表す。
イオード動作しているので次式が成立する。 Ｖｆ（１）＝（ｋ・Ｔ／ｑ）ｌｎｊ／Ｗ（１） ・・・（１） Ｖｆ（２）＝（ｋ・Ｔ／ｑ）ｌｎｊ／Ｗ（２） ・・・（２） ここで、Ｖｆ（１），Ｖｆ（２）は、それぞれＮチャネ
ルトランジスタＮ１，Ｎ２のソース・ゲート間電圧を表
す。また、ｋはボルツマン定数、Ｔは絶対温度、ｑは電
子の電荷量、Ｗ（１），Ｗ（２）はそれぞれＮチャネル
トランジスタＮ１，Ｎ２のチャネル幅を表す。
【００１７】図１から Ｖｆ（１）＝Ｖｆ（２）＋ｊＲ１ ・・・（３） であるから、（１）式〜（３）式より次の（４）式が得
られる。
られる。
【００１８】 ｊ＝（１／Ｒ１）（ｋ・Ｔ／ｑ）ｌｎＷ（２）／Ｗ（１）＝（１／Ｒ１）（ｋ ・Ｔ／ｑ）ｌｎＭ ・・・（４） 従って、ノード３の基準電圧Ｖｒは、次の（５）式から
算出される。
算出される。
【００１９】 Ｖｒ＝（Ｒ２／Ｒ１）（ｋ・Ｔ／ｑ）ｌｎＭ＋Ｖｆ（Ｄ１）＝Ｎ（ｋ・Ｔ／ｑ ）ｌｎＭ＋Ｖｆ（Ｄ１） ・・・（５） さらに、出力トランジスタであるＮチャネルトランジス
タＮ４を流れる出力電流をＩｏとすると、Ｎチャネルト
ランジスタＮ３，Ｎ４のゲートが共通接続されているこ
とから、 Ｖｒ＋Ｖｇｓ（Ｎ３）＝Ｉｏ・Ｒ３＋Ｖｇｓ（Ｎ４） ・・・（６） を得る。ここで、Ｖｇｓ（Ｎ３）、Ｖｇｓ（Ｎ４）は、
それぞれＮチャネルトランジスタＮ３，Ｎ４のソース・
ゲート間電圧である。いま、ＮチャネルトランジスタＮ
３，Ｎ４のゲート長、ゲート幅を等しくすれば、Ｖｇｓ
（Ｎ３）＝Ｖｇｓ（Ｎ４）となるので、（６）式は次の
（７）式となる。
タＮ４を流れる出力電流をＩｏとすると、Ｎチャネルト
ランジスタＮ３，Ｎ４のゲートが共通接続されているこ
とから、 Ｖｒ＋Ｖｇｓ（Ｎ３）＝Ｉｏ・Ｒ３＋Ｖｇｓ（Ｎ４） ・・・（６） を得る。ここで、Ｖｇｓ（Ｎ３）、Ｖｇｓ（Ｎ４）は、
それぞれＮチャネルトランジスタＮ３，Ｎ４のソース・
ゲート間電圧である。いま、ＮチャネルトランジスタＮ
３，Ｎ４のゲート長、ゲート幅を等しくすれば、Ｖｇｓ
（Ｎ３）＝Ｖｇｓ（Ｎ４）となるので、（６）式は次の
（７）式となる。
【００２０】 Ｉｏ＝Ｖｒ／Ｒ３ ・・・（７） （７）式で出力電流Ｉｏの温度係数が０となる条件を求
めると、 （１／Ｖｒ）（ｄＶｒ／ｄＴ）＝（１／Ｒ３）（ｄＲ３／ｄＴ） ・・（８） となる。ここで、抵抗Ｒ３及びダイオードＤ１の順方向
電圧Ｖｆ（Ｄ１）の各温度依存性を次の（９）式及び
（１０）式で表す。
めると、 （１／Ｖｒ）（ｄＶｒ／ｄＴ）＝（１／Ｒ３）（ｄＲ３／ｄＴ） ・・（８） となる。ここで、抵抗Ｒ３及びダイオードＤ１の順方向
電圧Ｖｆ（Ｄ１）の各温度依存性を次の（９）式及び
（１０）式で表す。
【００２１】 Ｒ３＝Ｒ３０（１＋α（Ｔ−Ｔ０）） ・・・（９） Ｖｆ（Ｄ１）＝ Ｖｆ０（１＋β（Ｔ−Ｔ０）） ・・（１０） ここで、α，βは温度依存性を表す定数であり、Ｔ０は
絶対温度で表した基準温度、Ｒ３０，Ｖｆ０は、それぞ
れＴ＝Ｔ０のときのＲ３の抵抗値及びダイオードＤ１の
順方向電圧である。（５）式、（８）式、（９）式、
（１０）式より、抵抗比Ｎを求めると、次の（１１）式
を得る。
絶対温度で表した基準温度、Ｒ３０，Ｖｆ０は、それぞ
れＴ＝Ｔ０のときのＲ３の抵抗値及びダイオードＤ１の
順方向電圧である。（５）式、（８）式、（９）式、
（１０）式より、抵抗比Ｎを求めると、次の（１１）式
を得る。
【００２２】 Ｎ＝｛Ｖｆ０／［（ｋ／ｑ）ｌｎＭ］｝・［（１＋α（Ｔ−Ｔ０））／（１− αＴ０）］［α（１＋β（Ｔ−Ｔ０））／（１＋α（Ｔ−Ｔ０））−β］ ・・（１１） ここで、α（Ｔ−Ｔ０）＜＜１，β（Ｔ−Ｔ０）＜＜１
とすると、（１１）式は次の（１２）式に簡略化され
る。
とすると、（１１）式は次の（１２）式に簡略化され
る。
【００２３】 Ｎ＝｛Ｖｆ０／［（ｋ／ｑ）ｌｎＭ］｝・（α−β）／（１−α・Ｔ０） ・・（１２） ここで、Ｍ＝１０，α＝１５００ｐｐｍ／℃，Ｔ０＝４
００゜Ｋ（１２５℃），Ｖｆ０＝５００ｍＶ、Ｖｆ０・
β＝−２ｍＶ／℃とおくと、（１１）式はＮ＝２５．２
となる。同様に、Ｔ０＝３００゜Ｋ（２５℃）として
（１２）式を計算すると、Ｎ＝２５．２となる。
００゜Ｋ（１２５℃），Ｖｆ０＝５００ｍＶ、Ｖｆ０・
β＝−２ｍＶ／℃とおくと、（１１）式はＮ＝２５．２
となる。同様に、Ｔ０＝３００゜Ｋ（２５℃）として
（１２）式を計算すると、Ｎ＝２５．２となる。
【００２４】すなわち、１２５℃程度以下の温度範囲で
は、（１１）式は（１２）式を用いて十分精度良く近似
することが出来る。従って、抵抗比Ｎが（１２）式を満
たすように設定すれば、出力電流の温度係数を０とし、
図１に示す定電流回路の温度補償を行うことが出来る。
は、（１１）式は（１２）式を用いて十分精度良く近似
することが出来る。従って、抵抗比Ｎが（１２）式を満
たすように設定すれば、出力電流の温度係数を０とし、
図１に示す定電流回路の温度補償を行うことが出来る。
【００２５】なお、抵抗比Ｎを（１１）式または（１
２）式を満たすように正確に設定すれば、図１の定電流
回路の温度係数は０となるが、（１１）式で決まる抵抗
比から±１５％程度以内であれば通常の定電流回路とし
ての用途には大部分適用し得る。
２）式を満たすように正確に設定すれば、図１の定電流
回路の温度係数は０となるが、（１１）式で決まる抵抗
比から±１５％程度以内であれば通常の定電流回路とし
ての用途には大部分適用し得る。
【００２６】次に、本発明の温度補償型定電流回路の第
２の実施の形態について、図２を参照して説明する。
２の実施の形態について、図２を参照して説明する。
【００２７】図２に示す温度補償型定電流回路は、図１
のＮチャネルトランジスタＮ１のドレインとＰチャネル
トランジスタＰ１のドレイン間にゲートとドレインを接
続したＮチャネルトランジスタＮ５を挿入し、図１のＮ
チャネルトランジスタＮ２のドレインとＰチャネルトラ
ンジスタＰ２のドレイン間にＮチャネルトランジスタＮ
６を挿入し、ＮチャネルトランジスタＮ３のドレインと
ＰチャネルトランジスタＰ３のドレイン間にＮチャネル
トランジスタＮ７を挿入している点が図１の温度補償型
定電流回路と異なっている。また、Ｎチャネルトランジ
スタＮ７のゲートは、電流出力端子４に接続されてい
る。
のＮチャネルトランジスタＮ１のドレインとＰチャネル
トランジスタＰ１のドレイン間にゲートとドレインを接
続したＮチャネルトランジスタＮ５を挿入し、図１のＮ
チャネルトランジスタＮ２のドレインとＰチャネルトラ
ンジスタＰ２のドレイン間にＮチャネルトランジスタＮ
６を挿入し、ＮチャネルトランジスタＮ３のドレインと
ＰチャネルトランジスタＰ３のドレイン間にＮチャネル
トランジスタＮ７を挿入している点が図１の温度補償型
定電流回路と異なっている。また、Ｎチャネルトランジ
スタＮ７のゲートは、電流出力端子４に接続されてい
る。
【００２８】このように、ＮチャネルトランジスタＮ
５，Ｎ６，Ｎ７をＰチャネルトランジスタＰ１とＮチャ
ネルトランジスタＮ１の間、ＰチャネルトランジスタＰ
２とＮチャネルトランジスタＮ２間、Ｐチャネルトラン
ジスタＰ３とＮチャネルトランジスタＮ３間にそれぞれ
カスケード接続することにより、Ｎチャネルトランジス
タＮ２のドレイン電圧及びＮチャネルトランジスタＮ４
のドレイン電圧を、電源端子１に印加される電源電圧が
変動しても一定に保つことが出来る。
５，Ｎ６，Ｎ７をＰチャネルトランジスタＰ１とＮチャ
ネルトランジスタＮ１の間、ＰチャネルトランジスタＰ
２とＮチャネルトランジスタＮ２間、Ｐチャネルトラン
ジスタＰ３とＮチャネルトランジスタＮ３間にそれぞれ
カスケード接続することにより、Ｎチャネルトランジス
タＮ２のドレイン電圧及びＮチャネルトランジスタＮ４
のドレイン電圧を、電源端子１に印加される電源電圧が
変動しても一定に保つことが出来る。
【００２９】すなわち、ＮチャネルトランジスタＮ２の
ドレイン電圧Ｖｄ（Ｎ２）は、 Ｖｄ（Ｎ２）＝Ｖｄ（Ｎ１）＋Ｖｇｓ（Ｎ５）−Ｖｇｓ（Ｎ６） Ｖｄ（Ｎ１） ０．４Ｖ ・・・（１３） となる。ここで、Ｖｄ（Ｎ１）はＮチャネルトランジス
タＮ１のドレイン電圧、Ｖｇｓ（Ｎ５），Ｖｇｓ（Ｎ
６）は、それぞれＮチャネルトランジスタＮ５，Ｎ６の
ゲート・ソース間電圧を表す。（１３）式からわかるよ
うに、ＮチャネルトランジスタＮ２のドレイン電圧Ｖｄ
（Ｎ２）は、電源電圧に依存せず一定値となる。
ドレイン電圧Ｖｄ（Ｎ２）は、 Ｖｄ（Ｎ２）＝Ｖｄ（Ｎ１）＋Ｖｇｓ（Ｎ５）−Ｖｇｓ（Ｎ６） Ｖｄ（Ｎ１） ０．４Ｖ ・・・（１３） となる。ここで、Ｖｄ（Ｎ１）はＮチャネルトランジス
タＮ１のドレイン電圧、Ｖｇｓ（Ｎ５），Ｖｇｓ（Ｎ
６）は、それぞれＮチャネルトランジスタＮ５，Ｎ６の
ゲート・ソース間電圧を表す。（１３）式からわかるよ
うに、ＮチャネルトランジスタＮ２のドレイン電圧Ｖｄ
（Ｎ２）は、電源電圧に依存せず一定値となる。
【００３０】同様に、 Ｖｄ（Ｎ４）＝Ｖｒ＋Ｖｇｓ（Ｎ３）＋Ｖｇｓ（Ｎ７） ・・・（１４） となる。ここで、Ｖｄ（Ｎ４）はＮチャネルトランジス
タＮ４のドレイン電圧、Ｖｇｓ（Ｎ３），Ｖｇｓ（Ｎ
７）は、それぞれＮチャネルトランジスタＮ３，Ｎ７の
ゲート・ソース間電圧を表す。（１４）式からわかるよ
うに、Ｖｄ（Ｎ４）も電源電圧に依存せず一定値とな
る。
タＮ４のドレイン電圧、Ｖｇｓ（Ｎ３），Ｖｇｓ（Ｎ
７）は、それぞれＮチャネルトランジスタＮ３，Ｎ７の
ゲート・ソース間電圧を表す。（１４）式からわかるよ
うに、Ｖｄ（Ｎ４）も電源電圧に依存せず一定値とな
る。
【００３１】以上のことから、図２の温度補償型定電流
回路は、電源端子１に印加される電源電圧に依らず安定
した出力電流を生成することが出来る。
回路は、電源端子１に印加される電源電圧に依らず安定
した出力電流を生成することが出来る。
【００３２】次に、本発明の温度補償型定電流回路の第
３の実施の形態について、図３を参照して説明する。
３の実施の形態について、図３を参照して説明する。
【００３３】図３に示す温度補償型定電流回路は、図１
のＮチャネルトランジスタＮ１のソースとＧＮＤ間にダ
イオードＤ２を挿入し、図１の抵抗Ｒ１とＧＮＤ間にダ
イオードＤ３を挿入している点が図１の温度補償型定電
流回路と異なっている。
のＮチャネルトランジスタＮ１のソースとＧＮＤ間にダ
イオードＤ２を挿入し、図１の抵抗Ｒ１とＧＮＤ間にダ
イオードＤ３を挿入している点が図１の温度補償型定電
流回路と異なっている。
【００３４】図１のＮチャネルトランジスタＮ１，Ｎ２
の各ソース・ドレイン間電圧は、０．４Ｖ程度の低い電
圧に設定されており、このためＮチャネルトランジスタ
Ｎ１，Ｎ２は共にダイオード動作を行うが、Ｎチャネル
トランジスタＮ１，Ｎ２の相互コンダクタンスが変動す
ると、（１）式及び（２）式で与えられるＮチャネルト
ランジスタＮ１，Ｎ２の順方向電圧が変動し、最終的に
は基準電圧Ｖｒ、出力電流Ｉｏが変動し易い。
の各ソース・ドレイン間電圧は、０．４Ｖ程度の低い電
圧に設定されており、このためＮチャネルトランジスタ
Ｎ１，Ｎ２は共にダイオード動作を行うが、Ｎチャネル
トランジスタＮ１，Ｎ２の相互コンダクタンスが変動す
ると、（１）式及び（２）式で与えられるＮチャネルト
ランジスタＮ１，Ｎ２の順方向電圧が変動し、最終的に
は基準電圧Ｖｒ、出力電流Ｉｏが変動し易い。
【００３５】図３の温度補償型定電流回路は、ダイオー
ドＤ２，Ｄ３の順方向電圧によって、基準電圧Ｖｒがほ
ぼ定まる。ダイオードＤ２，Ｄ３の順方向電圧は、プロ
セス変動の影響を受けにくく一定値を保つことから、本
実施の形態による温度補償型定電流回路は、プロセス変
動の影響を受けず安定した出力電流Ｉｏを生成すること
が出来る。
ドＤ２，Ｄ３の順方向電圧によって、基準電圧Ｖｒがほ
ぼ定まる。ダイオードＤ２，Ｄ３の順方向電圧は、プロ
セス変動の影響を受けにくく一定値を保つことから、本
実施の形態による温度補償型定電流回路は、プロセス変
動の影響を受けず安定した出力電流Ｉｏを生成すること
が出来る。
【００３６】上記の説明において、電源端子１に正の電
源が印加されるとして説明したが、電源端子１に負の電
圧を印加しても良い。このとき、Ｐチャネルトランジス
タをＮチャネルトランジスタとし、Ｎチャネルトランジ
スタをＰチャネルトランジスタとするように回路構成を
変更するが、本発明の基本的技術思想は変わらない。
源が印加されるとして説明したが、電源端子１に負の電
圧を印加しても良い。このとき、Ｐチャネルトランジス
タをＮチャネルトランジスタとし、Ｎチャネルトランジ
スタをＰチャネルトランジスタとするように回路構成を
変更するが、本発明の基本的技術思想は変わらない。
【００３７】
【発明の効果】以上説明したように本発明による温度補
償型定電流回路は、回路素子数が少なくかつ回路電流も
少ないという特徴がある。
償型定電流回路は、回路素子数が少なくかつ回路電流も
少ないという特徴がある。
【００３８】また、電源電圧の変動に依らず安定した出
力電流を生成することが出来る。さらに、プロセス変動
に依らず安定した出力電流を生成することが出来る。
力電流を生成することが出来る。さらに、プロセス変動
に依らず安定した出力電流を生成することが出来る。
【図１】本発明の温度補償型定電流回路の第１の実施の
形態を示す回路図である。
形態を示す回路図である。
【図２】本発明の温度補償型定電流回路の第２の実施の
形態を示す回路図である。
形態を示す回路図である。
【図３】本発明の温度補償型定電流回路の第３の実施の
形態を示す回路図である。
形態を示す回路図である。
【図４】従来の温度補償型定電流回路を示す回路図であ
る。
る。
１ 電源端子 ２ ＧＮＤ端子 ３ ノード ４ 電流出力端子 ５ カレントミラー回路 ５１ カレントミラー回路の入力端子 ５２，５３ カレントミラー回路の出力端子 Ｐ１〜Ｐ３ Ｐチャネルトランジスタ Ｎ１〜Ｎ７ Ｎチャネルトランジスタ Ｒ１〜Ｒ３ 抵抗
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H420 NB03 NB22 NB25 NC02 NE23 NE26 5J090 AA03 CA02 FA05 HA01 HA19 HA25 KA09 TA01
Claims (7)
- 【請求項１】 ドレインをカレントミラー回路の第１の
出力端子に接続し、ゲートとドレインを接続した第１の
トランジスタと、 ゲートを前記第１のトランジスタのゲートに接続し、ド
レインを前記カレントミラー回路の入力端子に接続する
第２のトランジスタと、 一端を前記第２のトランジスタのソースに接続し、他端
をバイアス電源に接続する第１の抵抗と、 ドレインを前記カレントミラー回路の第２の出力端子に
接続し、ゲートとドレインを接続した第３のトランジス
タと、 ゲートを前記第３のトランジスタのゲートに接続し、ド
レインを電流出力端子に接続し、この電流出力端子に定
電流を出力する第４のトランジスタと、 一端を前記第３のトランジスタのソースに接続する第２
の抵抗と、 アノードを前記第２の抵抗の他端に接続し、カソードを
前記バイアス電源に接続する第１のダイオードと、 一端を前記第４のトランジスタのソースに接続し、他端
を前記バイアス電源に接続する第３の抵抗と、を備える
温度補償型定電流回路。 - 【請求項２】 前記カレントミラー回路の第１の出力端
子と前記第１のトランジスタのドレイン間に、ゲートと
ドレインを接続した第５のトランジスタを挿入接続し、
前記第５のトランジスタのドレインとソースを、それぞ
れ前記カレントミラー回路の第１の出力端子と前記第１
のトランジスタのドレインに接続し、 前記カレントミラー回路の入力端子と前記第２のトラン
ジスタのドレイン間に、第６のトランジスタを挿入接続
し、このトランジスタのゲートを前記第５のトランジス
タのゲートに接続し、前記第６のトランジスタのドレイ
ンとソースを、それぞれ前記カレントミラー回路の入力
端子と前記第２のトランジスタのドレインに接続し、 前記カレントミラー回路の第２の出力端子と前記第３の
トランジスタのドレイン間に、第７のトランジスタを挿
入接続し、このトランジスタのゲートを前記電流出力端
子に接続し、前記第７のトランジスタのドレインとソー
スを、それぞれ前記カレントミラー回路の第２の出力端
子と前記第３のトランジスタのドレインに接続した請求
項１記載の温度補償型定電流回路。 - 【請求項３】 前記第１のトランジスタのソースと前記
バイアス電源間に挿入接続した第２のダイオードと、 前記第１の抵抗の他端と前記バイアス電源間に、挿入接
続した第３のダイオードと、を備える請求項１記載の温
度補償型定電流回路。 - 【請求項４】 前記カレントミラー回路は、ドレインを
前記第１の出力端子に接続する第８のトランジスタと、 ドレインを前記入力端子に接続し、ゲートとドレインを
接続すると共にこのゲートを前記第８のトランジスタの
ゲートと接続する第９のトランジスタと、 ドレインを前記第２の出力端子に接続し、ゲートを前記
第９のトランジスタのゲートに接続する第１０のトラン
ジスタと、を備える請求項１記載の温度補償型定電流回
路。 - 【請求項５】 前記第１乃至第４のトランジスタは、Ｎ
チャネルトランジスタであり、前記第８乃至第１０のト
ランジスタは、Ｐチャネルトランジスタである請求項４
記載の温度補償型定電流回路。 - 【請求項６】 前記第１及び第２の各トランジスタのゲ
ート長は等しく、前記第１の抵抗と前記第２の抵抗は同
一拡散層で形成され、前記第３のトランジスタのゲート
長とゲート幅は、それぞれ前記第４のトランジスタのゲ
ート長とゲート幅に等しい請求項１記載の温度補償型定
電流回路。 - 【請求項７】 前記第１のトランジスタのゲート幅に対
する前記第２のトランジスタのゲート幅の比をＭ、前記
第１の抵抗に対する前記第２の抵抗の抵抗比をＮ、所定
の絶対温度をＴ０、温度Ｔ０における前記第１のダイオ
ードの順方向電圧をＶｆ０、前記第３の抵抗の温度係数
をα、前記第１のダイオードの温度係数をβ、ボルツマ
ン定数をｋ、電子の電荷量をｑとすると、前記抵抗比が
次式で算出される値の±１５％以内に設定されることを
特徴とする請求項６記載の温度補償型定電流回路。 Ｎ＝｛Ｖｆ０／［（ｋ／ｑ）ｌｎＭ］｝・（α−β）／
（１−α・Ｔ０）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31948499A JP2001142552A (ja) | 1999-11-10 | 1999-11-10 | 温度補償型定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31948499A JP2001142552A (ja) | 1999-11-10 | 1999-11-10 | 温度補償型定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001142552A true JP2001142552A (ja) | 2001-05-25 |
Family
ID=18110734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31948499A Pending JP2001142552A (ja) | 1999-11-10 | 1999-11-10 | 温度補償型定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001142552A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010165177A (ja) * | 2009-01-15 | 2010-07-29 | Renesas Electronics Corp | 定電流回路 |
| US7804335B2 (en) | 2007-07-17 | 2010-09-28 | Kabushiki Kaisha Toshiba | Alternating current level detection circuit |
| JP2010231774A (ja) * | 2009-03-02 | 2010-10-14 | Semiconductor Technology Academic Research Center | 基準電流源回路 |
| US8441312B2 (en) | 2010-03-11 | 2013-05-14 | Renesas Electronics Corporation | Reference current generating circuit |
| JP2013183268A (ja) * | 2012-03-01 | 2013-09-12 | Denso Corp | コンパレータ |
-
1999
- 1999-11-10 JP JP31948499A patent/JP2001142552A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7804335B2 (en) | 2007-07-17 | 2010-09-28 | Kabushiki Kaisha Toshiba | Alternating current level detection circuit |
| JP2010165177A (ja) * | 2009-01-15 | 2010-07-29 | Renesas Electronics Corp | 定電流回路 |
| JP2010231774A (ja) * | 2009-03-02 | 2010-10-14 | Semiconductor Technology Academic Research Center | 基準電流源回路 |
| US8441312B2 (en) | 2010-03-11 | 2013-05-14 | Renesas Electronics Corporation | Reference current generating circuit |
| JP2013183268A (ja) * | 2012-03-01 | 2013-09-12 | Denso Corp | コンパレータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030408 |