JP2003059278A - 不揮発性半導体メモリ装置及びそのプログラム方法。 - Google Patents
不揮発性半導体メモリ装置及びそのプログラム方法。Info
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Abstract
(57)【要約】
【課題】 不揮発性半導体メモリ装置及びそのプログラ
ム方法の提供。 【解決手段】 本発明よる不揮発性半導体メモリ装置
は、ウェル電圧検出回路を含み、前記ウェル電圧検出回
路は、プログラム動作の間に、ポケットＰウェル電圧が
所定の検出電圧（例えば、０．１Ｖ）と同一又はより低
いか否かを検出し、検出結果として、高レベル電圧と同
一又はより低い時に、ワードライン選択信号発生回路
は、前記ウェル電圧検出から出力される前記検出信号に
応答して前記行各々に対応する行選択信号を発生する。
このような装置によると、前記ポケットＰウェル領域の
ウェル電圧が非選択ビットラインへの電圧印加により増
加する場合において、そのように増加したウェル電圧が
ウェル電圧検出回路の検出電圧（例えば、０．１Ｖ）よ
り低くなる時点に、プログラム／パス電圧をワードライ
ンに印加する。
ム方法の提供。 【解決手段】 本発明よる不揮発性半導体メモリ装置
は、ウェル電圧検出回路を含み、前記ウェル電圧検出回
路は、プログラム動作の間に、ポケットＰウェル電圧が
所定の検出電圧（例えば、０．１Ｖ）と同一又はより低
いか否かを検出し、検出結果として、高レベル電圧と同
一又はより低い時に、ワードライン選択信号発生回路
は、前記ウェル電圧検出から出力される前記検出信号に
応答して前記行各々に対応する行選択信号を発生する。
このような装置によると、前記ポケットＰウェル領域の
ウェル電圧が非選択ビットラインへの電圧印加により増
加する場合において、そのように増加したウェル電圧が
ウェル電圧検出回路の検出電圧（例えば、０．１Ｖ）よ
り低くなる時点に、プログラム／パス電圧をワードライ
ンに印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関するものである。さらに具体的には、本発
明は、ビットラインセットアップ区間で生じる基板電圧
バウンシング（bouncing of a substrate voltag
e）によるプログラムディスターブ（programdisturb）
を防止できるＮＡＮＤ型フラッシュメモリ装置に関する
ものである。
モリ装置に関するものである。さらに具体的には、本発
明は、ビットラインセットアップ区間で生じる基板電圧
バウンシング（bouncing of a substrate voltag
e）によるプログラムディスターブ（programdisturb）
を防止できるＮＡＮＤ型フラッシュメモリ装置に関する
ものである。
【０００２】
【従来の技術】半導体メモリ装置に貯蔵されたデータの
リフレッシュが必要なくて、電気的に消去及びプログラ
ム可能な半導体メモリ装置に対する要求が段々と増加し
てきている。又、メモリ装置の主な流れは、メモリ装置
の貯蔵容量及び集積度を高めることである。貯蔵された
データのリフレッシュが必要なくて、大容量及び高集積
度を提供する不揮発性半導体メモリ装置の一例がＮＡＮ
Ｄ型フラッシュメモリ装置である。パワー−オフ時でさ
えデータをそのまま保持するので、そのようなフラッシ
ュメモリ装置は、電源を急に遮断することができる電子
装置（例えば、携帯用端末機、携帯用コンピュータ等）
に広く使用されている。
リフレッシュが必要なくて、電気的に消去及びプログラ
ム可能な半導体メモリ装置に対する要求が段々と増加し
てきている。又、メモリ装置の主な流れは、メモリ装置
の貯蔵容量及び集積度を高めることである。貯蔵された
データのリフレッシュが必要なくて、大容量及び高集積
度を提供する不揮発性半導体メモリ装置の一例がＮＡＮ
Ｄ型フラッシュメモリ装置である。パワー−オフ時でさ
えデータをそのまま保持するので、そのようなフラッシ
ュメモリ装置は、電源を急に遮断することができる電子
装置（例えば、携帯用端末機、携帯用コンピュータ等）
に広く使用されている。
【０００３】ＮＡＮＤ型フラッシュメモリ装置のような
不揮発性半導体メモリ装置は、“フラッシュＥＥＰＲＯ
Ｍセル”と呼ばれる、電気的に消去及びプログラム可能
なＲＯＭセル（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
−Ｏｎｌｙ Ｍｅｍｏｒｙ ｃｅｌｌｓ）を含む。一般
的に、フラッシュメモリＥＥＰＲＯＭセルは、セルトラ
ンジスタ即ち浮遊ゲートトランジスタ（ｃｅｌｌ ｔｒ
ａｎｓｉｓｔｏｒ ｏｒ ｆｌｏａｔｉｎｇｇａｔｅ
ｔｒａｎｓｉｓｔｏｒ）を含み、前記トランジスタは、
基板としてのポケットＰ−ウェル領域に形成され、互い
に所定間隔離れたＮ型のソース及びドレイン領域と、ソ
ース及びドレイン領域の間のチャネル領域上に位置し、
電荷を貯蔵する浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔ
ｅ）と、浮遊ゲート上に位置する制御ゲート（ｃｏｎｔ
ｒｏｌ ｇａｔｅ）と、を含む。
不揮発性半導体メモリ装置は、“フラッシュＥＥＰＲＯ
Ｍセル”と呼ばれる、電気的に消去及びプログラム可能
なＲＯＭセル（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
−Ｏｎｌｙ Ｍｅｍｏｒｙ ｃｅｌｌｓ）を含む。一般
的に、フラッシュメモリＥＥＰＲＯＭセルは、セルトラ
ンジスタ即ち浮遊ゲートトランジスタ（ｃｅｌｌ ｔｒ
ａｎｓｉｓｔｏｒ ｏｒ ｆｌｏａｔｉｎｇｇａｔｅ
ｔｒａｎｓｉｓｔｏｒ）を含み、前記トランジスタは、
基板としてのポケットＰ−ウェル領域に形成され、互い
に所定間隔離れたＮ型のソース及びドレイン領域と、ソ
ース及びドレイン領域の間のチャネル領域上に位置し、
電荷を貯蔵する浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔ
ｅ）と、浮遊ゲート上に位置する制御ゲート（ｃｏｎｔ
ｒｏｌ ｇａｔｅ）と、を含む。
【０００４】図１は、この分野でよく知られたＮＡＮＤ
型フラッシュメモリ装置のアレイ構造を示す図である。
図１を参照すると、メモリセルアレイは、ポケットＰ−
ウェル領域ＰＰＷＥＬＬに形成され、ビットラインに各
々対応する複数のセルストリング１０を含む。ポケット
Ｐ−ウェル領域ＰＰＷＥＬＬは、Ｐ型半導体基板に形成
されたＮ−ウェル領域ＮＷＥＬＬ内に形成される。図示
の便宜上、図１には二つのビットラインＢＬＯ、ＢＬ１
及びそれに対応する二つのセルストリングを示してい
る。各セルストリング１０は、第１選択トランジスタと
してのストリング選択トランジスタＳＳＴ、第２選択ト
ランジスタとしての接地選択トランジスタＧＳＴ、そし
て前記選択トランジスタＳＳＴ、ＧＳＴの間に直列連結
された複数のフラッシュＥＥＰＲＯＭセルＭＣｍ（ｍ＝
０−１５）で構成される。前記ストリング選択トランジ
スタＳＳＴは、対応するビットラインに連結されたドレ
イン及びストリング選択ラインＳＳＬに連結されたゲー
トを有し、前記接地選択トランジスタＧＳＴは、共通ソ
ースラインＣＳＬに連結されたソース及び接地選択ライ
ンＧＳＬに連結されたゲートを有する。そして、前記ス
トリング選択トランジスタＳＳＬのソース及び前記接地
選択トランジスタＧＳＬのドレインの間には、前記フラ
ッシュＥＥＰＲＯＭセルＭＣ１５−ＭＣ０が直列連結さ
れ、前記セルＭＣ０−ＭＣ１５のゲートは対応するワー
ドラインＷＬ０−ＷＬ１５に各々連結される。
型フラッシュメモリ装置のアレイ構造を示す図である。
図１を参照すると、メモリセルアレイは、ポケットＰ−
ウェル領域ＰＰＷＥＬＬに形成され、ビットラインに各
々対応する複数のセルストリング１０を含む。ポケット
Ｐ−ウェル領域ＰＰＷＥＬＬは、Ｐ型半導体基板に形成
されたＮ−ウェル領域ＮＷＥＬＬ内に形成される。図示
の便宜上、図１には二つのビットラインＢＬＯ、ＢＬ１
及びそれに対応する二つのセルストリングを示してい
る。各セルストリング１０は、第１選択トランジスタと
してのストリング選択トランジスタＳＳＴ、第２選択ト
ランジスタとしての接地選択トランジスタＧＳＴ、そし
て前記選択トランジスタＳＳＴ、ＧＳＴの間に直列連結
された複数のフラッシュＥＥＰＲＯＭセルＭＣｍ（ｍ＝
０−１５）で構成される。前記ストリング選択トランジ
スタＳＳＴは、対応するビットラインに連結されたドレ
イン及びストリング選択ラインＳＳＬに連結されたゲー
トを有し、前記接地選択トランジスタＧＳＴは、共通ソ
ースラインＣＳＬに連結されたソース及び接地選択ライ
ンＧＳＬに連結されたゲートを有する。そして、前記ス
トリング選択トランジスタＳＳＬのソース及び前記接地
選択トランジスタＧＳＬのドレインの間には、前記フラ
ッシュＥＥＰＲＯＭセルＭＣ１５−ＭＣ０が直列連結さ
れ、前記セルＭＣ０−ＭＣ１５のゲートは対応するワー
ドラインＷＬ０−ＷＬ１５に各々連結される。
【０００５】プログラミングの前に、即ち初期に、メモ
リセルアレイの全てのフラッシュＥＥＰＲＯＭセルは、
例えば、−３Ｖのしきい電圧を有するように消去され
る。その次に、フラッシュＥＥＰＲＯＭセルをプログラ
ムするために、所定時間の間、選択されたワードライン
にプログラム電圧Ｖｐｇｍを、そして非選択されたワー
ドラインにパス電圧Ｖｐａｓｓを印加することによっ
て、前記選択されたワードラインに連結されているメモ
リセルのしきい電圧はさらに高いしきい電圧に変わる一
方、その他の、非選択されたワードラインに連結されて
いるメモリセルのしきい電圧は変わらない。
リセルアレイの全てのフラッシュＥＥＰＲＯＭセルは、
例えば、−３Ｖのしきい電圧を有するように消去され
る。その次に、フラッシュＥＥＰＲＯＭセルをプログラ
ムするために、所定時間の間、選択されたワードライン
にプログラム電圧Ｖｐｇｍを、そして非選択されたワー
ドラインにパス電圧Ｖｐａｓｓを印加することによっ
て、前記選択されたワードラインに連結されているメモ
リセルのしきい電圧はさらに高いしきい電圧に変わる一
方、その他の、非選択されたワードラインに連結されて
いるメモリセルのしきい電圧は変わらない。
【０００６】前記選択されたワードライン上に連結され
た選択されないフラッシュＥＥＰＲＯＭセルをプログラ
ムせずに、同一なワードライン上に連結された選択され
たメモリセルをプログラムしようとする時に、一つの問
題点が生じる。前記選択されたワードラインにプログラ
ム電圧が印加される時には、前記プログラム電圧は前記
選択されたフラッシュＥＥＰＲＯＭセルばかりではな
く、同一なワードラインに沿って配列された選択されな
いフラッシュメモリＥＥＰＲＯＭセルにも印加される。
前記ワードライン上に連結された選択されないフラッシ
ュメモリＥＥＰＲＯＭセル、特に、前記選択されたフラ
ッシュメモリＥＥＰＲＯＭセルに隣接したフラッシュＥ
ＥＰＲＯＭセルがプログラムされる。このように、選択
されたワードラインに連結された非選択セルの意図しな
いプログラムは“プログラムディスターブ（ｐｒｏｇｒ
ａｍ ｄｉｓｔｕｒｂ）と呼ばれる。
た選択されないフラッシュＥＥＰＲＯＭセルをプログラ
ムせずに、同一なワードライン上に連結された選択され
たメモリセルをプログラムしようとする時に、一つの問
題点が生じる。前記選択されたワードラインにプログラ
ム電圧が印加される時には、前記プログラム電圧は前記
選択されたフラッシュＥＥＰＲＯＭセルばかりではな
く、同一なワードラインに沿って配列された選択されな
いフラッシュメモリＥＥＰＲＯＭセルにも印加される。
前記ワードライン上に連結された選択されないフラッシ
ュメモリＥＥＰＲＯＭセル、特に、前記選択されたフラ
ッシュメモリＥＥＰＲＯＭセルに隣接したフラッシュＥ
ＥＰＲＯＭセルがプログラムされる。このように、選択
されたワードラインに連結された非選択セルの意図しな
いプログラムは“プログラムディスターブ（ｐｒｏｇｒ
ａｍ ｄｉｓｔｕｒｂ）と呼ばれる。
【０００７】前記プログラムディスターブを防止するた
めの技術のうちの一つは、セルフ−ブースティングスキ
ーム（ｓｅｌｆ−ｂｏｏｓｔｉｎｇ ｓｃｈｅｍｅ）を
用いたプログラム禁止方法である。セルフ−ブースティ
ングスキームを用いたプログラム禁止方法は、Ｕ．Ｓ
Ｐａｔｅｎｔ Ｎｏ．５，６７７，８７３に“ＭＥＴＨ
ＯＤ ＯＦ ＰＲＯＧＲＡＭＭＩＮＧ ＦＬＡＳＨ Ｅ
ＥＰＲＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ
ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＴＯ ＰＲＥＶＥＮＴ
ＩＮＡＤＶＥＲＴＥＮＴ ＰＲＯＧＲＡＭＭＩＮＧ
ＯＦ ＮＯＮＤＥＳＩＧＮＡＴＥＤ ＡＮＤ ＭＥＭＯ
ＲＹ ＣＥＬＬＳ ＴＨＥＲＥＩＮ”という題目で、そ
してＵ．Ｐａｔｅｎｔ Ｎｏ．５，９９１，２０２に
“ＭＥＴＨＯＤ ＦＯＲ ＲＥＤＵＣＩＮＧ ＰＲＯＧ
ＲＡＭ ＤＩＳＴＵＲＢ ＤＵＲＩＮＧ ＳＥＬＦ−Ｂ
ＯＯＳＴＩＮＧ ＩＮ Ａ ＮＡＮＤ ＦＬＡＳＨ Ｍ
ＭＥＯＲＹ”という題目で開示されており、これらをリ
ファレンスに含める。
めの技術のうちの一つは、セルフ−ブースティングスキ
ーム（ｓｅｌｆ−ｂｏｏｓｔｉｎｇ ｓｃｈｅｍｅ）を
用いたプログラム禁止方法である。セルフ−ブースティ
ングスキームを用いたプログラム禁止方法は、Ｕ．Ｓ
Ｐａｔｅｎｔ Ｎｏ．５，６７７，８７３に“ＭＥＴＨ
ＯＤ ＯＦ ＰＲＯＧＲＡＭＭＩＮＧ ＦＬＡＳＨ Ｅ
ＥＰＲＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ
ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＴＯ ＰＲＥＶＥＮＴ
ＩＮＡＤＶＥＲＴＥＮＴ ＰＲＯＧＲＡＭＭＩＮＧ
ＯＦ ＮＯＮＤＥＳＩＧＮＡＴＥＤ ＡＮＤ ＭＥＭＯ
ＲＹ ＣＥＬＬＳ ＴＨＥＲＥＩＮ”という題目で、そ
してＵ．Ｐａｔｅｎｔ Ｎｏ．５，９９１，２０２に
“ＭＥＴＨＯＤ ＦＯＲ ＲＥＤＵＣＩＮＧ ＰＲＯＧ
ＲＡＭ ＤＩＳＴＵＲＢ ＤＵＲＩＮＧ ＳＥＬＦ−Ｂ
ＯＯＳＴＩＮＧ ＩＮ Ａ ＮＡＮＤ ＦＬＡＳＨ Ｍ
ＭＥＯＲＹ”という題目で開示されており、これらをリ
ファレンスに含める。
【０００８】前記セルフ−ブースティングスキームを用
いたメモリセルのプログラム禁止は次のように行われ
る。接地選択トランジスタＧＳＴのゲートにＯＶの電圧
を印加することによって、接地経路が遮断される。選択
ビットライン（例えば、ＢＬＯ）にはＯＶの電圧が印加
され、非選択ビットライン（例えば、ＢＬ１）には３．
３Ｖ又は５Ｖの電源電圧ＶＣＣが印加される。同時に、
ストリング選択トランジスタＳＳＴのゲートに電源電圧
を印加することによって、ストリング選択トランジスタ
ＳＳＴのソース（又はプログラム禁止されたセルトラン
ジスタのチャネル）がＶＣＣ−Ｖｔｈ（Ｖｔｈはストリ
ング選択トランジスタのしきい電圧）まで充電される。
この時には、前記ストリング選択トランジスタＳＳＴ
は、事実上、遮断される（又は、シャットオフされ
る）。上述した一連の動作が遂行される区間は“ビット
ラインセットアップ区間”と呼ばれる。
いたメモリセルのプログラム禁止は次のように行われ
る。接地選択トランジスタＧＳＴのゲートにＯＶの電圧
を印加することによって、接地経路が遮断される。選択
ビットライン（例えば、ＢＬＯ）にはＯＶの電圧が印加
され、非選択ビットライン（例えば、ＢＬ１）には３．
３Ｖ又は５Ｖの電源電圧ＶＣＣが印加される。同時に、
ストリング選択トランジスタＳＳＴのゲートに電源電圧
を印加することによって、ストリング選択トランジスタ
ＳＳＴのソース（又はプログラム禁止されたセルトラン
ジスタのチャネル）がＶＣＣ−Ｖｔｈ（Ｖｔｈはストリ
ング選択トランジスタのしきい電圧）まで充電される。
この時には、前記ストリング選択トランジスタＳＳＴ
は、事実上、遮断される（又は、シャットオフされ
る）。上述した一連の動作が遂行される区間は“ビット
ラインセットアップ区間”と呼ばれる。
【０００９】その次に、選択されたワードラインにプロ
グラム電圧Ｖｐｇｍを印加して選択されないワードライ
ンにパス電圧Ｖｐａｓｓを印加することによって、プロ
グラム禁止されたセルトランジスタのチャネル電圧がブ
ースティングされる。プログラム禁止されたセルトラン
ジスタのチャネル電圧は、例えば、約８Ｖまでブーステ
ィングされる。これはフローティングゲートとチャネル
との間にＦ−Ｎトンネリングが生じないようにし、その
結果、プログラム禁止されたセルトランジスタが初期の
消去状態に維持される。上述した一連の動作が遂行され
る区間は“プログラム区間”と呼ばれる。選択されたメ
モリセルのプログラムが完了すれれば、ビットラインの
電位を放電する放電動作が遂行される。ビットラインセ
ットアップ、プログラム及び放電区間の間では、ポケッ
トＰ−ウェル領域ＰＰＷＥＬＬとＮ−ウェル領域ＮＷＥ
ＬＬとは接地電圧にバイアスされる。
グラム電圧Ｖｐｇｍを印加して選択されないワードライ
ンにパス電圧Ｖｐａｓｓを印加することによって、プロ
グラム禁止されたセルトランジスタのチャネル電圧がブ
ースティングされる。プログラム禁止されたセルトラン
ジスタのチャネル電圧は、例えば、約８Ｖまでブーステ
ィングされる。これはフローティングゲートとチャネル
との間にＦ−Ｎトンネリングが生じないようにし、その
結果、プログラム禁止されたセルトランジスタが初期の
消去状態に維持される。上述した一連の動作が遂行され
る区間は“プログラム区間”と呼ばれる。選択されたメ
モリセルのプログラムが完了すれれば、ビットラインの
電位を放電する放電動作が遂行される。ビットラインセ
ットアップ、プログラム及び放電区間の間では、ポケッ
トＰ−ウェル領域ＰＰＷＥＬＬとＮ−ウェル領域ＮＷＥ
ＬＬとは接地電圧にバイアスされる。
【００１０】前述したプログラム方法によると、プログ
ラムされるフラッシュＥＥＰＲＯＭセルに隣接したプロ
グラム禁止されるフラッシュＥＥＰＲＯＭセルが、寄生
フィールドトランジスタ（ｐａｒａｓｉｔｉｃ ｆｉｄ
ｅｌｄ ｔｒａｎｓｉｓｔｏｒ）（又は寄生ＭＯＳトラ
ンジスタ、ｐａｒａｓｉｔｉｃ ＭＯＳ ｔｒａｎｓｉ
ｓｔｏｒ）を通じて流れる漏洩電流により、“プログラ
ムディスターブ”を受ける。これを以下に詳細に説明す
る。
ラムされるフラッシュＥＥＰＲＯＭセルに隣接したプロ
グラム禁止されるフラッシュＥＥＰＲＯＭセルが、寄生
フィールドトランジスタ（ｐａｒａｓｉｔｉｃ ｆｉｄ
ｅｌｄ ｔｒａｎｓｉｓｔｏｒ）（又は寄生ＭＯＳトラ
ンジスタ、ｐａｒａｓｉｔｉｃ ＭＯＳ ｔｒａｎｓｉ
ｓｔｏｒ）を通じて流れる漏洩電流により、“プログラ
ムディスターブ”を受ける。これを以下に詳細に説明す
る。
【００１１】図２は、図１の点線Ａ−Ａ′に沿って切断
されたアレイ構造の断面を示す。図２を参照すると、同
一なワードライン（例えば、ＷＬ１４）に連結されたフ
ラッシュメモリＥＥＰＲＯＭセルは、ポケットＰ−ウェ
ル領域ＰＰＷＥＬＬに形成されたフィールド領域又はフ
ィールド酸化膜領域１２によって電気的に絶縁されてい
る。このような構造では、隣接したフラッシュＥＥＰＲ
ＯＭセル、ワードラインＷＬ１４、およびバルクとして
のポケットＰ−ウェル領域ＰＰＷＥＬＬは、寄生フィー
ルドトランジスタを形成する。隣接したフラッシュＥＥ
ＰＲＯＭセルのうちのプログラム禁止されるフラッシュ
ＥＥＰＲＯＭセルのチャネル領域は、寄生フィールドト
ランジスタのドレイン領域として作用し、プログラムさ
れるセルのチャネル領域は、寄生フィールドトランジス
タのソース領域として作用し、前記ワードラインＷＬ１
４は、寄生フィールドトランジスタのゲートとして作用
する。そして、寄生フィールドトランジスタのソース及
びドレイン領域の間のフィールド領域１２に接したポケ
ットＰ−ウェル領域は、寄生フィールドトランジスタの
チャネル領域として作用する。
されたアレイ構造の断面を示す。図２を参照すると、同
一なワードライン（例えば、ＷＬ１４）に連結されたフ
ラッシュメモリＥＥＰＲＯＭセルは、ポケットＰ−ウェ
ル領域ＰＰＷＥＬＬに形成されたフィールド領域又はフ
ィールド酸化膜領域１２によって電気的に絶縁されてい
る。このような構造では、隣接したフラッシュＥＥＰＲ
ＯＭセル、ワードラインＷＬ１４、およびバルクとして
のポケットＰ−ウェル領域ＰＰＷＥＬＬは、寄生フィー
ルドトランジスタを形成する。隣接したフラッシュＥＥ
ＰＲＯＭセルのうちのプログラム禁止されるフラッシュ
ＥＥＰＲＯＭセルのチャネル領域は、寄生フィールドト
ランジスタのドレイン領域として作用し、プログラムさ
れるセルのチャネル領域は、寄生フィールドトランジス
タのソース領域として作用し、前記ワードラインＷＬ１
４は、寄生フィールドトランジスタのゲートとして作用
する。そして、寄生フィールドトランジスタのソース及
びドレイン領域の間のフィールド領域１２に接したポケ
ットＰ−ウェル領域は、寄生フィールドトランジスタの
チャネル領域として作用する。
【００１２】前記ワードラインＷＬ１４に印加されるプ
ログラム電圧Ｖｐｇｍが寄生フィールドトランジスタの
しきい電圧より高い場合（又は寄生フィールドトランジ
スタのしきい電圧が低くなる場合）には、寄生フィール
ドトランジスタがターンオンされる。このために、プロ
グラム禁止されるセルのチャネル領域でプログラムされ
るセルのチャネル領域にターンオンされた寄生ＭＯＳト
ランジスタを通じて漏洩電流が流れるようになる。だか
ら、前記プログラム禁止されるセルのセルフ−ブーステ
ィングされたチャネル電圧が低くなり、その結果、前記
プログラム禁止されるフラッシュＥＥＰＲＯＭセルはプ
ログラムディスターブを受ける。
ログラム電圧Ｖｐｇｍが寄生フィールドトランジスタの
しきい電圧より高い場合（又は寄生フィールドトランジ
スタのしきい電圧が低くなる場合）には、寄生フィール
ドトランジスタがターンオンされる。このために、プロ
グラム禁止されるセルのチャネル領域でプログラムされ
るセルのチャネル領域にターンオンされた寄生ＭＯＳト
ランジスタを通じて漏洩電流が流れるようになる。だか
ら、前記プログラム禁止されるセルのセルフ−ブーステ
ィングされたチャネル電圧が低くなり、その結果、前記
プログラム禁止されるフラッシュＥＥＰＲＯＭセルはプ
ログラムディスターブを受ける。
【００１３】寄生フィールドトランジスタのしきい電圧
が低くなる理由のうちの一つは、ビットラインセットア
ップ区間でビットラインを電源電圧に充電する時に、ポ
ケットＰウェル領域ＰＰＷＥＬＬのウェル電圧がＯＶで
プラス電圧に増加するからである。ウェル電圧の増加
は、ビットラインとポケットＰウェルとの間に存在する
カップリングキャッパシタ（例えば、ビットラインとコ
ンタクトされるストリング選択トランジスタのドレイン
とポケットＰウェルとの間のカップリングキャッパシタ
及びビットラインとポケットＰウェル領域との間のカッ
プリングキャッパシタ）によることである。メモリ装置
の集積度が増加すればするほど、ウェル電圧の増加程度
も大きくなる。これは、同時に電源電圧に充電されるビ
ットラインの数が増加するからである。
が低くなる理由のうちの一つは、ビットラインセットア
ップ区間でビットラインを電源電圧に充電する時に、ポ
ケットＰウェル領域ＰＰＷＥＬＬのウェル電圧がＯＶで
プラス電圧に増加するからである。ウェル電圧の増加
は、ビットラインとポケットＰウェルとの間に存在する
カップリングキャッパシタ（例えば、ビットラインとコ
ンタクトされるストリング選択トランジスタのドレイン
とポケットＰウェルとの間のカップリングキャッパシタ
及びビットラインとポケットＰウェル領域との間のカッ
プリングキャッパシタ）によることである。メモリ装置
の集積度が増加すればするほど、ウェル電圧の増加程度
も大きくなる。これは、同時に電源電圧に充電されるビ
ットラインの数が増加するからである。
【００１４】図３及び図４は、プログラム時におけるビ
ットラインセットアップ時点とワードライン活性化時点
とのウェル電圧の変化とチャネルブースティングの変化
とを示す図である。次に、図３及び図４を参照して説明
する。ポケットＰウェル領域ＰＰＷＥＬＬの電圧が増加
することによって生じる、寄生フィールドトランジスタ
を通じて流れる漏洩によるプログラムディスターブを防
止するために、ビットラインを電源電圧に充電し、所定
時間が経過した後に、プログラム及びパス電圧のような
ワードライン電圧ＶＷＬを対応するワードラインに印加
する。即ち、ポケットＰウェル領域の電圧が十分に低め
られた後に、プログラム電圧及びパス電圧をワードライ
ンに供給する。ポケットＰウェル領域ＰＰＷＥＬＬの電
圧ＶＰＰＷＥＬＬが十分に低くない状態でワードライン
電圧ＶＷＬが供給される場合には、図３に示すように、
プログラム禁止されたセルのチャネル電圧が要求される
電圧（図面に点線で表示された電圧）までブースティン
グされない。即ち、チャネル電圧が△Ｖほど低くなる。
だから、図４に示すように、チャネル電圧が要求される
電圧まで十分にブースティングされるように、ワードラ
イン電圧の印加時点を遅延させなければならない。
ットラインセットアップ時点とワードライン活性化時点
とのウェル電圧の変化とチャネルブースティングの変化
とを示す図である。次に、図３及び図４を参照して説明
する。ポケットＰウェル領域ＰＰＷＥＬＬの電圧が増加
することによって生じる、寄生フィールドトランジスタ
を通じて流れる漏洩によるプログラムディスターブを防
止するために、ビットラインを電源電圧に充電し、所定
時間が経過した後に、プログラム及びパス電圧のような
ワードライン電圧ＶＷＬを対応するワードラインに印加
する。即ち、ポケットＰウェル領域の電圧が十分に低め
られた後に、プログラム電圧及びパス電圧をワードライ
ンに供給する。ポケットＰウェル領域ＰＰＷＥＬＬの電
圧ＶＰＰＷＥＬＬが十分に低くない状態でワードライン
電圧ＶＷＬが供給される場合には、図３に示すように、
プログラム禁止されたセルのチャネル電圧が要求される
電圧（図面に点線で表示された電圧）までブースティン
グされない。即ち、チャネル電圧が△Ｖほど低くなる。
だから、図４に示すように、チャネル電圧が要求される
電圧まで十分にブースティングされるように、ワードラ
イン電圧の印加時点を遅延させなければならない。
【００１５】ワードライン電圧の印加時点（又はワード
ライン活性化時点）は、増加したウェル電圧Ｖ
ＰＰＷＥＬＬが０Ｖになる図４でのｔ１時点であること
が望ましい。前記ワードライン活性化時点の望ましい遅
延時間は△ｔＡ（例え、約２μｓ）である。しかし、ウ
ェル電圧ＶＰＰＷＥＬＬが安定化される時点ｔ１が各メ
モリ装置によって異なるので、ｔ１時点を正確に予測す
ることは不可能である。このために、ビットライン活性
化時点ｔ０とワードライン活性化時点ｔ２との間には十
分なマージン△ｔＢを確保しなければならない。結果と
しては、全体的なプログラム時間が増加する。
ライン活性化時点）は、増加したウェル電圧Ｖ
ＰＰＷＥＬＬが０Ｖになる図４でのｔ１時点であること
が望ましい。前記ワードライン活性化時点の望ましい遅
延時間は△ｔＡ（例え、約２μｓ）である。しかし、ウ
ェル電圧ＶＰＰＷＥＬＬが安定化される時点ｔ１が各メ
モリ装置によって異なるので、ｔ１時点を正確に予測す
ることは不可能である。このために、ビットライン活性
化時点ｔ０とワードライン活性化時点ｔ２との間には十
分なマージン△ｔＢを確保しなければならない。結果と
しては、全体的なプログラム時間が増加する。
【００１６】図５は、ポケットＰウェルの抵抗を減らす
ためのストラッピングラインの配置構造を示す図であ
る。図６は、ポケットＰウェルとビットラインとの間に
存在するカップリングキャパシタのモデリングを示す図
である。図７は、ストラッピングライン数によるポケッ
トＰウェル電圧の変化を示す図である。図８は、図７の
実験結果に用いられた条件を示す図である。次に、図５
乃至図８を参照して説明する。ワードライン電圧の印加
時点の遅延によるプログラム時間の増加は、ウェル電圧
のバウンシングを抑制することによって、短縮が可能で
ある。ウェル電圧のバウンシング抑制は、ポケットＰウ
ェル領域ＰＰＷＥＬＬの抵抗を減らすことによって、達
成できる。ポケットＰウェル領域ＰＰＷＥＬＬの抵抗を
減らすことができる一つの技術がストラッピングであ
る。ストラッピングとは、図５に示すように、メモリセ
ルアレイ、即ち、ポケットＰウェル領域ＰＰＷＥＬＬ上
にメタルラインを並列に配列し、そのように配列された
メタルライン各々をポケットＰウェル領域ＰＰＷＥＬＬ
と電気的に連結することを意味する。そのようなメタル
ラインを“ストラッピングライン（ｓｔｒａｐｐｉｎｇ
ｌｉｎｅ）”と称する。
ためのストラッピングラインの配置構造を示す図であ
る。図６は、ポケットＰウェルとビットラインとの間に
存在するカップリングキャパシタのモデリングを示す図
である。図７は、ストラッピングライン数によるポケッ
トＰウェル電圧の変化を示す図である。図８は、図７の
実験結果に用いられた条件を示す図である。次に、図５
乃至図８を参照して説明する。ワードライン電圧の印加
時点の遅延によるプログラム時間の増加は、ウェル電圧
のバウンシングを抑制することによって、短縮が可能で
ある。ウェル電圧のバウンシング抑制は、ポケットＰウ
ェル領域ＰＰＷＥＬＬの抵抗を減らすことによって、達
成できる。ポケットＰウェル領域ＰＰＷＥＬＬの抵抗を
減らすことができる一つの技術がストラッピングであ
る。ストラッピングとは、図５に示すように、メモリセ
ルアレイ、即ち、ポケットＰウェル領域ＰＰＷＥＬＬ上
にメタルラインを並列に配列し、そのように配列された
メタルライン各々をポケットＰウェル領域ＰＰＷＥＬＬ
と電気的に連結することを意味する。そのようなメタル
ラインを“ストラッピングライン（ｓｔｒａｐｐｉｎｇ
ｌｉｎｅ）”と称する。
【００１７】ポケットＰウェル領域には、図６に示すよ
うに、ポケットＰウェル領域とビットラインとの間に生
じるカップリングキャッパシタ、そしてポケットＰウェ
ル領域の抵抗が存在する。そのようなポケットＰウェル
領域の抵抗は、ポケットＰウェル領域上に大きい伝導性
を有するストラッピングラインを配置することによっ
て、減少させることができる。ストラッピングラインの
数とウェル電圧との関係を示す図７を参照すると、スト
ラッピングラインの数が増加すればするほど充電された
ウェル電圧の放電時間がさらに短縮される。図７に示し
た実験結果は、図８に示した変数を利用して得られたこ
とである。結果的に、ストラッピングラインの数を増加
させることによって、ワードライン活性化時点が繰り上
がる（又は遅延時間が短縮される）。これは、全般的な
プログラム時間の短縮を意味する。
うに、ポケットＰウェル領域とビットラインとの間に生
じるカップリングキャッパシタ、そしてポケットＰウェ
ル領域の抵抗が存在する。そのようなポケットＰウェル
領域の抵抗は、ポケットＰウェル領域上に大きい伝導性
を有するストラッピングラインを配置することによっ
て、減少させることができる。ストラッピングラインの
数とウェル電圧との関係を示す図７を参照すると、スト
ラッピングラインの数が増加すればするほど充電された
ウェル電圧の放電時間がさらに短縮される。図７に示し
た実験結果は、図８に示した変数を利用して得られたこ
とである。結果的に、ストラッピングラインの数を増加
させることによって、ワードライン活性化時点が繰り上
がる（又は遅延時間が短縮される）。これは、全般的な
プログラム時間の短縮を意味する。
【００１８】
【発明が解決しようとする課題】しかしながら、ストラ
ッピングラインを過度に配置する場合には、それに比例
して、アレイの大きさが増加してチップの大きさが増加
する。ストラッピングラインを配置することによって、
ビットラインの充電によるポケットＰウェル電圧のバウ
ンシングは多少減少させることができるが、ビットライ
ン活性化時点とワードライン活性化時点との間には依然
として十分な時間差が必要である。
ッピングラインを過度に配置する場合には、それに比例
して、アレイの大きさが増加してチップの大きさが増加
する。ストラッピングラインを配置することによって、
ビットラインの充電によるポケットＰウェル電圧のバウ
ンシングは多少減少させることができるが、ビットライ
ン活性化時点とワードライン活性化時点との間には依然
として十分な時間差が必要である。
【００１９】したがって、本発明の目的は、基板電圧の
増加によるプログラムディスターブがなく、最適のプロ
グラム時間を確保することができる不揮発性半導体メモ
リ装置及びそのプログラム方法を提供することである。
増加によるプログラムディスターブがなく、最適のプロ
グラム時間を確保することができる不揮発性半導体メモ
リ装置及びそのプログラム方法を提供することである。
【００２０】
【課題を解決するための手段】上述した課題を解決する
ための本発明の特徴によると、不揮発性半導体メモリ装
置は、行と列に配列され、ポケットＰウェルに形成され
たメモリセルのメモリブロックを含む。ポケットＰウェ
ル電圧レベル（又はライン）が複数のストラッピングラ
インを通じて前記ポケットＰウェルに連結され、前記ポ
ケットＰウェルにウェル電圧を供給する。ウェル電圧検
出回路は、プログラム動作の間に、前記ポケットＰウェ
ル電圧が所定の検出電圧（例えば、０．１Ｖ）と同一又
はより低いか否かを検出し、検出結果として高レベル又
は低レベルの検出信号を出力する。前記ポケットＰウェ
ル電圧が前記検出電圧と同一又はより低い時に、ワード
ライン選択信号発生回路は、前記ウェル電圧検出回路か
ら出力されるイネーブル信号に応答して、前記行各々に
対応する行選択信号を発生する。
ための本発明の特徴によると、不揮発性半導体メモリ装
置は、行と列に配列され、ポケットＰウェルに形成され
たメモリセルのメモリブロックを含む。ポケットＰウェ
ル電圧レベル（又はライン）が複数のストラッピングラ
インを通じて前記ポケットＰウェルに連結され、前記ポ
ケットＰウェルにウェル電圧を供給する。ウェル電圧検
出回路は、プログラム動作の間に、前記ポケットＰウェ
ル電圧が所定の検出電圧（例えば、０．１Ｖ）と同一又
はより低いか否かを検出し、検出結果として高レベル又
は低レベルの検出信号を出力する。前記ポケットＰウェ
ル電圧が前記検出電圧と同一又はより低い時に、ワード
ライン選択信号発生回路は、前記ウェル電圧検出回路か
ら出力されるイネーブル信号に応答して、前記行各々に
対応する行選択信号を発生する。
【００２１】この実施形態において、前記メモリセルは
複数のセルストリングで構成され、各セルストリングは
対応するビットラインに連結され、各セルストリングの
メモリセルは対応するワードラインに各々連結される。
複数のセルストリングで構成され、各セルストリングは
対応するビットラインに連結され、各セルストリングの
メモリセルは対応するワードラインに各々連結される。
【００２２】この実施形態において、前記各メモリセル
は単一ビットデータを貯蔵したり、マルチビットデータ
を貯蔵したりする。
は単一ビットデータを貯蔵したり、マルチビットデータ
を貯蔵したりする。
【００２３】この実施形態において、前記行選択信号の
うちの一つの行選択信号はプログラム電圧を有し、その
他の行選択信号はパス電圧を各々有する。
うちの一つの行選択信号はプログラム電圧を有し、その
他の行選択信号はパス電圧を各々有する。
【００２４】この実施形態において、前記ウェル電圧検
出回路は、バイアス電圧を発生するバイアス回路と、前
記バイアス電圧によって動作し、所定電圧だけ増加する
ように前記ウェル電圧のレベルをシフトさせるレベルシ
フタと、前記バイアス電圧によって動作し、前記基準電
圧を発生する基準電圧発生器と、前記レベルシフタの出
力と前記基準電圧を比較し、比較結果として前記イネー
ブル信号を出力する比較器と、を含む。
出回路は、バイアス電圧を発生するバイアス回路と、前
記バイアス電圧によって動作し、所定電圧だけ増加する
ように前記ウェル電圧のレベルをシフトさせるレベルシ
フタと、前記バイアス電圧によって動作し、前記基準電
圧を発生する基準電圧発生器と、前記レベルシフタの出
力と前記基準電圧を比較し、比較結果として前記イネー
ブル信号を出力する比較器と、を含む。
【００２５】本発明の別の特徴によると、不揮発性半導
体メモリ装置にデータを書き込む方法を提供する。前記
不揮発性半導体メモリ装置は、複数のセルストリングを
有するメモリブロックを含み、前記セルストリングは、
対応するビットラインに連結され、各セルストリング
は、対応するワードラインに連結された複数のメモリセ
ルを有し、前記メモリブロックのメモリセルは、Ｎウェ
ル内に形成されたポケットＰウェルに形成される。前記
不揮発性半導体メモリ装置にデータを書き込む方法は、
先ず、前記ビットラインが第１及び第２供給電圧のうち
のいずれか一つで各々充電される。前記ポケットＰウェ
ルの電圧を検出した後に、前記ポケットＰウェルの電圧
が所定の検出電圧と同一又はより低い時に、選択された
ワードラインにプログラム電圧が、そして他のワードラ
インに各々パス電圧が、充電される。
体メモリ装置にデータを書き込む方法を提供する。前記
不揮発性半導体メモリ装置は、複数のセルストリングを
有するメモリブロックを含み、前記セルストリングは、
対応するビットラインに連結され、各セルストリング
は、対応するワードラインに連結された複数のメモリセ
ルを有し、前記メモリブロックのメモリセルは、Ｎウェ
ル内に形成されたポケットＰウェルに形成される。前記
不揮発性半導体メモリ装置にデータを書き込む方法は、
先ず、前記ビットラインが第１及び第２供給電圧のうち
のいずれか一つで各々充電される。前記ポケットＰウェ
ルの電圧を検出した後に、前記ポケットＰウェルの電圧
が所定の検出電圧と同一又はより低い時に、選択された
ワードラインにプログラム電圧が、そして他のワードラ
インに各々パス電圧が、充電される。
【００２６】このような装置及び方法によると、前記ポ
ケットＰウェル領域のウェル電圧が選択されないビット
ラインへの電圧印加により増加する場合に、増加したウ
ェル電圧がウェル電圧検出回路の検出電圧（例えば、
０．１Ｖ）より低くなる時点で、プログラム／パス電圧
をワードラインに印加する。
ケットＰウェル領域のウェル電圧が選択されないビット
ラインへの電圧印加により増加する場合に、増加したウ
ェル電圧がウェル電圧検出回路の検出電圧（例えば、
０．１Ｖ）より低くなる時点で、プログラム／パス電圧
をワードラインに印加する。
【００２７】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２８】本発明の不揮発性半導体メモリ装置は、ペ
ージ単位で読み出し及びプログラム動作を遂行し、メモ
リブロック単位で消去動作を遂行するＮＡＮＤ型フラッ
シュメモリ装置を用いて実現する。ＮＡＮＤフラッシュ
メモリ装置は、ＣＭＯＳ工程技術を用いて製造され、前
記メモリ装置の周辺回路を構成する半導体素子（例え
ば、ＰＭＯＳ及びＮＭＯＳトランジスタ）はＰ型半導体
基板に形成される。もし、分離工程がなくて、メモリセ
ルアレイを構成するメモリセルがＰ型半導体基板に形成
されれば、消去動作時に、メモリセルの基板又はバルク
にのみ高電圧を与えられないようになる。このような理
由のために、メモリセルアレイは、ポケットＰウェル領
域に形成され、前記ポケットＰウェル領域は、Ｐ型半導
体基板上に形成されたＮ−ウェルによく知られたイオン
注入工程を用いて形成される。そのようなポケットＰウ
ェル領域は、読み出し及びプログラム動作時にＯＶに、
そして消去動作時に高い電圧（例えば、２０Ｖ）にバイ
アスされる。
ージ単位で読み出し及びプログラム動作を遂行し、メモ
リブロック単位で消去動作を遂行するＮＡＮＤ型フラッ
シュメモリ装置を用いて実現する。ＮＡＮＤフラッシュ
メモリ装置は、ＣＭＯＳ工程技術を用いて製造され、前
記メモリ装置の周辺回路を構成する半導体素子（例え
ば、ＰＭＯＳ及びＮＭＯＳトランジスタ）はＰ型半導体
基板に形成される。もし、分離工程がなくて、メモリセ
ルアレイを構成するメモリセルがＰ型半導体基板に形成
されれば、消去動作時に、メモリセルの基板又はバルク
にのみ高電圧を与えられないようになる。このような理
由のために、メモリセルアレイは、ポケットＰウェル領
域に形成され、前記ポケットＰウェル領域は、Ｐ型半導
体基板上に形成されたＮ−ウェルによく知られたイオン
注入工程を用いて形成される。そのようなポケットＰウ
ェル領域は、読み出し及びプログラム動作時にＯＶに、
そして消去動作時に高い電圧（例えば、２０Ｖ）にバイ
アスされる。
【００２９】前述したように、ビットラインセットアッ
プ区間にビットラインを電源電圧で充電する時に、ポケ
ットＰウェル領域のウェル電圧が増加するので、増加し
たウェル電圧が安定した後に、ワードラインにプログラ
ム／パス電圧を印加しなければならない。ウェル電圧が
安定されるのに必要な時間（以後、“遅延時間”と称す
る）だけプログラム時間が増加する。上で述べたような
原因により必須不可欠な遅延時間を最適化させることに
よって、プログラム時間の増加を最大限抑制することが
できる。したがって、本発明は、ビットラインセットア
ップ区間、プログラム区間及び放電区間からなるプログ
ラム動作に要するプログラム時間を最適化することがで
きる回路構造を含む。以下、そのような回路構造を有す
るＮＡＮＤ型フラッシュメモリ装置を詳細に説明する。
プ区間にビットラインを電源電圧で充電する時に、ポケ
ットＰウェル領域のウェル電圧が増加するので、増加し
たウェル電圧が安定した後に、ワードラインにプログラ
ム／パス電圧を印加しなければならない。ウェル電圧が
安定されるのに必要な時間（以後、“遅延時間”と称す
る）だけプログラム時間が増加する。上で述べたような
原因により必須不可欠な遅延時間を最適化させることに
よって、プログラム時間の増加を最大限抑制することが
できる。したがって、本発明は、ビットラインセットア
ップ区間、プログラム区間及び放電区間からなるプログ
ラム動作に要するプログラム時間を最適化することがで
きる回路構造を含む。以下、そのような回路構造を有す
るＮＡＮＤ型フラッシュメモリ装置を詳細に説明する。
【００３０】図９は、本発明によるＮＡＮＤ型フラッシ
ュメモリ装置を示すブロック図である。図９を参照する
と、ＮＡＮＤ型フラッシュメモリ装置は、データ情報を
貯蔵するメモリセルアレイ１００を含み、前記メモリセ
ルアレイ１００は、Ｎウェル（ＮＷＥＬＬ）上のポケッ
トＰウェル領域（ＰＰＷＥＬＬ）に形成される。図９に
示すメモリセルアレイ１００は、前記ＮＡＮＤ型フラッ
シュメモリ装置に実現されるメモリブロック（図５参
照）のうちの一つのメモリブロックに対応する。図９に
は、一つのメモリブロックに関連したブロック選択回路
１２０とスイッチ回路１４０とが示されている。図９に
示すその他の構成要素は、メモリセルアレイを構成する
全てのメモリブロックに共有される。
ュメモリ装置を示すブロック図である。図９を参照する
と、ＮＡＮＤ型フラッシュメモリ装置は、データ情報を
貯蔵するメモリセルアレイ１００を含み、前記メモリセ
ルアレイ１００は、Ｎウェル（ＮＷＥＬＬ）上のポケッ
トＰウェル領域（ＰＰＷＥＬＬ）に形成される。図９に
示すメモリセルアレイ１００は、前記ＮＡＮＤ型フラッ
シュメモリ装置に実現されるメモリブロック（図５参
照）のうちの一つのメモリブロックに対応する。図９に
は、一つのメモリブロックに関連したブロック選択回路
１２０とスイッチ回路１４０とが示されている。図９に
示すその他の構成要素は、メモリセルアレイを構成する
全てのメモリブロックに共有される。
【００３１】前記アレイ１００は、対応するビットライ
ン（ＢＬ０−ＢＬｍ）に各々連結された複数のセルスト
リング１０１を有する。各セルストリング１０１は各セ
ルストリング選択トランジスタＳＳＴ、接地選択トラン
ジスタＧＳＴ、そして前記選択トランジスタＳＳＴ，Ｇ
ＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯ
Ｍセル（ＭＣｍ）（ｍ＝０−１５）（以後、“メモリセ
ル”と称する）で構成される。前記ストリング選択トラ
ンジスタＳＳＴは、対応するビットラインに連結された
ドレイン及びストリング選択ラインＳＳＬに連結された
ゲートを有し、前記接地選択トランジスタＧＳＴは、共
通ソースラインＣＳＬに連結されたソース及び接地選択
ラインＧＳＬに連結されたゲートを有する。そして、前
記ストリング選択トランジスタＳＳＬのソース及び前記
接地選択トランジスタＧＳＴのドレインの間には前記メ
モリセルＭＣ１５−ＭＣＯが直列連結され、前記メモリ
セルＭＣ０−ＭＣ１５は、対応ワードラインＷＬ０−Ｗ
Ｌ１５に各々連結される。
ン（ＢＬ０−ＢＬｍ）に各々連結された複数のセルスト
リング１０１を有する。各セルストリング１０１は各セ
ルストリング選択トランジスタＳＳＴ、接地選択トラン
ジスタＧＳＴ、そして前記選択トランジスタＳＳＴ，Ｇ
ＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯ
Ｍセル（ＭＣｍ）（ｍ＝０−１５）（以後、“メモリセ
ル”と称する）で構成される。前記ストリング選択トラ
ンジスタＳＳＴは、対応するビットラインに連結された
ドレイン及びストリング選択ラインＳＳＬに連結された
ゲートを有し、前記接地選択トランジスタＧＳＴは、共
通ソースラインＣＳＬに連結されたソース及び接地選択
ラインＧＳＬに連結されたゲートを有する。そして、前
記ストリング選択トランジスタＳＳＬのソース及び前記
接地選択トランジスタＧＳＴのドレインの間には前記メ
モリセルＭＣ１５−ＭＣＯが直列連結され、前記メモリ
セルＭＣ０−ＭＣ１５は、対応ワードラインＷＬ０−Ｗ
Ｌ１５に各々連結される。
【００３２】前記ポケットＰウェル領域ＰＰＷＥＬＬに
ウェル電圧ＶＰＰＷＥＬＬを供給するための、そして前
記ポケットＰウェル領域ＰＰＷＥＬＬの抵抗を減らすた
めのストラッピングライン１０２が、ポケットＰウェル
領域上に並列に配置される。前記ストラッピングライン
１０２は、ポケットＰウェル領域ＰＰＷＥＬＬと電気的
に連結される（コンタクトされる）。前記ストラッピン
グライン１０２は、ウェル電圧ＶＰＰＷＥＬＬを伝達す
るためのウェル電圧供給ライン（又はレール）１０４に
共通に連結されている。
ウェル電圧ＶＰＰＷＥＬＬを供給するための、そして前
記ポケットＰウェル領域ＰＰＷＥＬＬの抵抗を減らすた
めのストラッピングライン１０２が、ポケットＰウェル
領域上に並列に配置される。前記ストラッピングライン
１０２は、ポケットＰウェル領域ＰＰＷＥＬＬと電気的
に連結される（コンタクトされる）。前記ストラッピン
グライン１０２は、ウェル電圧ＶＰＰＷＥＬＬを伝達す
るためのウェル電圧供給ライン（又はレール）１０４に
共通に連結されている。
【００３３】前記ブロック選択回路１２０は、ブロック
アドレス情報により対応するメモリブロックが選択され
る時に、メモリブロックを選択するためのブロック選択
信号ＢＳ、前記選択されたメモリブロックのストリング
選択ラインＳＳＬを選択するためのストリング選択信号
ＳＳ、そして前記選択されたメモリブロックの接地選択
ラインＧＳＬを選択するための接地選択信号ＧＳを発生
する。前記スイッチ回路１４０は、ストリング選択ライ
ンＳＳＬ、複数のワードラインＷＬ１５−ＷＬ０、そし
て接地選択ラインＧＳＬに各々対応する複数のパストラ
ンジスタＴ０−Ｔ１７で構成され、前記パストランジス
タＴ０−Ｔ１７は、前記ブロック選択回路１２０から出
力されるブロック選択信号ＢＳにより同時にスイッチオ
ン／オフされる。前記パストランジスタＴ０−Ｔ１７
は、前記接地選択信号ＧＳ、ワードライン選択信号発生
回路１８０からのワードライン選択信号Ｓ０−Ｓ１５、
そして前記ストリング選択信号ＳＳを、対応するライン
ＧＳＬ、ＷＬ０−ＷＬ１５、ＳＳＬに伝達するように連
結される。
アドレス情報により対応するメモリブロックが選択され
る時に、メモリブロックを選択するためのブロック選択
信号ＢＳ、前記選択されたメモリブロックのストリング
選択ラインＳＳＬを選択するためのストリング選択信号
ＳＳ、そして前記選択されたメモリブロックの接地選択
ラインＧＳＬを選択するための接地選択信号ＧＳを発生
する。前記スイッチ回路１４０は、ストリング選択ライ
ンＳＳＬ、複数のワードラインＷＬ１５−ＷＬ０、そし
て接地選択ラインＧＳＬに各々対応する複数のパストラ
ンジスタＴ０−Ｔ１７で構成され、前記パストランジス
タＴ０−Ｔ１７は、前記ブロック選択回路１２０から出
力されるブロック選択信号ＢＳにより同時にスイッチオ
ン／オフされる。前記パストランジスタＴ０−Ｔ１７
は、前記接地選択信号ＧＳ、ワードライン選択信号発生
回路１８０からのワードライン選択信号Ｓ０−Ｓ１５、
そして前記ストリング選択信号ＳＳを、対応するライン
ＧＳＬ、ＷＬ０−ＷＬ１５、ＳＳＬに伝達するように連
結される。
【００３４】前記ウェル電圧供給ライン１０４に連結さ
れたウェル電圧検出回路１６０は、前記ウェル電圧供給
ライン１０４上のウェル電圧ＶＰＰＷＥＬＬを検出し
て、検出結果によって高レベル又は低レベルの検出信号
Ｄｅｔｏｕｔを出力する。例えば、前記ウェル電圧Ｖ
ＰＰＷＥＬＬが特定電圧（例えば、Ｏ．１Ｖ）以上であ
る時には、ウェル電圧検出回路１６０は低レベルの検出
信号Ｄｅｔｏｕｔを出力する。前記ウェル電圧Ｖ
ＰＰＷＥＬＬが特定電圧以下である時には、ウェル電圧
検出回路１６０は高レベルの検出信号Ｄｅｔｏｕｔを出
力する。本発明において、前記検出信号Ｄｅｔｏｕｔが
高レベルになる時点が、ワードライン電圧を供給する時
点となる。これは、ワードライン活性化時点に対する遅
延時間（増加したウェル電圧が安定化するのに必要な時
間）が不必要に確保されることがないということを意味
し、結局、プログラム時間を最適化することができる。
れたウェル電圧検出回路１６０は、前記ウェル電圧供給
ライン１０４上のウェル電圧ＶＰＰＷＥＬＬを検出し
て、検出結果によって高レベル又は低レベルの検出信号
Ｄｅｔｏｕｔを出力する。例えば、前記ウェル電圧Ｖ
ＰＰＷＥＬＬが特定電圧（例えば、Ｏ．１Ｖ）以上であ
る時には、ウェル電圧検出回路１６０は低レベルの検出
信号Ｄｅｔｏｕｔを出力する。前記ウェル電圧Ｖ
ＰＰＷＥＬＬが特定電圧以下である時には、ウェル電圧
検出回路１６０は高レベルの検出信号Ｄｅｔｏｕｔを出
力する。本発明において、前記検出信号Ｄｅｔｏｕｔが
高レベルになる時点が、ワードライン電圧を供給する時
点となる。これは、ワードライン活性化時点に対する遅
延時間（増加したウェル電圧が安定化するのに必要な時
間）が不必要に確保されることがないということを意味
し、結局、プログラム時間を最適化することができる。
【００３５】前記ワードライン選択信号発生回路１８０
は、前記ウェル電圧検出回路１６０からの検出信号Ｄｅ
ｔｏｕｔによって動作し、活性化される時には、プログ
ラム電圧Ｖｐｇｍとパス電圧Ｖｐａｓｓとのうちの一つ
を有するワードライン選択信号Ｓ０−Ｓ１５を出力す
る。即ち、ワードライン選択発生回路１８０は、ウェル
電圧検出回路１６０が高レベルの検出信号Ｄｅｔｏｕｔ
を出力する時には、活性化され、前記スイッチ回路１４
０を通じて対応するワードラインＷＬ０−Ｗ１５に伝達
されるワードライン選択信号Ｓ０−Ｓ１５を出力する。
は、前記ウェル電圧検出回路１６０からの検出信号Ｄｅ
ｔｏｕｔによって動作し、活性化される時には、プログ
ラム電圧Ｖｐｇｍとパス電圧Ｖｐａｓｓとのうちの一つ
を有するワードライン選択信号Ｓ０−Ｓ１５を出力す
る。即ち、ワードライン選択発生回路１８０は、ウェル
電圧検出回路１６０が高レベルの検出信号Ｄｅｔｏｕｔ
を出力する時には、活性化され、前記スイッチ回路１４
０を通じて対応するワードラインＷＬ０−Ｗ１５に伝達
されるワードライン選択信号Ｓ０−Ｓ１５を出力する。
【００３６】引き続いて図９を参照すると、前記ビット
ラインＢＬ０−ＢＬｍにはページバッファ回路２００が
連結され、前記ページバッファ回路２００は、この分野
でよく知られたページバッファで構成される。ページバ
ッファの一例がＵ．Ｓ Ｐａｔｅｎｔ Ｎｏ．５，７４
８，５３６に“ＤＡＴＡ ＲＥＡＤ ＣＩＲＣＵＩＴＦ
ＯＲ Ａ ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤ
ＵＣＴＯＲ ＭＥＭＯＲＹ”という題目で掲載されてお
り、レファレンスに含める。各ページバッファは、読み
出し／検証動作時に、対応するビットラインを通じて選
択されたメモリセルに貯蔵されたデータをラッチし、そ
のようにラッチされたデータは、列デコーダ（Y−デコ
ーダ）回路２２０を通じてデータ（又は入出力）ライン
バスに出力される。前記各ページバッファは、プログラ
ム動作時に、前記列デコーダ回路２２０を通じて提供さ
れるプログラムデータをラッチする。
ラインＢＬ０−ＢＬｍにはページバッファ回路２００が
連結され、前記ページバッファ回路２００は、この分野
でよく知られたページバッファで構成される。ページバ
ッファの一例がＵ．Ｓ Ｐａｔｅｎｔ Ｎｏ．５，７４
８，５３６に“ＤＡＴＡ ＲＥＡＤ ＣＩＲＣＵＩＴＦ
ＯＲ Ａ ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤ
ＵＣＴＯＲ ＭＥＭＯＲＹ”という題目で掲載されてお
り、レファレンスに含める。各ページバッファは、読み
出し／検証動作時に、対応するビットラインを通じて選
択されたメモリセルに貯蔵されたデータをラッチし、そ
のようにラッチされたデータは、列デコーダ（Y−デコ
ーダ）回路２２０を通じてデータ（又は入出力）ライン
バスに出力される。前記各ページバッファは、プログラ
ム動作時に、前記列デコーダ回路２２０を通じて提供さ
れるプログラムデータをラッチする。
【００３７】図１０は、図９のウェル電圧検出回路の望
ましい実施形態を示す図である。図１０を参照すると、
ウェル電圧検出回路１６０は、三つのＰＭＯＳトランジ
スタＭＰ１０、ＭＰ１１、ＭＰ１２、電流源Ｉ、ダイオ
ードとして動作する二つのＮＭＯＳトランジスタＭＮ１
０、ＭＮ１１、抵抗器Ｒ、そして比較器ＣＯＭＰで構成
される。前記ＰＭＯＳトランジスタＭＰ１０は、電源電
圧ＶＣＣに連結されたソース、及び相互連結されたゲー
ト及びドレインを有し、前記ＰＭＯＳトランジスタＭＰ
１０のドレインと接地電圧ＧＮＤとの間に電流源Ｉが連
結される。前記ＰＭＯＳトランジスタＭＰ１０と前記電
流源Ｉは、バイアス電圧ＶＢＩＡＳを出力するバイアス
回路として動作する。
ましい実施形態を示す図である。図１０を参照すると、
ウェル電圧検出回路１６０は、三つのＰＭＯＳトランジ
スタＭＰ１０、ＭＰ１１、ＭＰ１２、電流源Ｉ、ダイオ
ードとして動作する二つのＮＭＯＳトランジスタＭＮ１
０、ＭＮ１１、抵抗器Ｒ、そして比較器ＣＯＭＰで構成
される。前記ＰＭＯＳトランジスタＭＰ１０は、電源電
圧ＶＣＣに連結されたソース、及び相互連結されたゲー
ト及びドレインを有し、前記ＰＭＯＳトランジスタＭＰ
１０のドレインと接地電圧ＧＮＤとの間に電流源Ｉが連
結される。前記ＰＭＯＳトランジスタＭＰ１０と前記電
流源Ｉは、バイアス電圧ＶＢＩＡＳを出力するバイアス
回路として動作する。
【００３８】前記ＰＭＯＳトランジスタＭＰ１１は、電
源電圧ＶＣＣに連結されたソース、前記バイアス電圧Ｖ
ＢＩＡＳを受け入れるゲート、及びＮ１ノードに連結さ
れたドレインを有する。前記ＮＭＯＳトランジスタＭＮ
１０は、前記Ｎ１ノードに共通連結されたゲート及びド
レインと、前記抵抗器Ｒを通じて接地されたソースと、
を有する。前記ＰＭＯＳトランジスタＭＰ１１、前記Ｎ
ＭＯＳトランジスタＭＮ１０、そして前記抵抗器Ｒは、
基準電圧Ｖｒｅｆを発生する基準電圧発生器として動作
する。前記基準電圧Ｖｒｅｆは、前記ＮＭＯＳトランジ
スタＮＭ１０の両端電圧Ｖｔｈｄと前記抵抗器Ｒの両端
電圧との合計と同じである（Ｖｒｅｆ＝Ｖｔｈｄ＋Ｉ
Ｒ）。
源電圧ＶＣＣに連結されたソース、前記バイアス電圧Ｖ
ＢＩＡＳを受け入れるゲート、及びＮ１ノードに連結さ
れたドレインを有する。前記ＮＭＯＳトランジスタＭＮ
１０は、前記Ｎ１ノードに共通連結されたゲート及びド
レインと、前記抵抗器Ｒを通じて接地されたソースと、
を有する。前記ＰＭＯＳトランジスタＭＰ１１、前記Ｎ
ＭＯＳトランジスタＭＮ１０、そして前記抵抗器Ｒは、
基準電圧Ｖｒｅｆを発生する基準電圧発生器として動作
する。前記基準電圧Ｖｒｅｆは、前記ＮＭＯＳトランジ
スタＮＭ１０の両端電圧Ｖｔｈｄと前記抵抗器Ｒの両端
電圧との合計と同じである（Ｖｒｅｆ＝Ｖｔｈｄ＋Ｉ
Ｒ）。
【００３９】前記ＰＭＯＳトランジスタＭＰ１２は、電
源電圧ＶＣＣに連結されたソース、前記バイアス電圧Ｖ
ＢＩＡＳに連結されたゲート、そしてＮ２ノードに連結
されたドレインを有する。前記ＮＭＯＳトランジスタＭ
Ｎ１１は、前記Ｎ２ノードに共通連結されたドレイン及
びゲートと、前記ウェル電圧ＶＰＰＷＥＬＬに連結され
たソースと、を有する。このような構造によると、ウェ
ル電圧ＶＰＰＷＥＬＬがダイオード連結されたＮＭＯＳ
トランジスタＭＮ１１の両端電圧Ｖｔｈｄだけ増加し、
そのように増加した電圧ＶｓｈｉｆｔがＮ２ノード上に
示されている。前記ＰＭＯＳトランジスタＭＰ１２と前
記ＮＭＯＳトランジスタＭＮ１１とは、前記ウェル電圧
ＶＰＰＷＥＬＬを増加させるためのレベルシフタとして
動作する。検出しようとするウェル電圧ＶＰＰＷＥＬＬ
がＯＶ近くの低い電圧（例えば、Ｏ．１Ｖ）であるの
で、差動増幅器を用いた比較器ＣＯＭＰが定常的に動作
するように、レベルシフタが用いられる。
源電圧ＶＣＣに連結されたソース、前記バイアス電圧Ｖ
ＢＩＡＳに連結されたゲート、そしてＮ２ノードに連結
されたドレインを有する。前記ＮＭＯＳトランジスタＭ
Ｎ１１は、前記Ｎ２ノードに共通連結されたドレイン及
びゲートと、前記ウェル電圧ＶＰＰＷＥＬＬに連結され
たソースと、を有する。このような構造によると、ウェ
ル電圧ＶＰＰＷＥＬＬがダイオード連結されたＮＭＯＳ
トランジスタＭＮ１１の両端電圧Ｖｔｈｄだけ増加し、
そのように増加した電圧ＶｓｈｉｆｔがＮ２ノード上に
示されている。前記ＰＭＯＳトランジスタＭＰ１２と前
記ＮＭＯＳトランジスタＭＮ１１とは、前記ウェル電圧
ＶＰＰＷＥＬＬを増加させるためのレベルシフタとして
動作する。検出しようとするウェル電圧ＶＰＰＷＥＬＬ
がＯＶ近くの低い電圧（例えば、Ｏ．１Ｖ）であるの
で、差動増幅器を用いた比較器ＣＯＭＰが定常的に動作
するように、レベルシフタが用いられる。
【００４０】前記比較器ＣＯＭＰは、前記Ｎ１ノードの
電圧、即ち基準電圧（Ｖｒｅｆ＝Ｖｔｈｄ＋ＩＲ）を受
け入れるように連結された（＋）端子、前記Ｎ２ノード
の電圧（Ｖｒｅｆ＝Ｖｔｈｄ＋ＶＰＰＷＥＬＬ）を受け
入れるように連結された（−）端子、そして前記検出信
号Ｄｅｔｏｕｔを出力する出力端子を有する。前記
（＋）端子のＶｒｅｆ電圧が前記（−）端子のＶｓｈｉ
ｆｔ電圧より低ければ、低レベルの検出信号Ｄｅｔｏｕ
ｔを出力する。前記（＋）端子のＶｒｅｆ電圧が前記
（−）端子のＶｓｈｉｆｔ電圧より高ければ、高レベル
の検出信号Ｄｅｔｏｕｔを出力する。
電圧、即ち基準電圧（Ｖｒｅｆ＝Ｖｔｈｄ＋ＩＲ）を受
け入れるように連結された（＋）端子、前記Ｎ２ノード
の電圧（Ｖｒｅｆ＝Ｖｔｈｄ＋ＶＰＰＷＥＬＬ）を受け
入れるように連結された（−）端子、そして前記検出信
号Ｄｅｔｏｕｔを出力する出力端子を有する。前記
（＋）端子のＶｒｅｆ電圧が前記（−）端子のＶｓｈｉ
ｆｔ電圧より低ければ、低レベルの検出信号Ｄｅｔｏｕ
ｔを出力する。前記（＋）端子のＶｒｅｆ電圧が前記
（−）端子のＶｓｈｉｆｔ電圧より高ければ、高レベル
の検出信号Ｄｅｔｏｕｔを出力する。
【００４１】この実施形態において、ＮＭＯＳトランジ
スタＭＮ１０、ＭＮ１１は、同一な大きさを有するよう
に構成される。前記ＮＭＯＳトランジスタＭＮ１０、Ｍ
Ｎ１１各々は、図１０の点線部分で表示したように、ダ
イオード連結された複数のＮＭＯＳトランジスタに取り
かえることができることは、この分野の通常的な知識を
有する者に明らかにする。前記ウェル電圧検出回路１６
０の検出電圧レベルは、静電流Ｉの大きさと抵抗器Ｒの
抵抗値によって所望の大きさに調節することができる。
スタＭＮ１０、ＭＮ１１は、同一な大きさを有するよう
に構成される。前記ＮＭＯＳトランジスタＭＮ１０、Ｍ
Ｎ１１各々は、図１０の点線部分で表示したように、ダ
イオード連結された複数のＮＭＯＳトランジスタに取り
かえることができることは、この分野の通常的な知識を
有する者に明らかにする。前記ウェル電圧検出回路１６
０の検出電圧レベルは、静電流Ｉの大きさと抵抗器Ｒの
抵抗値によって所望の大きさに調節することができる。
【００４２】図１１は、図９のワードライン選択信号発
生回路１８０を示すブロック図である。図１１を参照す
ると、ワードライン選択信号発生回路１８０は、ワード
ラインＷＬ０−ＷＬ１５に各々対応するワードライン選
択信号発生器（１８０＿０）−（１８０＿１５）で構成
される。ワードライン選択信号発生器（１８０＿０）−
（１８０＿１５）には、別途の高電圧発生器から各々供
給されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓ
ｓと発進信号ＯＳＣが共通に提供される。ワードライン
選択信号発生器（１８０＿ｉ）（ｉ＝０−１５）各々に
は、対応するＶＰＡＳＳＥＮｉ及びＶＰＧＭＥＮｉ信号
が印加される。ワードライン選択信号発生器（１８０＿
０）−（１８０＿１５）は、ウェル電圧検出信号１６０
から出力される検出信号Ｄｅｔｏｕｔによって同時に活
性化／非活性化される。
生回路１８０を示すブロック図である。図１１を参照す
ると、ワードライン選択信号発生回路１８０は、ワード
ラインＷＬ０−ＷＬ１５に各々対応するワードライン選
択信号発生器（１８０＿０）−（１８０＿１５）で構成
される。ワードライン選択信号発生器（１８０＿０）−
（１８０＿１５）には、別途の高電圧発生器から各々供
給されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓ
ｓと発進信号ＯＳＣが共通に提供される。ワードライン
選択信号発生器（１８０＿ｉ）（ｉ＝０−１５）各々に
は、対応するＶＰＡＳＳＥＮｉ及びＶＰＧＭＥＮｉ信号
が印加される。ワードライン選択信号発生器（１８０＿
０）−（１８０＿１５）は、ウェル電圧検出信号１６０
から出力される検出信号Ｄｅｔｏｕｔによって同時に活
性化／非活性化される。
【００４３】例えば、前記検出信号Ｄｅｔｏｕｔが低レ
ベルである時（又はウェル電圧が特定電圧より高い時）
に、たとえ、対応するＶＰＡＳＳＥＮｉ／ＶＰＧＭＥＮ
ｉ信号が活性化されても、各ワードライン選択信号発生
器は非活性化される。前記検出信号Ｄｅｔｏｕｔが高レ
ベルである時（又はウェル電圧が特定電圧より低い時）
に、各ワードライン選択信号発生器の出力信号は活性化
されるＶＰＡＳＳＥＮｉ／ＶＰＧＭＥＮｉ信号によって
プログラム電圧Ｖｐｇｍ又はパス電圧Ｖｐａｓｓを有す
る。
ベルである時（又はウェル電圧が特定電圧より高い時）
に、たとえ、対応するＶＰＡＳＳＥＮｉ／ＶＰＧＭＥＮ
ｉ信号が活性化されても、各ワードライン選択信号発生
器は非活性化される。前記検出信号Ｄｅｔｏｕｔが高レ
ベルである時（又はウェル電圧が特定電圧より低い時）
に、各ワードライン選択信号発生器の出力信号は活性化
されるＶＰＡＳＳＥＮｉ／ＶＰＧＭＥＮｉ信号によって
プログラム電圧Ｖｐｇｍ又はパス電圧Ｖｐａｓｓを有す
る。
【００４４】前記ＶＰＡＳＳＥＮｉ及びＶＰＧＭＥＮｉ
信号は、ワードライン選択用アドレスのデコーディング
情報によって活性化／非活性化される。例えば、プログ
ラム動作時には、ワードラインＷＬ０を選択する場合
に、ワードラインＷＬ０に対応するワードライン選択信
号発生器（１８０＿０）の入力信号ＶＰＧＭＥＮＯは活
性化される。この時には、残りワードラインＷＬ１−Ｗ
Ｌ１５に対応するワードライン選択信号発生器（１８０
＿１）−（１８０＿１５）の入力信号ＶＰＧＭＥＮ１−
ＶＰＧＭＥＮ１５は非活性化される一方、その他のワー
ドラインＷＬ１−ＷＬ１５に対応するワードライン選択
信号発生器（１８０＿１）−（１８０＿１５）の入力信
号ＶＰＡＳＳＥＮ１−ＶＰＡＳＳＥＮ１５は活性化され
る。これにより、ワードラインＷＬＯには、プログラム
電圧Ｖｐｇｍのワードライン選択信号ＳＯが印加され、
その他のワードラインＷＬ１−ＷＬ１５には、パス電圧
Ｖｐａｓｓのワードライン選択信号Ｓ１−Ｓ１５が各々
印加される。
信号は、ワードライン選択用アドレスのデコーディング
情報によって活性化／非活性化される。例えば、プログ
ラム動作時には、ワードラインＷＬ０を選択する場合
に、ワードラインＷＬ０に対応するワードライン選択信
号発生器（１８０＿０）の入力信号ＶＰＧＭＥＮＯは活
性化される。この時には、残りワードラインＷＬ１−Ｗ
Ｌ１５に対応するワードライン選択信号発生器（１８０
＿１）−（１８０＿１５）の入力信号ＶＰＧＭＥＮ１−
ＶＰＧＭＥＮ１５は非活性化される一方、その他のワー
ドラインＷＬ１−ＷＬ１５に対応するワードライン選択
信号発生器（１８０＿１）−（１８０＿１５）の入力信
号ＶＰＡＳＳＥＮ１−ＶＰＡＳＳＥＮ１５は活性化され
る。これにより、ワードラインＷＬＯには、プログラム
電圧Ｖｐｇｍのワードライン選択信号ＳＯが印加され、
その他のワードラインＷＬ１−ＷＬ１５には、パス電圧
Ｖｐａｓｓのワードライン選択信号Ｓ１−Ｓ１５が各々
印加される。
【００４５】図１２は、図１１のワードライン選択信号
発生器の望ましい実施形態を示すブロック図である。図
１２を参照すると、ワードライン選択信号発生器１８０
＿ｉは、二つのＡＮＤゲートＧ１、Ｇ２、二つのＮＭＯ
ＳトランジスタＭＮ２０、ＭＮ２２、そして二つのスイ
ッチポンプの１８２ａ、１８２ｂで構成される。前記検
出信号Ｄｅｔｏｕｔが低レベルである時（又はウェル電
圧が特定電圧より高ければ）に、ＶＰＡＳＳＥＮｉ／Ｖ
ＰＧＭＥＮｉ信号の活性化に関係なく、スイッチポンプ
１８２ａ、１８２ｂは非活性化される。もし、検出信号
Ｄｅｔｏｕｔが低レベルから高レベルに遷移すれば（ウ
ェル電圧が特定電圧より低くければ）、ＶＰＡＳＳＥＮ
ｉ／ＶＰＧＭＥＮｉ信号の活性化によりスイッチポンプ
が動作してプログラム電圧Ｖｐｇｍ又はパス電圧Ｖｐａ
ｓｓが出力端子Ｓｉに伝達される。
発生器の望ましい実施形態を示すブロック図である。図
１２を参照すると、ワードライン選択信号発生器１８０
＿ｉは、二つのＡＮＤゲートＧ１、Ｇ２、二つのＮＭＯ
ＳトランジスタＭＮ２０、ＭＮ２２、そして二つのスイ
ッチポンプの１８２ａ、１８２ｂで構成される。前記検
出信号Ｄｅｔｏｕｔが低レベルである時（又はウェル電
圧が特定電圧より高ければ）に、ＶＰＡＳＳＥＮｉ／Ｖ
ＰＧＭＥＮｉ信号の活性化に関係なく、スイッチポンプ
１８２ａ、１８２ｂは非活性化される。もし、検出信号
Ｄｅｔｏｕｔが低レベルから高レベルに遷移すれば（ウ
ェル電圧が特定電圧より低くければ）、ＶＰＡＳＳＥＮ
ｉ／ＶＰＧＭＥＮｉ信号の活性化によりスイッチポンプ
が動作してプログラム電圧Ｖｐｇｍ又はパス電圧Ｖｐａ
ｓｓが出力端子Ｓｉに伝達される。
【００４６】図１３は、本発明によるＮＡＮＤ型フラッ
シュメモリ装置のプログラム方法を説明するための動作
タイミング図である。以下、本発明によるＮＡＮＤ型フ
ラッシュメモリ装置のプログラム動作を図１３に基づい
て詳細に説明する。
シュメモリ装置のプログラム方法を説明するための動作
タイミング図である。以下、本発明によるＮＡＮＤ型フ
ラッシュメモリ装置のプログラム動作を図１３に基づい
て詳細に説明する。
【００４７】ＮＡＮＤ型フラッシュメモリ装置のプログ
ラム過程は、前述したように、ビットラインセットアッ
プ区間、プログラム区間、そして放電区間に区分され
る。前記ビットラインセットアップ区間の間では、ペー
ジバッファ回路にローディングされたデータビットによ
ってビットラインが電源電圧又は接地電圧に充電され
る。例えば、ローディングされたデータビットが“１”
である場合には、ビットラインは電源電圧に充電され、
ローディングされたデータビットが“０”である場合に
は、ビットラインは接地される。ここで、接地電圧が印
加されるビットラインは“選択ビットライン”と称し、
電源電圧が印加されるビットラインは“非選択ビットラ
イン”と称する。そして、プログラム電圧が印加される
ワードラインは“選択ワードライン”と称し、パス電圧
が印加されるワードラインは“非選択ワードライン”と
称する。
ラム過程は、前述したように、ビットラインセットアッ
プ区間、プログラム区間、そして放電区間に区分され
る。前記ビットラインセットアップ区間の間では、ペー
ジバッファ回路にローディングされたデータビットによ
ってビットラインが電源電圧又は接地電圧に充電され
る。例えば、ローディングされたデータビットが“１”
である場合には、ビットラインは電源電圧に充電され、
ローディングされたデータビットが“０”である場合に
は、ビットラインは接地される。ここで、接地電圧が印
加されるビットラインは“選択ビットライン”と称し、
電源電圧が印加されるビットラインは“非選択ビットラ
イン”と称する。そして、プログラム電圧が印加される
ワードラインは“選択ワードライン”と称し、パス電圧
が印加されるワードラインは“非選択ワードライン”と
称する。
【００４８】前記ブロック選択回路１２０は、ブロック
選択情報により高電圧を有するブロック選択信号ＢＳ、
電源電圧（例えば、３．３Ｖ又は５Ｖ）を有するストリ
ング選択信号ＳＳ、そして接地電圧を有する接地選択信
号ＧＳを出力する。前記スイッチ回路１４０のパストラ
ンジスタＴ０−Ｔ１７は、ブロック選択信号ＢＳによっ
て同時にターンオンされ、ストリング選択信号ＳＳは、
ターンオンされたパストランジスタＴ１７を通じてスト
リング選択ラインＳＳＬに伝達され、接地選択信号ＧＳ
は、ターンオンされたパストランジスタＴＯを通じて接
地選択ラインＧＳＬに伝達される。接地選択トランジス
タＧＳＴのゲートには接地電圧が印加されることによっ
て、接地経路が遮断される。
選択情報により高電圧を有するブロック選択信号ＢＳ、
電源電圧（例えば、３．３Ｖ又は５Ｖ）を有するストリ
ング選択信号ＳＳ、そして接地電圧を有する接地選択信
号ＧＳを出力する。前記スイッチ回路１４０のパストラ
ンジスタＴ０−Ｔ１７は、ブロック選択信号ＢＳによっ
て同時にターンオンされ、ストリング選択信号ＳＳは、
ターンオンされたパストランジスタＴ１７を通じてスト
リング選択ラインＳＳＬに伝達され、接地選択信号ＧＳ
は、ターンオンされたパストランジスタＴＯを通じて接
地選択ラインＧＳＬに伝達される。接地選択トランジス
タＧＳＴのゲートには接地電圧が印加されることによっ
て、接地経路が遮断される。
【００４９】引き続いて、選択ビットラインにはＯＶの
電圧が印加され、非選択ビットラインには３．３Ｖ又は
５Ｖの電源電圧ＶＣＣが印加される。非選択ビットライ
ンに電源電圧が印加される時に、図１３に示すように、
ポケットＰウェル領域ＰＰＷＥＬＬの電圧は、非選択ビ
ットラインとポケットＰウェル領域ＰＰＷＥＬＬとの間
のカップリングキャパシタを通じて０Ｖ以上に増加す
る。この時に、ワードライン選択信号発生回路１８０に
印加されるＶＰＡＳＳＥＮｉ及びＶＰＧＭＥＮｉ信号が
ワードライン選択情報により活性化されても、ワードラ
イン選択信号Ｓ０−Ｓ１５はプログラム／パス電圧を有
することができない。なぜなら、ウェル電圧検出回路１
６０から出力される検出信号Ｄｅｔｏｕｔが低レベルに
維持されているからである。
電圧が印加され、非選択ビットラインには３．３Ｖ又は
５Ｖの電源電圧ＶＣＣが印加される。非選択ビットライ
ンに電源電圧が印加される時に、図１３に示すように、
ポケットＰウェル領域ＰＰＷＥＬＬの電圧は、非選択ビ
ットラインとポケットＰウェル領域ＰＰＷＥＬＬとの間
のカップリングキャパシタを通じて０Ｖ以上に増加す
る。この時に、ワードライン選択信号発生回路１８０に
印加されるＶＰＡＳＳＥＮｉ及びＶＰＧＭＥＮｉ信号が
ワードライン選択情報により活性化されても、ワードラ
イン選択信号Ｓ０−Ｓ１５はプログラム／パス電圧を有
することができない。なぜなら、ウェル電圧検出回路１
６０から出力される検出信号Ｄｅｔｏｕｔが低レベルに
維持されているからである。
【００５０】前記非選択ビットラインへの電圧印加によ
り増加したウェル電圧ＶＰＰＷＥＬ Ｌは、時間が経過す
ることによって低く０Ｖになる。前記ウェル電圧Ｖ
ＰＰＷＥ ＬＬが前記ウェル電圧検出回路１６０の検出電
圧（例えば、０．１Ｖ）以下に低くなる時に、検出信号
Ｄｅｔｏｕｔは低レベルから高レベルに遷移する。ワー
ドライン選択信号発生器（１８０＿０）−（１８０＿１
５）は、検出信号Ｄｅｔｏｕｔの低−高遷移により活性
化され、選択ワードラインには、プログラム電圧Ｖｐｇ
ｍのワードライン選択信号が、そして非選択ワードライ
ンには、パス電圧Ｖｐａｓｓのワードライン選択信号
が、各々印加される。
り増加したウェル電圧ＶＰＰＷＥＬ Ｌは、時間が経過す
ることによって低く０Ｖになる。前記ウェル電圧Ｖ
ＰＰＷＥ ＬＬが前記ウェル電圧検出回路１６０の検出電
圧（例えば、０．１Ｖ）以下に低くなる時に、検出信号
Ｄｅｔｏｕｔは低レベルから高レベルに遷移する。ワー
ドライン選択信号発生器（１８０＿０）−（１８０＿１
５）は、検出信号Ｄｅｔｏｕｔの低−高遷移により活性
化され、選択ワードラインには、プログラム電圧Ｖｐｇ
ｍのワードライン選択信号が、そして非選択ワードライ
ンには、パス電圧Ｖｐａｓｓのワードライン選択信号
が、各々印加される。
【００５１】前記非選択ビットラインに連結されたスト
リング選択トランジスタＳＳＴのゲートに電源電圧が印
加されるので、ストリング選択トランジスタＳＳＴのソ
ース（又はプログラム禁止されたセルトランジスタのチ
ャネル）がＶＣＣ−Ｖｔｈ（Ｖｔｈはストリング選択ト
ランジスタのしきい電圧）まで充電される。この時に、
前記ストリング選択トランジスタＳＳＴは事実上遮断さ
れる（又は、シャットオフされる）。
リング選択トランジスタＳＳＴのゲートに電源電圧が印
加されるので、ストリング選択トランジスタＳＳＴのソ
ース（又はプログラム禁止されたセルトランジスタのチ
ャネル）がＶＣＣ−Ｖｔｈ（Ｖｔｈはストリング選択ト
ランジスタのしきい電圧）まで充電される。この時に、
前記ストリング選択トランジスタＳＳＴは事実上遮断さ
れる（又は、シャットオフされる）。
【００５２】このような状態で、選択ワードラインにプ
ログラム電圧Ｖｐｇｍが印加され、非選択ワードライン
にパス電圧Ｖｐａｓｓが印加されることによって、プロ
グラム禁止されたセルトランジスタのチャネル電圧Ｖｃ
ｈａｎｎｅｌが寄生フィールドトランジスタを通じた漏
洩がなく、例えば、約８Ｖまでブースティングされる。
これは、フローティングゲートとチャネルとの間にＦ−
Ｎトンネリングが生じないようにし、その結果、プログ
ラム禁止されたセルトランジスタが初期の消去状態に維
持される。選択されたメモリセルのプログラムが完了さ
れれば、ビットラインの電位を放電する放電動作が遂行
される。
ログラム電圧Ｖｐｇｍが印加され、非選択ワードライン
にパス電圧Ｖｐａｓｓが印加されることによって、プロ
グラム禁止されたセルトランジスタのチャネル電圧Ｖｃ
ｈａｎｎｅｌが寄生フィールドトランジスタを通じた漏
洩がなく、例えば、約８Ｖまでブースティングされる。
これは、フローティングゲートとチャネルとの間にＦ−
Ｎトンネリングが生じないようにし、その結果、プログ
ラム禁止されたセルトランジスタが初期の消去状態に維
持される。選択されたメモリセルのプログラムが完了さ
れれば、ビットラインの電位を放電する放電動作が遂行
される。
【００５３】前記ポケットＰウェル領域ＰＰＷＥＬＬの
ウェル電圧ＶＰＰＷＥＬＬが非選択ビットラインへの電
圧印加により増加する（ｂｏｕｎｃｅ）場合には、その
ように増加したウェル電圧がウェル電圧検出回路１６０
の検出電圧（例えば、０．１Ｖ）より低い時点で、ワー
ドラインにプログラム／パス電圧を印加する。このよう
な理由により、本発明によるＮＡＮＤ型フラッシュメモ
リ装置において、ワードライン活性化時点の不必要なマ
ージンを確保することがなくなる。
ウェル電圧ＶＰＰＷＥＬＬが非選択ビットラインへの電
圧印加により増加する（ｂｏｕｎｃｅ）場合には、その
ように増加したウェル電圧がウェル電圧検出回路１６０
の検出電圧（例えば、０．１Ｖ）より低い時点で、ワー
ドラインにプログラム／パス電圧を印加する。このよう
な理由により、本発明によるＮＡＮＤ型フラッシュメモ
リ装置において、ワードライン活性化時点の不必要なマ
ージンを確保することがなくなる。
【００５４】本発明が単一ビットＮＡＮＤ型フラッシュ
メモリ装置を用いて説明したが、メモリセル当りＮビッ
トデータ（Ｎは２又はそれより大きい整数）を貯蔵でき
るマルチビット（マルチレベル又はマルチ状態）ＮＡＮ
Ｄ型フラッシュメモリ装置にも適用することができるこ
とはこの分野の通常的な知識を有する者に明らかであ
る。マルチビットＮＡＮＤ型フラッシュメモリ装置は、
Ｕ．Ｓ ＰａｔｅｎｔＮｏ． ５，７６８，１８８に
“ ＭＵＬＴＩ−ＳＴＡＴＥ ＮＯＮ−ＶＯＬＡＴＩＬ
Ｅ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＡＮ
Ｄ ＭＥＴＨＯＤＦＯＲ ＤＲＩＶＩＮＧ ＴＨＥ Ｓ
ＡＭＥ”（ａｓｓｉｇｎｅｄ ｔｏ Ｓａｍｓｕｎ Ｅ
ｌｅｃｔｒｏｎｉｃｅ Ｃｏ．，ＬＴＤ）という題目で
掲載されており、レファレンスに含める。
メモリ装置を用いて説明したが、メモリセル当りＮビッ
トデータ（Ｎは２又はそれより大きい整数）を貯蔵でき
るマルチビット（マルチレベル又はマルチ状態）ＮＡＮ
Ｄ型フラッシュメモリ装置にも適用することができるこ
とはこの分野の通常的な知識を有する者に明らかであ
る。マルチビットＮＡＮＤ型フラッシュメモリ装置は、
Ｕ．Ｓ ＰａｔｅｎｔＮｏ． ５，７６８，１８８に
“ ＭＵＬＴＩ−ＳＴＡＴＥ ＮＯＮ−ＶＯＬＡＴＩＬ
Ｅ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＡＮ
Ｄ ＭＥＴＨＯＤＦＯＲ ＤＲＩＶＩＮＧ ＴＨＥ Ｓ
ＡＭＥ”（ａｓｓｉｇｎｅｄ ｔｏ Ｓａｍｓｕｎ Ｅ
ｌｅｃｔｒｏｎｉｃｅ Ｃｏ．，ＬＴＤ）という題目で
掲載されており、レファレンスに含める。
【００５５】以上、本発明による回路の構成及び動作
を、図面を参照して説明したが、これは例をあげて説明
したに過ぎず、本発明の技術的思想及び範囲を外れない
範囲内で多様な変化及び変更が可能である。
を、図面を参照して説明したが、これは例をあげて説明
したに過ぎず、本発明の技術的思想及び範囲を外れない
範囲内で多様な変化及び変更が可能である。
【００５６】
【発明の効果】上述のように、ビットラインセットアッ
プ区間に生じるポケットＰウェル電圧のバウンシングノ
イズによるプログラムディスターブを防止できるだけで
はなく、プログラム時間（又はスピード）が短縮される
ようにビットラインセットアップ時点とワードライン活
性化時点との間の遅延時間を最適化することができる。
プ区間に生じるポケットＰウェル電圧のバウンシングノ
イズによるプログラムディスターブを防止できるだけで
はなく、プログラム時間（又はスピード）が短縮される
ようにビットラインセットアップ時点とワードライン活
性化時点との間の遅延時間を最適化することができる。
【図１】ＮＡＮＤ型フラッシュメモリ装置のアレイ構造
を示す図面。
を示す図面。
【図２】図１の点線Ａ−Ａ’に沿って切断された断面を
示す断面図。
示す断面図。
【図３】プログラム時におけるビットラインセットアッ
プ時点とワードライン活性化時点とによるウェル電圧の
変化とチャネルブースティング電圧の変化とを示す図
面。
プ時点とワードライン活性化時点とによるウェル電圧の
変化とチャネルブースティング電圧の変化とを示す図
面。
【図４】プログラム時におけるビットラインセットアッ
プ時点とワードライン活性化時点とによるウェル電圧の
変化とチャネルブースティング電圧の変化とを示す図
面。
プ時点とワードライン活性化時点とによるウェル電圧の
変化とチャネルブースティング電圧の変化とを示す図
面。
【図５】ポケットＰウェルの抵抗を減らすためのストラ
ッピングラインの配置構造を示す図面。
ッピングラインの配置構造を示す図面。
【図６】ポケットＰウェルとビットラインとの間に存在
するカップリングキャパシタのモデリングを示す図面。
するカップリングキャパシタのモデリングを示す図面。
【図７】ストラッピングライン数によるポケットＰウェ
ル電圧の変化を示す図面。
ル電圧の変化を示す図面。
【図８】図７の実験結果に用いられた条件を示す図面。
【図９】本発明によるＮＡＮＤ型フラッシュメモリ装置
を示すブロック図。
を示すブロック図。
【図１０】図９のウェル電圧検出回路の望ましい実施形
態を示すブロック図。
態を示すブロック図。
【図１１】図９のワードライン選択信号発生回路を示す
ブロック図。
ブロック図。
【図１２】図１１のワードライン選択信号発生器の望ま
しい実施形態を示すブロック図。
しい実施形態を示すブロック図。
【図１３】本発明によるＮＡＮＤ型フラッシュメモリ装
置のプログラム動作を説明するための動作タイミング
図。
置のプログラム動作を説明するための動作タイミング
図。
１００ メモリセルアレイ
１２０ ブロック選択回路
１４０ スイッチ回路
１６０ ウェル電圧検出回路
１８０ ワードライン選択信号発生回路
２００ ページバッファ回路
２２０ Ｙ−デコーダ回路
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115 Ｇ１１Ｃ 17/00 ６１１Ｅ
29/788 ６３３Ａ
29/792
Ｆターム(参考） 5B025 AA01 AD02 AD04 AE08
5F083 EP02 EP22 EP76 GA15 NA03
5F101 BA01 BB02 BD36 BE05
Claims (19)
- 【請求項１】 行と例に配列され、ポケットＰウェルに
形成されたメモリセルのメモリブロックと、 前記ポケットＰウェルに連結され、前記ポケットＰウェ
ルにウェル電圧を供給するポケットＰウェル電圧レール
と、 プログラム動作の間に、前記ポケットＰウェル電圧が所
定の検出電圧と同一又はより低いか否かを検出し、検出
結果によってイネーブル信号を出力するウェル電圧検出
回路と、 前記ポケットＰウェル電圧が前記検出電圧と同一又はよ
り低い時に、前記ウェル電圧検出回路から出力される前
記イネーブル信号に応答して、前記行各々に対応する行
選択信号を発生する選択信号発生回路と、 を含む不揮発性半導体メモリ装置。 - 【請求項２】 前記メモリセルは、複数のセルストリン
グで構成され、各セルストリングは、対応するビットラ
インに連結され、各セルストリングのメモリセルは、対
応するワードラインに各々連結されることを特徴とする
請求項１に記載の不揮発性半導体メモリ装置。 - 【請求項３】 前記各メモリセルは、単一ビットデータ
を貯蔵することを特徴とする請求項２に記載の不揮発性
半導体メモリ装置。 - 【請求項４】 前記各メモリセルは、マルチビットデー
タを貯蔵することを特徴とする請求項２に記載の不揮発
性半導体メモリ装置。 - 【請求項５】 前記行選択信号のうちの一つの行選択信
号は、プログラム電圧を有し、その他の行選択信号は、
各々パス電圧を有することを特徴とする請求項１に記載
の不揮発性半導体メモリ装置。 - 【請求項６】 前記ウェル電圧検出回路は、 バイアス電圧を発生するバイアス回路と、 前記バイアス電圧によって動作し、所定電圧だけ増加す
るように前記ウェル電圧のレベルをシフトさせるレベル
シフタと、 前記バイアス電圧によって動作し、前記検出電圧として
基準電圧を発生する基準電圧発生器と、 前記レベルシフタの出力と前記基準電圧とを比較し、比
較結果として前記イネーブル信号を出力する比較器と、 を含むことを特徴とする請求項５に記載の不揮発性半導
体メモリ装置。 - 【請求項７】 前記レベルシフタは、 前記バイアス電圧を受け入れるように連結されたゲー
ト、電源電圧に連結されたソース、およびドレインを有
するＰＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのドレインに共通に連結され
たゲート及びドレインと前記ポケットＰウェル電圧レー
ルに連結されたソースとを有するＮＭＯＳトランジスタ
と、 を含むことを特徴とする請求項６に記載の不揮発性半導
体メモリ装置。 - 【請求項８】 前記レベルシフタの出力電圧は、前記ポ
ケットＰウェル電圧と前記ＮＭＯＳトランジスタのしき
い電圧との合計と同一なことを特徴とする請求項７に記
載の不揮発性半導体メモリ装置。 - 【請求項９】 一つ又はそれより多いダイオード連結さ
れたＮＭＯＳトランジスタが、前記ＮＭＯＳトランジス
タと前記ポケットＰウェル電圧レールとの間にさらに連
結されることを特徴とする請求項７に記載の不揮発性半
導体メモリ装置。 - 【請求項１０】 前記基準電圧発生器は、 電源電圧に連結されたソース、前記バイアス電圧を受け
入れるように連結されたゲート、およびドレインを有す
るＰＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのドレインに共通に連結され
たゲート及びドレインと、抵抗を通じて接地電圧に連結
されたソースと、を有するＮＭＯＳトランジスタと、 を含むことを特徴とする請求項６に記載の不揮発性半導
体メモリ装置。 - 【請求項１１】 前記基準電圧は、前記ＮＭＯＳトラン
ジスタのしきい電圧と前記抵抗両端にかかる電圧との合
計と同一なことを特徴とする請求項１０に記載の不揮発
性半導体メモリ装置。 - 【請求項１２】 一つ又はそれより多いダイオード連結
されたＮＭＯＳトランジスタが、前記ＮＭＯＳトランジ
スタと前記抵抗との間にさらに連結されることを特徴と
する請求項１０に記載の不揮発性半導体メモリ装置。 - 【請求項１３】 前記検出電圧は、０．１Ｖであること
を特徴とする請求項１に記載の不揮発性半導体メモリ装
置。 - 【請求項１４】 前記基準電圧発生器のＮＭＯＳトラン
ジスタと前記レベルシフタのＮＭＯＳトランジスタと
は、同一な大きさを有することを特徴とする請求項７又
は１０のいずれか一つに記載の不揮発性半導体メモリ装
置。 - 【請求項１５】 複数のセルストリングを有するメモリ
ブロックを含み、前記各セルストリングは対応するビッ
トラインに連結され、前記各セルストリングは対応する
ワードラインに連結された複数のメモリセルを有し、前
記メモリブロックのメモリセルはＮウェル内に形成され
たポケットＰウェルに形成される不揮発性メモリ装置
に、データを書き込む方法において、 第１及び第２供給電圧のうちのいずれか一つで前記ビッ
トラインを各々充電する段階と、 前記ポケットＰウェルの電圧を検出する段階と、 前記ポケットＰウェルの電圧が所定の検出電圧と同一又
はより低い時に、選択されたワードラインをプログラム
電圧に、その他のワードラインを各々パス電圧に、充電
する段階と、 を含むことを特徴とする不揮発性メモリ装置にデータを
書き込む方法。 - 【請求項１６】 前記第１供給電圧は接地電圧であり、
前記第２供給電圧は電源電圧であることを特徴とする請
求項１５に記載の不揮発性メモリ装置にデータを書き込
む方法。 - 【請求項１７】 前記各メモリセルは単一ビットデータ
を貯蔵することを特徴とする請求項１５に記載の不揮発
性メモリ装置にデータを書き込む方法。 - 【請求項１８】 前記各メモリセルはマルチビットデー
タを貯蔵することを特徴とする請求項１５に記載の不揮
発性メモリ装置にデータを書き込む方法。 - 【請求項１９】 前記検出電圧は０．１Ｖであることを
特徴とする請求項１５に記載の不揮発性メモリ装置にデ
ータを書き込む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-034188 | 2001-06-16 | ||
| KR10-2001-0034188A KR100395771B1 (ko) | 2001-06-16 | 2001-06-16 | 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003059278A true JP2003059278A (ja) | 2003-02-28 |
| JP4097017B2 JP4097017B2 (ja) | 2008-06-04 |
Family
ID=19710950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002169171A Expired - Lifetime JP4097017B2 (ja) | 2001-06-16 | 2002-06-10 | 不揮発性半導体メモリ装置及びそのプログラム方法。 |
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| Country | Link |
|---|---|
| US (1) | US6611460B2 (ja) |
| JP (1) | JP4097017B2 (ja) |
| KR (1) | KR100395771B1 (ja) |
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| KR20090126102A (ko) | 2008-06-03 | 2009-12-08 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| KR101715048B1 (ko) * | 2010-09-13 | 2017-03-13 | 삼성전자주식회사 | 부스팅 전하 누설을 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템 |
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| KR0172408B1 (ko) | 1995-12-11 | 1999-03-30 | 김광호 | 다수상태 불휘발성 반도체 메모리 및 그의 구동방법 |
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- 2001-06-16 KR KR10-2001-0034188A patent/KR100395771B1/ko not_active IP Right Cessation
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2002
- 2002-04-22 US US10/131,424 patent/US6611460B2/en not_active Expired - Fee Related
- 2002-06-10 JP JP2002169171A patent/JP4097017B2/ja not_active Expired - Lifetime
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| US20020191443A1 (en) | 2002-12-19 |
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