KR20060021098A - 리플-프리 내부 전압을 발생하는 반도체 장치 - Google Patents

Abstract

여기에 개시되는 반도체 장치는 제 1 전원 라인과 제 2 전원 라인 사이에 연결된 PMOS 트랜지스터, 상기 제 1 전원 라인으로 고전압을 공급하는 고전압 발생 회로, 상기 제 1 전원 라인에서 상기 제 2 전원 라인으로 전류를 공급하는 전류 바이패스 회로, 그리고 상기 제 2 전원 라인의 전압에 응답하여 상기 PMOS 트랜지스터의 전류 구동 능력을 제어하는 제어기를 포함한다.

Description

리플-프리 내부 전압을 발생하는 반도체 장치{SEMICONDUCTOR DEVICE CAPABLE OF GENERATING RIPPLE-FREE VOLTAGE INTERNALLY}

도 1은 종래 기술에 따른 고전압 발생 회로를 보여주는 회로도;

도 2는 도 1의 고전압 발생 회로에서 생성된 고전압의 파형을 보여주는 도면;

도 3은 본 발명에 따른 반도체 장치를 개략적으로 보여주는 블록도;

도 4는 도 3에 도시된 고전압 발생 회로를 보여주는 회로도;

도 5는 도 3에 도시된 전압 레귤레이터 회로를 보여주는 회로도; 그리고

도 6은 본 발명에 따른 반도체 장치에서 생성되는 고전압 (Vpgm)과 조정 전압 (Vreg)의 변화를 보여주는 도면이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 반도체 장치 110 : 고전압 발생 회로

120 : 전압 레귤레이터 회로 130 : 내부 회로

본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 고전 압을 발생하는 고전압 발생 회로를 포함하는 반도체 집적 회로 장치에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능 한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리들 중에서도 낸드형(NAND-type) 플래시 메모리는 NOR 플래시 메모리에 비해 집적도가 매우 높다.

플래시 메모리에 있어서, 일단 메모리 셀이 프로그램되면, 프로그램된 메모리 셀에 새로운 데이터를 저장하기 위해서는 프로그램된 메모리 셀이 소거되어야 한다. 즉, 플래시 메모리는 오버라이트 기능을 지원하지 않는다. 일반적인 플래시 메모리의 프로그램 및 소거 방법들이 U.S. Patent No. 6,061,270에 "Method for programming a non-volatile memory device with program disturb control"라는 제목으로, U.S. Patent No. 6,335,881에 "Method for programming a flash memory device"라는 제목으로, 그리고 U.S. Patent No. 6,370,062에 "NAND-type flash memory device and method of operating the same"라는 제목으로 각각 게재되어 있다. 메모리 셀을 소거/프로그램하기 위해서, 잘 알려진 바와 같이, 불 휘발성 메모 리 장치는 전원 전압보다 높은 전압 (이하, 고전압이라 칭함)을 필요로 한다. 예시적인 고전압/프로그램 전압 발생 회로가 U.S. Patent No. 5,642,309에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 게재되어 있다.

도 1은 종래 기술에 따른 고전압 발생 회로를 보여주는 회로도이다. 도 1에 도시된 고전압 발생 회로는 '309 특허의 도 1에 대응하는 것으로, 고전압 발생기 (10)에서 생성된 프로그램 전압 (Vpgm)은 전압 분배 회로로 알려진 트리밍 회로 (30)를 통해 분배되고, 분배된 전압은 비교 회로 (40)에 의해서 기준 전압 (Vpref)과 비교된다. 고전압 발생 제어 회로 (20)는 비교 결과에 따라 고전압 발생기로의 클록 공급을 제어하며, 고전압 발생기 (20)는 고전압 발생 제어 회로 (20)로부터의 클록 신호 (ΦPP, /ΦPP)에 응답하여 프로그램 전압 (Vpgm)을 발생한다. 종래 기술에 따른 고전압 발생 회로는 분배된 전압과 기준 전압의 비교 결과에 따라 전하 펌프로서 알려진 고전압 발생기 (10)가 온/오프되도록 구성되어 있다.

종래 기술에 따른 고전압 발생 회로의 제어 방식에 따르면, 프로그램 전압 (Vpgm)이 목표 레벨 (Vtarget)에 도달하는 시점에서부터 전하 펌프가 꺼지는 시점까지 클록 신호들 (ΦPP, /ΦPP)이 추가적으로 (또는 불필요하게) 생성된다. 클록 신호들 (ΦPP, /ΦPP)의 추가적인 생성 (불필요한 생성)은 프로그램 전압 (Vpgm)이, 도 2에 도시된 바와 같이, 목표 레벨 (Vtarget) 이상 증가되게 하며, 그 결과 프로그램 전압 (Vpgm)이 일정하게 유지되지 않는 리플 현상이 발생한다.

본 발명의 목적은 내부적으로 생성된 고전압의 리플 현상을 방지할 수 있는 반도체 장치를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 반도체 장치는 제 1 전원 라인과 제 2 전원 라인 사이에 연결된 제 1 PMOS 트랜지스터와; 상기 제 1 전원 라인으로 고전압을 공급하는 고전압 발생 회로와; 상기 제 1 전원 라인에서 상기 제 2 전원 라인으로 전류를 공급하는 전류 바이패스 회로와; 그리고 상기 제 2 전원 라인의 전압에 응답하여 상기 제 1 PMOS 트랜지스터의 전류 구동 능력을 제어하는 제어기를 포함하며, 상기 고전압이 제 1 목표 전압에 도달할 때, 상기 전류 바이패스 회로의 전류 공급이 차단되는 반면에 상기 제 2 전원 라인의 전압이 상기 제 1 목표 전압보다 낮은 제 2 목표 전압에 도달할 때까지 상기 제 2 전원 라인으로의 전류 공급은 상기 제 1 PMOS 트랜지스터를 통해 행해진다.

이 실시예에 있어서, 상기 전류 바이패스 회로는 다이오드로서 동작하도록 상기 제 1 및 제 2 전원 라인들 사이에 직렬 연결된 제 1 및 제 2 NMOS 트랜지스터들을 포함한다.

이 실시예에 있어서, 상기 제 1 및 제 2 전원 라인들 간의 전압차는 상기 제 1 및 제 2 NMOS 트랜지스터들의 문턱 전압들의 합과 같거나 그 보다 작다.

이 실시예에 있어서, 상기 제 1 및 제 2 전원 라인들 간의 전압차는 상기 PMOS 트랜지스터의 브레이크다운 전압보다 작다.

이 실시예에 있어서, 상기 제 1 PMOS 트랜지스터와 상기 제 1 및 제 2 NMOS 트랜지스터들은 고전압 트랜지스터들이다.

이 실시예에 있어서, 상기 고전압이 상기 제 1 목표 전압에 도달한 후, 상기 제 2 전원 라인의 전압은 상기 제 1 PMOS 트랜지스터를 통해 공급되는 전류에 의해서 안정화된다.

이 실시예에 있어서, 상기 제 1 PMOS 트랜지스터, 상기 전류 바이패스 회로, 그리고 상기 제어기는 상기 고전압을 조정하여 상기 제 2 전원 라인으로 조정 전압을 출력하는 전압 레귤레이터 회로를 구성한다.

이 실시예에 있어서, 상기 제어기는 전류원과; 상기 제 1 전원 라인에 연결되며, 상기 제 1 PMOS 트랜지스터와 전류 미러를 구성하는 제 2 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 드레인과 상기 전류원 사이에 연결된 NMOS 트랜지스터와; 상기 제 2 전원 라인의 전압을 분배하여 분배 전압을 발생하는 전압 분배부와; 그리고 상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 상기 NMOS 트랜지스터의 게이트 전압을 제어하는 비교부를 포함한다.

본 발명의 다른 특징에 따르면, 반도체 장치는 제 1 전원 라인으로 전달되는 고전압을 발생하는 고전압 발생 회로와; 상기 고전압을 조정하여 조정 전압을 제 2 전원 라인으로 출력하는 전압 레귤레이터 회로와; 그리고 상기 조정 전압에 응답하여 동작하는 내부 회로를 포함하며, 상기 전압 레귤레이터 회로는 상기 제 1 및 제 2 전원 라인들 사이에 연결된 제 1 PMOS 트랜지스터와; 상기 제 1 전원 라인에서 상기 제 2 전원 라인으로 전류를 공급하는 전류 바이패스 회로와; 그리고 상기 제 2 전원 라인의 전압에 응답하여 상기 제 1 PMOS 트랜지스터의 전류 구동 능력을 제 어하는 제어기를 포함한다.

이 실시예에 있어서, 상기 제어기는 전류원과; 상기 제 1 전원 라인에 연결되며, 상기 제 1 PMOS 트랜지스터와 전류 미러를 구성하는 제 2 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 드레인과 상기 전류원 사이에 연결된 NMOS 트랜지스터와; 상기 제 2 전원 라인의 전압을 분배하여 분배 전압을 발생하는 전압 분배부와; 그리고 상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 상기 NMOS 트랜지스터의 게이트 전압을 제어하는 비교부를 포함한다.

본 발명의 또 다른 특징에 따르면, 반도체 장치는 제 1 전원 라인으로 고전압을 출력하는 고전압 발생 회로와; 상기 제 1 전원 라인과 제 2 전원 라인 사이에 연결된 제 1 및 제 2 다이오드-연결된 NMOS 트랜지스터들과; 상기 제 1 및 제 2 전원 라인들 사이에 연결된 제 1 PMOS 트랜지스터와; 상기 제 1 전원 라인에 연결되며, 상기 제 1 PMOS 트랜지스터와 전류 미러를 구성하는 제 2 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 드레인과 전류원 사이에 연결된 NMOS 트랜지스터와; 상기 제 2 전원 라인의 전압을 분배하여 분배 전압을 발생하는 전압 분배부와; 그리고 상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 상기 NMOS 트랜지스터의 게이트 전압을 제어하는 비교부를 포함한다.

본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

도 3은 본 발명에 따른 반도체 장치를 개략적으로 보여주는 블록도이다. 도 3을 참조하면, 본 발명에 따른 반도체 장치 (100)는 고전압 발생 회로 (high voltage generator circuit) (110), 전압 레귤레이터 회로 (voltage regulator circuit) (120), 그리고 내부 회로 (130)를 포함한다. 고전압 발생 회로 (110)는 전원 라인 (101)에 연결되며 고전압 (Vpgm)을 발생한다. 전압 레귤레이터 회로 (120)는 전원 라인들 (101, 102) 사이에 연결되며, 고전압 (Vpgm)을 조정하여 조정 전압 (Vreg)을 발생한다. 조정 전압 (Vreg)은 전원 라인 (102)을 통해 내부 회로 (130)로 공급된다. 전압 레귤레이터 회로 (120)는 NMOS 트랜지스터들 (201, 202), PMOS 트랜지스터 (203), 그리고 제어기 (121)를 포함한다. NMOS 트랜지스터들 (201, 202)은 다이오드로서 동작하도록 전원 라인들 (101, 102) 사이에 직렬 연결되어 있다. 고전압 (Vpgm)이 원하는 전압 레벨에 도달한 후, NMOS 트랜지스터들 (201, 202)에 의해서 형성되는 전류 경로는 전원 라인 (102)의 전압이 (Vreg-2Vth)에 도달할 때 차단된다. PMOS 트랜지스터 (203)는 전원 라인들 (101, 102) 사이에 연결되며, 제어기 (121)에 의해서 제어된다. 제어기 (121)는 전원 라인들 (101, 102)에 연결되며, 조정 전압 (Vreg)이 목표 전압에 도달하였는 지의 여부에 따라 PMOS 트랜지스터 (203)의 전류 구동 능력을 제어한다. 즉, 고전압 (Vpgm)이 원하는 전압 레벨에 도달하고 전원 라인 (102)의 전압이 (Vreg-2Vth)에 도달한 후, 전원 라인 (102)의 전압은 PMOS 트랜지스터 (203)를 통해 Vreg 전압의 목표 전압까지 증가될 것이다. 이는 이후 상세히 설명될 것이다.

이 실시예에 있어서, 고전압 (Vpgm)은 조정 전압 (Vreg)보다 높게 설정된다. 예를 들면, 고전압 (Vpgm)은 전원 라인들 (101, 102) 사이의 전압차가 NMOS 트랜지스터들 (201, 202)의 문턱 전압들의 합보다 작도록 (또는 PMOS 트랜지스터 (203)의 브레이크다운 전압보다 작도록) 설정된다. NMOS 및 PMOS 트랜지스터들 (201, 202, 203)은 고전압 (Vpgm)에 견딜 수 있는 잘 알려진 고전압 트랜지스터들이다.

NMOS 트랜지스터들 (201, 202)은 전압 라인 (102)이 (Vreg-2Vth) (Vth: NMOS 트랜지스터의 문턱 전압)의 전압으로 충전될 때까지 동작한다. 다시 말해서, 전압 라인 (102)이 (Vreg-2Vth) (Vth: NMOS 트랜지스터의 문턱 전압)의 전압으로 충전될 때, NMOS 트랜지스터들 (201, 202)에 의해서 형성되는 전류 경로는 차단된다. 이때, 전원 라인들 (101, 102) 간의 전압차는 최대 (Vreg-2Vth)의 전압이 된다. 조정 전압 (Vreg)은 전류 바이패스 경로 (current bypass path)를 형성되는 NMOS 트랜지스터들 (201, 202)을 통해 빠르게 증가된다. 전압 라인 (102)이 (Vreg-2Vth) (Vth: NMOS 트랜지스터의 문턱 전압)의 전압에 도달한 후, 조정 전압 (Vreg)이 목표 전압에 도달할 때까지 제어기 (121)의 제어에 따라 PMOS 트랜지스터 (203)를 통해 전원 라인 (102)으로 전류가 공급된다. PMOS 트랜지스터 (203)를 통해 전원 라인 (102)으로 전류가 공급됨에 따라, 조정 전압 (Vreg)은 목표 전압까지 서서히 증가된다. 이러한 전압 조정 방식에 따르면, 내부 회로 (130)로 공급되는 조정 전압 (Vreg)이 일정하게 유지되지 않는 리플 현상을 방지하는 것이 가능하다. 즉, 조정 전압 (Vreg)이 일정하게 유지된다.

도 4는 도 3에 도시된 전압 레귤레이터 회로의 개략적인 블록도이다. 도 4를 참조하면, 본 발명에 따른 전압 레귤레이터 회로 (110)는 전하 펌프 (charge pump) (111), 전압 분배기 (voltage divider) (112), 기준 전압 발생기 (reference voltage generator) (113), 비교기 (comparator) (114), 발진기 (oscillator) (115), 그리고 클럭 드라이버 (clock driver) (116)를 포함한다.

전하 펌프 (111)는 클럭 신호 (CLK)에 응답하여 고전압 (Vpgm)을 발생한다. 전압 분배기 (112)는 고전압 (Vpgm)을 분배하여 분배 전압 (Vdvd)을 출력한다. 비교기 (114)는 전압 분배기 (112)로부터의 분배 전압 (Vdvd)과 기준 전압 발생기 (113)로부터의 기준 전압 (Vref)을 비교하며, 비교 결과로서 클럭 인에이블 신호 (CLK_EN)를 발생한다. 예를 들면, 전압 분배기 (112)로부터의 분배 전압 (Vdvd)이 기준 전압 발생기 (113)로부터의 기준 전압 (Vref)보다 낮을 때, 비교기 (114)는 클럭 인에이블 신호 (CLK_EN)를 활성화시킨다. 클럭 드라이버 (116)는 클럭 인에이블 신호 (CLK_EN)에 응답하여 발진기 (115)로부터의 발진 신호 (OSC)를 클럭 신호 (CLK)로서 출력한다. 예를 들면, 클럭 인에이블 신호 (CLK_EN)가 하이로 활성화될 때, 발진 신호 (OSC)는 클럭 신호 (CLK)로서 출력된다. 이는 전하 펌프 (111)가 동작함을 의미한다. 클럭 인에이블 신호 (CLK_EN)가 로우로 비활성화될 때, 발진 신호 (OSC)가 차단되어 클럭 신호 (CLK)는 토글되지 않는다. 이는 전하 펌프 (111)가 동작하지 않음을 의미한다.

전압 레귤레이터 회로 (110)에서 생성되는 고전압 (Vpgm)의 경우, 도 2에 도시된 바와 같은 리플 현상이 일어난다. 이러한 리플은, 앞서 언급된 바와 같이, 전하 펌프 (111)를 구동하는 클록 신호 (CLK)의 추가적인 생성 (또는, 불필요한 생성)으로 인한 것이다. 이러한 불필요한 생성 또는 추가적인 생성은 도 1 및 도 4에 도시된 바와 같은 피드백 루프 (전압 분배기, 비교기, 그리고 클록 구동기를 통해 전하 펌프의 온/오프 동작을 제어하도록 구성된 구조)를 사용하는 경우 필수 불가 결한 것으로, 본 발명이 이러한 문제를 해결하고자 하는 것에 있는 것이 아니라 그러한 고전압 (Vpgm)을 조정하여 일정한 조정 전압을 얻는 것에 있다는 점에 주의하자.

도 5는 도 3에 도시된 전압 레귤레이터 회로를 보여주는 회로도이다. 도 5를 참조하면, 전압 레귤레이터 회로 (120)는 NMOS 트랜지스터들 (201, 202), PMOS 트랜지스터 (203), 그리고 제어기 (121)를 포함한다. 제어기 (121)는 PMOS 트랜지스터 (214), NMOS 트랜지스터 (215), 전압 분배부 (121a), 비교부 (121b), 그리고 전류원 (121c)으로 구성된다.

전압 분배부 (121a)는 조정 전압 (Vreg)을 분배하여 분배 전압 (Vdvd)을 출력하며, 저항기들 (204, 205)과 NMOS 트랜지스터 (206)로 구성된다. 저항기 (204)는 전원 라인 (102)과 ND1 노드 (즉, 전압 분배부의 출력) 사이에 연결되어 있다. 저항기 (205)와 NMOS 트랜지스터 (206)는 ND1 노드와 접지 전압 사이에 연결되며, NMOS 트랜지스터 (206)는 제어 신호 (C)에 의해서 제어된다. 비교부 (121b)는 분배 전압 (Vdvd)이 기준 전압 (Vref)보다 낮은 지의 여부를 검출한다. 비교부 (121b)는 검출 결과에 따라 NMOS 트랜지스터 (208)의 전류 구동 능력을 제어한다. PMOS 트랜지스터 (207)와 NMOS 트랜지스터 (208)는 전원 라인 (101)과 ND3 노드 (또는, 전류원) 사이에 직렬 연결되며, PMOS 트랜지스터 (207)의 게이트는 NMOS 트래지스터 (208)의 드레인에 연결되어 있다. 전류원 (121c)은 ND3 노드에 연결되며, 저항기 (209)와 NMOS 트랜지스터들 (210, 211)로 구성된다.

도 5에 있어서, 트랜지스터들 (201, 202, 203, 207, 208)은 고전압 (Vpgm)에 견딜 수 있는 잘 알려진 고전압 트랜지스터들이다.

도 6은 본 발명에 따른 반도체 장치에서 생성되는 고전압 (Vpgm)과 조정 전압 (Vreg)의 변화를 보여주는 도면이다. 이하, 본 발명에 따른 반도체 장치의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명에 따른 반도체 장치는 불 휘발성 메모리 장치로, 도 3에 도시된 내부 회로 (130)는 이 분야에 잘 알려진 메모리 셀 어레이, 행 디코더 회로, 감지 증폭 회로, 등을 포함한다. 이러한 경우, 조정 전압 (Vreg)은 프로그램 동작시 워드 라인으로 공급되는 워드 라인 전압 (또는 프로그램 전압)이며, 고전압 발생 회로 (110)와 전압 레귤레이터 회로 (120)는 워드 라인 전압 (또는 프로그램 전압) (Vreg)을 발생하는 워드 라인 전압 발생 회로 (또는 프로그램 전압 발생 회로)를 구성한다. 하지만, 본 발명에 따른 반도체 장치가 이에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

고전압 발생 회로 (110)의 전하 펌프 (111)가 고전압 (Vpgm)을 생성하기 시작함에 따라, 고전압 (Vpgm)은 도 6에 도시된 바와 같이 목표 전압 (V1)으로 빠른 속도로 증가된다. 고전압 (Vpgm)이 목표 전압 (V1)으로 빠른 속도로 증가됨에 따라, NMOS 트랜지스터들 (201, 202)을 통해 전원 라인 (101)에서 전원 라인 (102)으로 전류가 공급된다. 이는, 도 6에 도시된 바와 같이, 조정 전압 (Vreg)이 고전압 (Vpgm)을 따라 빠른 속도로 증가되게 한다. 이때, 조정 전압 (Vreg)과 고전압 (Vpgm) 간의 전압차는 NMOS 트랜지스터들 (201, 202)의 문턱 전압들의 합이 된다. 즉, 전원 라인들 (101, 102) 간의 전압차는 NMOS 트랜지스터들 (201, 202)의 문턱 전압들의 합이 된다. NMOS 트랜지스터들 (201, 202)을 통해 빠른 속도로 증가됨과 동시에, PMOS 트랜지스터 (203)를 통해 전원 라인 (102)로 전류가 공급된다. 이때, 전원 라인 (102)의 충전 전류는 대부분 NMOS 트랜지스터들 (201, 202)에 공급된다. 앞서 언급된 바와 같이, 전원 라인들 (101, 102) 간의 전압차 또는 NMOS 트랜지스터들 (201, 202)의 문턱 전압들의 합은 PMOS 트랜지스터 (203)의 브레이크다운 전압보다 작게 설정되어야 한다.

고전압 (Vpgm)이 목표 전압 (V1)에 도달할 때, 전하 펌프 (111)의 동작이 정지된다. 앞서 설명된 것와 같이, 고전압 (Vpgm)이 원하는 전압에 도달하는 시점에서부터 전하 펌프 (111)가 꺼지는 시점까지 클록 신호 (CLK)가 추가적으로 생성된다. 클록 신호 (CLK)의 추가적인 생성으로 인해 도 6에 도시된 바와 같이 리플 현상 (고전압 (Vpgm)이 일정하게 유지되지 않는 것)이 생긴다. 그렇게 생성된 리플은 본 발명에 따른 전압 레귤레이터 회로 (120)를 통해 제거되며, 그 결과 일정하게 유지되는 조정 전압 (Vreg)이 생성될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.

고전압 (Vpgm)과 조정 전압 (Vreg) 간의 전압차가 최대 2Vth (Vth: NMOS 트랜지스터들 (201, 202) 각각의 문턱 전압)의 전압이 될 때 즉, t1 시점에서 NMOS 트랜지스터들 (201, 202)에 의해서 형성되는 전류 경로는 차단된다. 이후, 단지 PMOS 트랜지스터 (203)를 통해 전원 라인 (101)에서 전원 라인 (102)으로 전류가 공급된다. 이는 조정 전압 (Vreg)의 상승 속도가 느려지게 한다. 일단 고전압 (Vpgm)이 원하는 전압 (V1)에 도달하면, NMOS 트랜지스터 (215)의 전류 구동 능력 이 비교부 (121b)에 의해서 제어된다. PMOS 트랜지스터 (203)의 전류 공급에 의해서 조정 전압 (Vreg)이 원하는 레벨 (V2)까지 느린 상승 속도로 증가됨에 따라, NMOS 트랜지스터 (215)의 게이트 전압이 점차적으로 낮아진다. 이는 NMOS 트랜지스터 (208)를 통해 흐르는 전류가 감소되게 한다. 이러한 전류 감소는 조정 전압 (Vreg)이 목표 전압 (V2)에 도달할 때까지 이루어진다. 조정 전압 (Vreg)이 목표 전압 (V2)에 도달한 후, PMOS 트랜지스터 (203)를 통해 충전되는 전류 (I2)가 전압 분배부 (121a)를 통해 흐르는 누설 전류 (I3)와 일치하는 시점에서 조정 전압 (Vreg)이 안정화된다. 즉, 조정 전압 (Vreg)이 일정하게 유지된다.

이 실시예에 있어서, 본 발명의 반도체 장치는 조정 전압 (Vreg)이 단계적인 증가없이 일정하게 유지되도록 구현되었다. 불 휘발성 메모리 장치에 있어서, 메모리 셀들의 문턱 전압 분포를 조밀하게 또는 정확하게 조정하기 위해서 ISPP (incremental step pulse programming) 스킴이 제공되어 오고 있다. ISPP 스킴에 따르면, 워드 라인 전압 (또는 프로그램 전압)은 프로그램 루프들이 반복됨에 따라 소정의 증가분만큼 점차적으로 증가된다. 매 프로그램 루프에서 소정의 증가분 만큼 워드 라인 전압 (즉, 조정 전압)을 증가시키기 위해서는 저항 분배율이 가변되도록 전압 분배기 (도 4의 112 및 도 5의 121a)를 구현하여야 한다. 이는 도 1에 도시된 트리밍 회로와 같이 도 4 및 도 5의 전압 분배기들을 구현함으로써 달성될 수 있다.

도 5의 회로 구조에 의해서 생성된 조정 전압 (Vreg)이 프로그램 전압으로 사용되는 경우, 프로그램된 메모리 셀들의 문턱 전압들의 분포를 균일하게 제어하 는 것이 가능하다. 프로그램 전압이 일정하게 유지되지 않는 경우 불규칙한 전압 레벨로 인해서 메모리 셀들의 프로그램 속도가 예상되는 결과와 다르게 변화될 수 있다. 그러한 이유로, 프로그램 전압으로서 조정 전압 (Vreg)을 일정하게 유지함으로써 메모리 셀들의 문턱 전압들의 분포를 예상되는 결과대로 균일하게 제어하는 것이 가능하다.

본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 전압 레귤레이터 회로를 이용하여 충전 전류를 단계적으로 제어함으로써 안정된 (일정한) 조정 전압을 얻는 것이 가능하다.

Claims (17)

1. 제 1 전원 라인과 제 2 전원 라인 사이에 연결된 제 1 PMOS 트랜지스터와;

   상기 제 1 전원 라인으로 고전압을 공급하는 고전압 발생 회로와;

   상기 제 1 전원 라인에서 상기 제 2 전원 라인으로 전류를 공급하는 전류 바이패스 회로와; 그리고

   상기 제 2 전원 라인의 전압에 응답하여 상기 제 1 PMOS 트랜지스터의 전류 구동 능력을 제어하는 제어기를 포함하며,

   상기 고전압이 제 1 목표 전압에 도달할 때, 상기 전류 바이패스 회로의 전류 공급이 차단되는 반면에 상기 제 2 전원 라인의 전압이 상기 제 1 목표 전압보다 낮은 제 2 목표 전압에 도달할 때까지 상기 제 2 전원 라인으로의 전류 공급은 상기 제 1 PMOS 트랜지스터를 통해 행해지는 반도체 장치.
2. 제 1 항에 있어서,

   상기 전류 바이패스 회로는 다이오드로서 동작하도록 상기 제 1 및 제 2 전원 라인들 사이에 직렬 연결된 제 1 및 제 2 NMOS 트랜지스터들을 포함하는 반도체 장치.
3. 제 2 항에 있어서,

   상기 제 1 및 제 2 전원 라인들 간의 전압차는 상기 제 1 및 제 2 NMOS 트랜 지스터들의 문턱 전압들의 합과 같거나 그 보다 작은 반도체 장치.
4. 제 1 항에 있어서,

   상기 제 1 및 제 2 전원 라인들 간의 전압차는 상기 PMOS 트랜지스터의 브레이크다운 전압보다 작은 반도체 장치.
5. 제 2 항에 있어서,

   상기 제 1 PMOS 트랜지스터와 상기 제 1 및 제 2 NMOS 트랜지스터들은 고전압 트랜지스터들인 반도체 장치.
6. 제 1 항에 있어서,

   상기 고전압이 상기 제 1 목표 전압에 도달한 후, 상기 제 2 전원 라인의 전압은 상기 제 1 PMOS 트랜지스터를 통해 공급되는 전류에 의해서 안정화되는 반도체 장치.
7. 제 1 항에 있어서,

   상기 제 1 PMOS 트랜지스터, 상기 전류 바이패스 회로, 그리고 상기 제어기는 상기 고전압을 조정하여 상기 제 2 전원 라인으로 조정 전압을 출력하는 전압 레귤레이터 회로를 구성하는 반도체 장치.
8. 제 1 항에 있어서,

   상기 제어기는

   전류원과;

   상기 제 1 전원 라인에 연결되며, 상기 제 1 PMOS 트랜지스터와 전류 미러를 구성하는 제 2 PMOS 트랜지스터와;

   상기 제 2 PMOS 트랜지스터의 드레인과 상기 전류원 사이에 연결된 NMOS 트랜지스터와;

   상기 제 2 전원 라인의 전압을 분배하여 분배 전압을 발생하는 전압 분배부와; 그리고

   상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 상기 NMOS 트랜지스터의 게이트 전압을 제어하는 비교부를 포함하는 반도체 장치.
9. 제 1 전원 라인으로 전달되는 고전압을 발생하는 고전압 발생 회로와;

   상기 고전압을 조정하여 조정 전압을 제 2 전원 라인으로 출력하는 전압 레귤레이터 회로와; 그리고

   상기 조정 전압에 응답하여 동작하는 내부 회로를 포함하며,

   상기 전압 레귤레이터 회로는

   상기 제 1 및 제 2 전원 라인들 사이에 연결된 제 1 PMOS 트랜지스터와;

   상기 제 1 전원 라인에서 상기 제 2 전원 라인으로 전류를 공급하는 전류 바이패스 회로와; 그리고

   상기 제 2 전원 라인의 전압에 응답하여 상기 제 1 PMOS 트랜지스터의 전류 구동 능력을 제어하는 제어기를 포함하는 반도체 장치.
10. 제 9 항에 있어서,

    상기 전류 바이패스 회로는 다이오드로서 동작하도록 상기 제 1 및 제 2 전원 라인들 사이에 직렬 연결된 제 1 및 제 2 NMOS 트랜지스터들을 포함하는 반도체 장치.
11. 제 10 항에 있어서,

    상기 제 1 및 제 2 전원 라인들 간의 전압차는 상기 제 1 및 제 2 NMOS 트랜지스터들의 문턱 전압들의 합과 같거나 그 보다 작은 반도체 장치.
12. 제 9 항에 있어서,

    상기 제 1 및 제 2 전원 라인들 간의 전압차는 상기 제 1 PMOS 트랜지스터의 브레이크다운 전압보다 작은 반도체 장치.
13. 제 10 항에 있어서,

    상기 제 1 PMOS 트랜지스터와 상기 제 1 및 제 2 NMOS 트랜지스터들은 고전압 트랜지스터들인 반도체 장치.
14. 제 9 항에 있어서,

    상기 고전압이 목표 전압에 도달한 후, 상기 제 2 전원 라인의 전압은 상기 제 1 PMOS 트랜지스터를 통해 공급되는 전류에 의해서 안정화되는 반도체 장치.
15. 제 9 항에 있어서,

    상기 제어기는

    전류원과;

    상기 제 1 전원 라인에 연결되며, 상기 제 1 PMOS 트랜지스터와 전류 미러를 구성하는 제 2 PMOS 트랜지스터와;

    상기 제 2 PMOS 트랜지스터의 드레인과 상기 전류원 사이에 연결된 NMOS 트랜지스터와;

    상기 제 2 전원 라인의 전압을 분배하여 분배 전압을 발생하는 전압 분배부와; 그리고

    상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 상기 NMOS 트랜지스터의 게이트 전압을 제어하는 비교부를 포함하는 반도체 장치.
16. 제 9 항에 있어서,

    상기 고전압이 제 1 목표 전압에 도달할 때, 상기 전류 바이패스 회로의 전류 공급은 차단되는 반면에 상기 제 2 전원 라인이 상기 제 1 목표 전압보다 낮은 제 2 목표 전압에 도달할 때까지 상기 제 2 전원 라인으로의 전류 공급은 상기 제 1 PMOS 트랜지스터를 통해 행해지는 반도체 장치.
17. 제 1 전원 라인으로 고전압을 출력하는 고전압 발생 회로와;

    상기 제 1 전원 라인과 제 2 전원 라인 사이에 연결된 제 1 및 제 2 다이오드-연결된 NMOS 트랜지스터들과;

    상기 제 1 및 제 2 전원 라인들 사이에 연결된 제 1 PMOS 트랜지스터와;

    상기 제 1 전원 라인에 연결되며, 상기 제 1 PMOS 트랜지스터와 전류 미러를 구성하는 제 2 PMOS 트랜지스터와;

    상기 제 2 PMOS 트랜지스터의 드레인과 전류원 사이에 연결된 NMOS 트랜지스터와;

    상기 제 2 전원 라인의 전압을 분배하여 분배 전압을 발생하는 전압 분배부와; 그리고

    상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 상기 NMOS 트랜지스터의 게이트 전압을 제어하는 비교부를 포함하는 반도체 장치.

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