JP2000049314A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2000049314A JP2000049314A JP21414898A JP21414898A JP2000049314A JP 2000049314 A JP2000049314 A JP 2000049314A JP 21414898 A JP21414898 A JP 21414898A JP 21414898 A JP21414898 A JP 21414898A JP 2000049314 A JP2000049314 A JP 2000049314A
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Abstract
(57)【要約】
【課題】 分圧用抵抗素子の抵抗値を一定の大きさに保
つことができ、コンタクト補償インプラによる抵抗値の
誤差を低減でき、所望の電圧増加分でワード線電圧を生
成できる電圧供給回路を有する不揮発性半導体記憶装置
を提供する。 【解決手段】 昇圧回路１０の昇圧電圧ＶPPの出力端子
と分圧点ＮＤ０との間に、分圧用抵抗素子Ｒｘ０, Ｒ
（０）〜Ｒ（１２）を直列に接続し、分圧点ＮＤ０と接
地電位ＧＮＤとの間に、抵抗素子Ｒｙ０を接続する。書
き込み回数をカウントするカウンタ２０のカウント値に
応じてデコーダ３０により制御信号ＣＮＴ０，ＣＮＴ
１，…，ＣＮＴ１２を出力し、トランジスタＮＴ０〜Ｎ
Ｔ１２を制御して分圧用抵抗素子を切り換える。分圧電
圧Ｖｒと基準電圧Ｖref との比較結果に応じて昇圧回路
１０へのクロック信号の供給を制御するので、書き込み
毎にΔＶPPだけ増加する電圧ＶPPを選択ワード線に供給
できる。
つことができ、コンタクト補償インプラによる抵抗値の
誤差を低減でき、所望の電圧増加分でワード線電圧を生
成できる電圧供給回路を有する不揮発性半導体記憶装置
を提供する。 【解決手段】 昇圧回路１０の昇圧電圧ＶPPの出力端子
と分圧点ＮＤ０との間に、分圧用抵抗素子Ｒｘ０, Ｒ
（０）〜Ｒ（１２）を直列に接続し、分圧点ＮＤ０と接
地電位ＧＮＤとの間に、抵抗素子Ｒｙ０を接続する。書
き込み回数をカウントするカウンタ２０のカウント値に
応じてデコーダ３０により制御信号ＣＮＴ０，ＣＮＴ
１，…，ＣＮＴ１２を出力し、トランジスタＮＴ０〜Ｎ
Ｔ１２を制御して分圧用抵抗素子を切り換える。分圧電
圧Ｖｒと基準電圧Ｖref との比較結果に応じて昇圧回路
１０へのクロック信号の供給を制御するので、書き込み
毎にΔＶPPだけ増加する電圧ＶPPを選択ワード線に供給
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に各メモリセルに１ビット以上のデータを記
憶可能な多値メモリ装置に関するものである。
憶装置、特に各メモリセルに１ビット以上のデータを記
憶可能な多値メモリ装置に関するものである。
【０００２】
【従来の技術】多値メモリ装置では、メモリセルの電荷
蓄積層であるフローティングゲートに記憶データに応じ
た電荷を注入し、メモリセルのしきい値電圧を２以上の
レベルに設定することにより、一つのメモリセルに１ビ
ット以上のデータを記憶することが可能である。例え
ば、図３に示すように、メモリセルのしきい値電圧が分
布０から分布７までの８つの範囲に設定されている。こ
こで、例えば、しきい値電圧の分布０〜分布７をそれぞ
れ３ビットのデータ“１１１”〜“０００”に対応させ
ることによって、一つのメモリセルに３ビットのデータ
を記憶可能な多値メモリを実現できる。
蓄積層であるフローティングゲートに記憶データに応じ
た電荷を注入し、メモリセルのしきい値電圧を２以上の
レベルに設定することにより、一つのメモリセルに１ビ
ット以上のデータを記憶することが可能である。例え
ば、図３に示すように、メモリセルのしきい値電圧が分
布０から分布７までの８つの範囲に設定されている。こ
こで、例えば、しきい値電圧の分布０〜分布７をそれぞ
れ３ビットのデータ“１１１”〜“０００”に対応させ
ることによって、一つのメモリセルに３ビットのデータ
を記憶可能な多値メモリを実現できる。
【０００３】図３に示すように、しきい値電圧Ｖthは０
Ｖから約４．０Ｖの電圧範囲内に、分布１から分布７ま
での７つの分布範囲が設けられている。このため、多値
メモリにおいて従来の１ビットのみを記憶するメモリセ
ルに比べて、しきい値電圧Ｖthの分布範囲を狭く設定し
なければならない。
Ｖから約４．０Ｖの電圧範囲内に、分布１から分布７ま
での７つの分布範囲が設けられている。このため、多値
メモリにおいて従来の１ビットのみを記憶するメモリセ
ルに比べて、しきい値電圧Ｖthの分布範囲を狭く設定し
なければならない。
【０００４】多値メモリにおいてメモリセルのしきい値
電圧Ｖthの分布幅を狭く保ちつつ書き込み時間を短縮す
る方法として、書き込み毎にワード線電圧を一定の電圧
づつ増加させる、いわゆるＩＳＰＰ（Incremental Step
Pulse Programing ）制御は有効な方法である。ＩＳＰ
Ｐ法では、書き込みを複数回にわたって行う。書き込み
回数の増加に伴って選択メモリセルへ印加する電圧のレ
ベルを変化させていく。このため、通常、図４に示す電
圧供給回路を用いて書き込み毎に異なる電圧を発生し、
ワード線に供給する。
電圧Ｖthの分布幅を狭く保ちつつ書き込み時間を短縮す
る方法として、書き込み毎にワード線電圧を一定の電圧
づつ増加させる、いわゆるＩＳＰＰ（Incremental Step
Pulse Programing ）制御は有効な方法である。ＩＳＰ
Ｐ法では、書き込みを複数回にわたって行う。書き込み
回数の増加に伴って選択メモリセルへ印加する電圧のレ
ベルを変化させていく。このため、通常、図４に示す電
圧供給回路を用いて書き込み毎に異なる電圧を発生し、
ワード線に供給する。
【０００５】図示のようにこの電圧発生回路は、主に昇
圧回路１０、分圧用抵抗素子Ｒｘ、Ｒｙおよびコンパレ
ータＣＭＰ１により構成されている。昇圧回路１０は、
入力されたクロック信号ＣＬＫに応じて昇圧動作を行
い、昇圧電圧ＶPPを出力する。昇圧回路１０の出力端子
と接地電位ＧＮＤとの間に、抵抗素子Ｒｘ，Ｒｙおよび
ｎＭＯＳトランジスタＮＴ１が直列に接続されている。
抵抗素子ＲｘとＲｙとの接続点から分圧電圧Ｖｒが得ら
れる。なお、トランジスタＮＴ１のゲートに、プログラ
ム信号ＰＧＭが印加されている。プログラム信号ＰＧＭ
は、プログラム動作時にアクティブのハイレベルに保持
され、それ以外のときにローレベルに保持されているの
で、プログラム動作のとき分圧電圧Ｖｒが得られ、それ
以外のとき分圧電圧Ｖｒはほぼ昇圧回路１０の出力電圧
ＶPPと同じレベルに保持されるが、プログラム動作以外
のときはクロック信号ＣＬＫも停止し、昇圧回路１０の
出力はＶcc程度に保持されている。
圧回路１０、分圧用抵抗素子Ｒｘ、Ｒｙおよびコンパレ
ータＣＭＰ１により構成されている。昇圧回路１０は、
入力されたクロック信号ＣＬＫに応じて昇圧動作を行
い、昇圧電圧ＶPPを出力する。昇圧回路１０の出力端子
と接地電位ＧＮＤとの間に、抵抗素子Ｒｘ，Ｒｙおよび
ｎＭＯＳトランジスタＮＴ１が直列に接続されている。
抵抗素子ＲｘとＲｙとの接続点から分圧電圧Ｖｒが得ら
れる。なお、トランジスタＮＴ１のゲートに、プログラ
ム信号ＰＧＭが印加されている。プログラム信号ＰＧＭ
は、プログラム動作時にアクティブのハイレベルに保持
され、それ以外のときにローレベルに保持されているの
で、プログラム動作のとき分圧電圧Ｖｒが得られ、それ
以外のとき分圧電圧Ｖｒはほぼ昇圧回路１０の出力電圧
ＶPPと同じレベルに保持されるが、プログラム動作以外
のときはクロック信号ＣＬＫも停止し、昇圧回路１０の
出力はＶcc程度に保持されている。
【０００６】分圧電圧ＶｒはコンパレータＣＭＰ１に入
力され、基準電圧Ｖref と比較される。例えば、分圧電
圧Ｖｒが基準電圧Ｖref より高い場合に、コンパレータ
ＣＭＰ１よりローレベルの信号が出力され、逆に分圧電
圧Ｖｒが基準電圧Ｖref より低い場合に、コンパレータ
ＣＭＰ１よりハイレベルの信号が出力される。 このた
め、分圧電圧Ｖｒが基準電圧Ｖref より低い場合に、ク
ロック信号ＣＬＫがＮＡＮＤゲートＮＡＮＤ１およびイ
ンバータＩＮＶ１を介して昇圧回路１０に供給される。
昇圧回路１０は、入力されたクロック信号ＣＬＫに応じ
て昇圧動作を行い、出力電圧ＶPPのレベルが上昇する。
逆に、分圧電圧Ｖｒが基準電圧Ｖref より高い場合に、
ＮＡＮＤゲートＮＡＮＤ１の出力端子がハイレベルに保
持され、インバータＩＮＶ１の出力端子がローレベルに
保持されるので、昇圧回路１０にはクロック信号ＣＬＫ
が供給されない。この場合に昇圧回路１０は停止し、出
力電圧ＶPPのレベルはリーク電流等により徐々に降下す
る。
力され、基準電圧Ｖref と比較される。例えば、分圧電
圧Ｖｒが基準電圧Ｖref より高い場合に、コンパレータ
ＣＭＰ１よりローレベルの信号が出力され、逆に分圧電
圧Ｖｒが基準電圧Ｖref より低い場合に、コンパレータ
ＣＭＰ１よりハイレベルの信号が出力される。 このた
め、分圧電圧Ｖｒが基準電圧Ｖref より低い場合に、ク
ロック信号ＣＬＫがＮＡＮＤゲートＮＡＮＤ１およびイ
ンバータＩＮＶ１を介して昇圧回路１０に供給される。
昇圧回路１０は、入力されたクロック信号ＣＬＫに応じ
て昇圧動作を行い、出力電圧ＶPPのレベルが上昇する。
逆に、分圧電圧Ｖｒが基準電圧Ｖref より高い場合に、
ＮＡＮＤゲートＮＡＮＤ１の出力端子がハイレベルに保
持され、インバータＩＮＶ１の出力端子がローレベルに
保持されるので、昇圧回路１０にはクロック信号ＣＬＫ
が供給されない。この場合に昇圧回路１０は停止し、出
力電圧ＶPPのレベルはリーク電流等により徐々に降下す
る。
【０００７】このような制御により、昇圧回路１０の出
力電圧ＶPPは、基準電圧Ｖref および分圧用抵抗素子Ｒ
ｘ，Ｒｙの抵抗値により設定されたレベルに保持され
る。即ち、昇圧回路１０が安定した動作状態に達したと
き、次式の関係が成る立つ。
力電圧ＶPPは、基準電圧Ｖref および分圧用抵抗素子Ｒ
ｘ，Ｒｙの抵抗値により設定されたレベルに保持され
る。即ち、昇圧回路１０が安定した動作状態に達したと
き、次式の関係が成る立つ。
【０００８】
【数１】
【０００９】式（１）により、電圧ＶPPが次のように求
められる。
められる。
【００１０】
【数２】
【００１１】図４に示すように、分圧用抵抗素子Ｒｙの
抵抗値を可変にし、所望の電圧ＶPPに応じてその抵抗値
を制御することによって、昇圧回路１０から必要な電圧
ＶPPが得られる。
抵抗値を可変にし、所望の電圧ＶPPに応じてその抵抗値
を制御することによって、昇圧回路１０から必要な電圧
ＶPPが得られる。
【００１２】図５は、図４に示す電圧供給回路の一具体
例を示している。図示のように、この電圧供給回路は、
昇圧回路１０、カウンタ２０ａ、デコーダ３０ａ、コン
パレータ４０、分圧用抵抗素子Ｒｘ０，Ｒｘ１，Ｒｙ
０，Ｒｙ１，Ｒ（０）〜Ｒ（６）およびこれらの抵抗素
子を切り換えるためのトランジスタによって構成されて
いる。
例を示している。図示のように、この電圧供給回路は、
昇圧回路１０、カウンタ２０ａ、デコーダ３０ａ、コン
パレータ４０、分圧用抵抗素子Ｒｘ０，Ｒｘ１，Ｒｙ
０，Ｒｙ１，Ｒ（０）〜Ｒ（６）およびこれらの抵抗素
子を切り換えるためのトランジスタによって構成されて
いる。
【００１３】昇圧回路１０は、チャージポンプとなるキ
ャパシタおよびダイオード接続されているトランジスタ
からなる昇圧段を複数段設けて構成されている。各昇圧
段のキャパシタはクロック信号ＣＫおよびその反転信号
／ＣＫにより交互にチャージされるので、最終段から電
源電圧ＶCCより高い電圧ＶPPが出力される。このように
構成された昇圧回路１０において、クロック信号ＣＫお
よびその反転信号／ＣＫが供給されると、昇圧動作が行
われ、出力電圧ＶPPが上昇し、逆にクロック信号ＣＫお
よびその反転信号／ＣＫの供給が停止すると、昇圧動作
が停止し、出力電圧ＶPPが低下する。このため、昇圧回
路１０へのクロック信号ＣＫおよびその反転信号／ＣＫ
の供給を制御することによって、出力電圧ＶPPのレベル
を制御することができる。
ャパシタおよびダイオード接続されているトランジスタ
からなる昇圧段を複数段設けて構成されている。各昇圧
段のキャパシタはクロック信号ＣＫおよびその反転信号
／ＣＫにより交互にチャージされるので、最終段から電
源電圧ＶCCより高い電圧ＶPPが出力される。このように
構成された昇圧回路１０において、クロック信号ＣＫお
よびその反転信号／ＣＫが供給されると、昇圧動作が行
われ、出力電圧ＶPPが上昇し、逆にクロック信号ＣＫお
よびその反転信号／ＣＫの供給が停止すると、昇圧動作
が停止し、出力電圧ＶPPが低下する。このため、昇圧回
路１０へのクロック信号ＣＫおよびその反転信号／ＣＫ
の供給を制御することによって、出力電圧ＶPPのレベル
を制御することができる。
【００１４】昇圧回路１０の出力電圧ＶPPは、直列に接
続されている分圧用抵抗素子Ｒｘ０，Ｒｘ１，Ｒｙ０，
Ｒｙ１，Ｒ（６），Ｒ（５），…，Ｒ（１），Ｒ（０）
により分圧され、抵抗素子Ｒｘ０とＲｙ０との接続点か
ら分圧電圧Ｖｒが得られる。当該分圧電圧Ｖｒはコンパ
レータ４０により基準電圧Ｖref と比較される。図示の
ように、コンパレータ４０は、差動増幅回路により構成
され、その一方の差動入力端子に分圧電圧Ｖｒが入力さ
れ、他方の差動入力端子に基準電圧Ｖref が入力され
る。比較の結果に応じてコンパレータ４０の出力信号Ｓ
Ｖのレベルが設定され、信号ＳＶによってクロック信号
ＣＫおよびその反転信号／ＣＫの出力が制御される。
続されている分圧用抵抗素子Ｒｘ０，Ｒｘ１，Ｒｙ０，
Ｒｙ１，Ｒ（６），Ｒ（５），…，Ｒ（１），Ｒ（０）
により分圧され、抵抗素子Ｒｘ０とＲｙ０との接続点か
ら分圧電圧Ｖｒが得られる。当該分圧電圧Ｖｒはコンパ
レータ４０により基準電圧Ｖref と比較される。図示の
ように、コンパレータ４０は、差動増幅回路により構成
され、その一方の差動入力端子に分圧電圧Ｖｒが入力さ
れ、他方の差動入力端子に基準電圧Ｖref が入力され
る。比較の結果に応じてコンパレータ４０の出力信号Ｓ
Ｖのレベルが設定され、信号ＳＶによってクロック信号
ＣＫおよびその反転信号／ＣＫの出力が制御される。
【００１５】例えば、分圧電圧Ｖｒが基準電圧Ｖref よ
り高いとき、コンパレータ４０の出力信号ＳＶはローレ
ベルに保持され、クロック信号ＣＫおよびその反転信号
／ＣＫが出力されないが、分圧電圧Ｖｒが基準電圧Ｖ
ref より低いとき、コンパレータ４０の出力信号ＳＶは
ハイレベルに保持され、クロック信号ＣＫおよびその反
転信号／ＣＫが出力される。
り高いとき、コンパレータ４０の出力信号ＳＶはローレ
ベルに保持され、クロック信号ＣＫおよびその反転信号
／ＣＫが出力されないが、分圧電圧Ｖｒが基準電圧Ｖ
ref より低いとき、コンパレータ４０の出力信号ＳＶは
ハイレベルに保持され、クロック信号ＣＫおよびその反
転信号／ＣＫが出力される。
【００１６】昇圧回路１０は、クロック信号ＣＫおよび
その反転信号／ＣＫに応じて昇圧動作をし、ｋ番目のプ
ログラム時の出力電圧ＶPP（ｋ）のレベルを設定する。
このように構成された電圧供給回路において分圧電圧Ｖ
ｒが基準電圧Ｖref と等しくなるようにクロック信号Ｃ
Ｋおよびその反転信号／ＣＫの供給が制御される。即
ち、次式が成り立つ。
その反転信号／ＣＫに応じて昇圧動作をし、ｋ番目のプ
ログラム時の出力電圧ＶPP（ｋ）のレベルを設定する。
このように構成された電圧供給回路において分圧電圧Ｖ
ｒが基準電圧Ｖref と等しくなるようにクロック信号Ｃ
Ｋおよびその反転信号／ＣＫの供給が制御される。即
ち、次式が成り立つ。
【００１７】
【数３】
【００１８】なお、図５に示す分圧用抵抗素子Ｒｘ１お
よびＲｙ１は、フューズＦｘ１およびＦｙ１を切断する
ことにより分圧に加わる。例えば、フューズＦｘ１また
はＦｙ１をレーザで切断することにより、分圧用抵抗素
子を微調整でき、分圧電圧Ｖｒのオフセットを調整する
ことで、例えば、出力電圧ＶPPの初期値ＶPP（０）を調
整することができる。式（３）に応じて、出力電圧ＶPP
（ｋ）が求められる。
よびＲｙ１は、フューズＦｘ１およびＦｙ１を切断する
ことにより分圧に加わる。例えば、フューズＦｘ１また
はＦｙ１をレーザで切断することにより、分圧用抵抗素
子を微調整でき、分圧電圧Ｖｒのオフセットを調整する
ことで、例えば、出力電圧ＶPPの初期値ＶPP（０）を調
整することができる。式（３）に応じて、出力電圧ＶPP
（ｋ）が求められる。
【００１９】
【数４】
【００２０】式（４）に基づき、出力電圧ＶPP（ｋ）の
増加分ΔＶPP（ｋ）が次式により求められる。
増加分ΔＶPP（ｋ）が次式により求められる。
【００２１】
【数５】
【００２２】さらに、分圧用抵抗素子に流れる電流Ｉｒ
（ｋ）は次式により求められる。
（ｋ）は次式により求められる。
【００２３】
【数６】
【００２４】
【発明が解決しようとする課題】ところで、上述した従
来の電圧発生回路において、ＩＳＰＰ法における電圧Ｖ
PP（ｋ）の増加分ΔＶPP（ｋ）を一定にするために、分
圧用抵抗素子を一定にすることができない。さらに、分
圧用抵抗素子の切り換えに従って分圧用抵抗素子に流れ
る電流が変化し、その結果負荷に供給する電流を一定に
保つことができないという不利益がある。
来の電圧発生回路において、ＩＳＰＰ法における電圧Ｖ
PP（ｋ）の増加分ΔＶPP（ｋ）を一定にするために、分
圧用抵抗素子を一定にすることができない。さらに、分
圧用抵抗素子の切り換えに従って分圧用抵抗素子に流れ
る電流が変化し、その結果負荷に供給する電流を一定に
保つことができないという不利益がある。
【００２５】式（５）により、昇圧電圧ＶPP（ｋ）の増
加分ΔＶPP（ｋ）を一定にするにはαを一定に保つ必要
がある。αの分母はｋが大きくなるに従って小さくなる
ので、分子のＲ（６−ｋ）も小さくする必要がある。即
ち、昇圧電圧ＶPP（ｋ）の増加分ΔＶPP（ｋ）を一定に
するために、分圧用抵抗素子は一定にならない。さら
に、式（６）において、ｋが大きくなるに従って、分母
が小さくなるので、分圧用抵抗素子列に流れる電流がｋ
が大きくなると、小さくなることが分かる。
加分ΔＶPP（ｋ）を一定にするにはαを一定に保つ必要
がある。αの分母はｋが大きくなるに従って小さくなる
ので、分子のＲ（６−ｋ）も小さくする必要がある。即
ち、昇圧電圧ＶPP（ｋ）の増加分ΔＶPP（ｋ）を一定に
するために、分圧用抵抗素子は一定にならない。さら
に、式（６）において、ｋが大きくなるに従って、分母
が小さくなるので、分圧用抵抗素子列に流れる電流がｋ
が大きくなると、小さくなることが分かる。
【００２６】ここで、一例としてＩＳＰＰ法における電
圧ＶPPの初期値ＶPP（０）を１７．０Ｖ、ステップごと
に電圧ＶPPの増加分ΔＶPP（ｋ）を０．５Ｖ、基準電圧
Ｖref を１．５Ｖ、抵抗素子Ｒｘ０の抵抗値を２ＭΩ
（メガオウム）、抵抗素子Ｒｙ０の抵抗値を１５７．８
９ｋΩとし、さらに、分圧用抵抗素子を形成するポリシ
リコン層の単位長さにおける抵抗値ρを２ｋΩ、ポリシ
リコン層の幅を１μｍとした場合に、ステップｋ（ｋ＝
０〜７）ごとの昇圧電圧ＶPP（ｋ）、分圧用抵抗素子Ｒ
（０），Ｒ（１），…，Ｒ（６）のそれぞれの抵抗値お
よび各抵抗値を実現するためのポリシリコン抵抗の長さ
Ｒｌ（ｋ）、並びに分圧用抵抗素子に流れる電流Ｉｒ
（ｋ）を表１に示す。
圧ＶPPの初期値ＶPP（０）を１７．０Ｖ、ステップごと
に電圧ＶPPの増加分ΔＶPP（ｋ）を０．５Ｖ、基準電圧
Ｖref を１．５Ｖ、抵抗素子Ｒｘ０の抵抗値を２ＭΩ
（メガオウム）、抵抗素子Ｒｙ０の抵抗値を１５７．８
９ｋΩとし、さらに、分圧用抵抗素子を形成するポリシ
リコン層の単位長さにおける抵抗値ρを２ｋΩ、ポリシ
リコン層の幅を１μｍとした場合に、ステップｋ（ｋ＝
０〜７）ごとの昇圧電圧ＶPP（ｋ）、分圧用抵抗素子Ｒ
（０），Ｒ（１），…，Ｒ（６）のそれぞれの抵抗値お
よび各抵抗値を実現するためのポリシリコン抵抗の長さ
Ｒｌ（ｋ）、並びに分圧用抵抗素子に流れる電流Ｉｒ
（ｋ）を表１に示す。
【００２７】
【表１】
【００２８】表１に示すように、本例の電圧供給回路に
おいて、ステップｋが増加するに従って昇圧電圧Ｖ
PP（ｋ）が０．５Ｖづつ増加している。これを実現する
ために各分布用抵抗素子Ｒ（０），Ｒ（１），…，Ｒ
（７）の抵抗値が６．０５ｋΩから４．０５ｋΩに低減
していく。このため、これらの分圧用抵抗素子を形成す
るポリシリコン層も短くなる。
おいて、ステップｋが増加するに従って昇圧電圧Ｖ
PP（ｋ）が０．５Ｖづつ増加している。これを実現する
ために各分布用抵抗素子Ｒ（０），Ｒ（１），…，Ｒ
（７）の抵抗値が６．０５ｋΩから４．０５ｋΩに低減
していく。このため、これらの分圧用抵抗素子を形成す
るポリシリコン層も短くなる。
【００２９】ポリシリコンからなる分圧用抵抗素子は、
図６に示す平面図で表される。図示のように、各抵抗素
子はコンタクトの間に形成されたポリシリコン層で構成
されている。さらに、各コンタクトの回りにコンタクト
補償インプラ部分が形成されている。各抵抗素子の抵抗
値Ｒは、ポリシリコン層の幅Ｗおよび長さＬにより決定
される。さらに、コンタクト補償インプラの抵抗を考慮
すると、抵抗値Ｒは次式により求められる。
図６に示す平面図で表される。図示のように、各抵抗素
子はコンタクトの間に形成されたポリシリコン層で構成
されている。さらに、各コンタクトの回りにコンタクト
補償インプラ部分が形成されている。各抵抗素子の抵抗
値Ｒは、ポリシリコン層の幅Ｗおよび長さＬにより決定
される。さらに、コンタクト補償インプラの抵抗を考慮
すると、抵抗値Ｒは次式により求められる。
【００３０】
【数７】
【００３１】式（７）において、ＲCOはコンタクト補償
インプラ部分の抵抗で、通常数百Ωである。（ρ×Ｌ／
Ｗ）は、ポリシリコン層に形成された抵抗素子の抵抗値
となる。この抵抗値が大きい場合に、即ちポリシリコン
層の長さＬが大きい場合に、コンタクト補償インプラ部
分の抵抗ＲCOは無視できるが、所望の抵抗値が小さくな
り、ポリシリコン層の長さＬが短く形成されたとき、コ
ンタクト補償インプラ部分の抵抗ＲCOは無視できなくな
る。特に、各分圧用抵抗素子の抵抗値が一定ではなく、
且つプロセスのバラツキによりそれぞれのコンタクト補
償インプラ部分の抵抗値が異なる場合に、分圧用抵抗素
子の抵抗値に大きな誤差が生じる。
インプラ部分の抵抗で、通常数百Ωである。（ρ×Ｌ／
Ｗ）は、ポリシリコン層に形成された抵抗素子の抵抗値
となる。この抵抗値が大きい場合に、即ちポリシリコン
層の長さＬが大きい場合に、コンタクト補償インプラ部
分の抵抗ＲCOは無視できるが、所望の抵抗値が小さくな
り、ポリシリコン層の長さＬが短く形成されたとき、コ
ンタクト補償インプラ部分の抵抗ＲCOは無視できなくな
る。特に、各分圧用抵抗素子の抵抗値が一定ではなく、
且つプロセスのバラツキによりそれぞれのコンタクト補
償インプラ部分の抵抗値が異なる場合に、分圧用抵抗素
子の抵抗値に大きな誤差が生じる。
【００３２】さらに、表１により昇圧電圧ＶPP（ｋ）が
大きくなるにつれて、分圧用抵抗素子に流れる電流Ｉｒ
（ｋ）も大きくなる。このため、負荷に供給する電流の
量が低減するので、電圧供給回路の負荷駆動能力が一定
ではなくなり、ワード線電圧の立ち上がり時間が長くな
る。
大きくなるにつれて、分圧用抵抗素子に流れる電流Ｉｒ
（ｋ）も大きくなる。このため、負荷に供給する電流の
量が低減するので、電圧供給回路の負荷駆動能力が一定
ではなくなり、ワード線電圧の立ち上がり時間が長くな
る。
【００３３】多値メモリにおいて、一つのメモリセルに
記憶するビット数を多くする場合に、しきい値電圧Ｖth
の分布幅を狭くすることが必要である。このため、例え
ば、図５に示す電圧供給回路において、ＩＳＰＰ法によ
る書き込みを行う場合に、各ステップの電圧ＶPPの増加
分ΔＶPPを小さく制御しなければならない。このため、
分圧用抵抗素子の抵抗値も小さく設定する必要があり、
それに伴ってステップ回数を多く設定する必要がある。
図７に４値に適用した場合の電圧供給回路の回路例を示
している。図示のように、この電圧供給回路は、デコー
ダ３０ｂからの制御信号ＣＮＴ１〜ＣＮＴ１３に応じて
切り換え用トランジスタのオン／オフを制御することに
よって、分圧用抵抗素子Ｒ（０），Ｒ（１），…，Ｒ
（１２）を切り換えて、レベルの異なる１４の電圧ＶPP
（０）〜ＶPP（１３）を供給することができる。
記憶するビット数を多くする場合に、しきい値電圧Ｖth
の分布幅を狭くすることが必要である。このため、例え
ば、図５に示す電圧供給回路において、ＩＳＰＰ法によ
る書き込みを行う場合に、各ステップの電圧ＶPPの増加
分ΔＶPPを小さく制御しなければならない。このため、
分圧用抵抗素子の抵抗値も小さく設定する必要があり、
それに伴ってステップ回数を多く設定する必要がある。
図７に４値に適用した場合の電圧供給回路の回路例を示
している。図示のように、この電圧供給回路は、デコー
ダ３０ｂからの制御信号ＣＮＴ１〜ＣＮＴ１３に応じて
切り換え用トランジスタのオン／オフを制御することに
よって、分圧用抵抗素子Ｒ（０），Ｒ（１），…，Ｒ
（１２）を切り換えて、レベルの異なる１４の電圧ＶPP
（０）〜ＶPP（１３）を供給することができる。
【００３４】以下、図７において抵抗素子Ｒｘ１，Ｒｙ
１と並列に接続されているフューズＦｘ１およびＦｙ１
が接続している（切断していない）場合の電圧ＶPPなど
を考察する。図示のように電圧供給回路が安定して動作
するとき、分圧電圧Ｖｒが基準電圧Ｖref と等しくなる
ように、昇圧回路１０へのクロック信号ＣＫおよびその
反転信号／ＣＫの供給が制御される。このため、各ステ
ップにおける電圧ＶPP（ｋ）は次式により求められる。
１と並列に接続されているフューズＦｘ１およびＦｙ１
が接続している（切断していない）場合の電圧ＶPPなど
を考察する。図示のように電圧供給回路が安定して動作
するとき、分圧電圧Ｖｒが基準電圧Ｖref と等しくなる
ように、昇圧回路１０へのクロック信号ＣＫおよびその
反転信号／ＣＫの供給が制御される。このため、各ステ
ップにおける電圧ＶPP（ｋ）は次式により求められる。
【００３５】
【数８】
【００３６】式（８）に基づき、電圧ＶPPの増加分ΔＶ
PP（ｋ）が次式により求められる。
PP（ｋ）が次式により求められる。
【００３７】
【数９】
【００３８】さらに、分圧用抵抗素子に流れる電流Ｉｒ
（ｋ）は次式により求められる。
（ｋ）は次式により求められる。
【００３９】
【数１０】
【００４０】ここで、電圧ＶPPの初期値ＶPP（０）を１
７．０Ｖ、ステップごとの電圧ＶPP（ｋ）の増加分ΔＶ
PP（ｋ）を０．３Ｖ、基準電圧Ｖref を１．５Ｖ、抵抗
素子Ｒｘ０の抵抗値を２ＭΩ、抵抗素子Ｒｙ０の抵抗値
を１５４．６４ｋΩとし、さらに、分圧用抵抗素子を形
成するポリシリコン層の単位長さにおける抵抗値ρを２
ｋΩ、ポリシリコン層の幅を１μｍとした場合に、ステ
ップｋ（ｋ＝０〜１３）ごとの電圧ＶPP（ｋ）、分圧用
抵抗素子Ｒ（０），Ｒ（１），…，Ｒ（１２）のそれぞ
れの抵抗値および各抵抗値を実現するためのポリシリコ
ン抵抗の長さＲｌ（ｋ）、並びに分圧用抵抗素子に流れ
る電流Ｉｒ（ｋ）を表２に示す。
７．０Ｖ、ステップごとの電圧ＶPP（ｋ）の増加分ΔＶ
PP（ｋ）を０．３Ｖ、基準電圧Ｖref を１．５Ｖ、抵抗
素子Ｒｘ０の抵抗値を２ＭΩ、抵抗素子Ｒｙ０の抵抗値
を１５４．６４ｋΩとし、さらに、分圧用抵抗素子を形
成するポリシリコン層の単位長さにおける抵抗値ρを２
ｋΩ、ポリシリコン層の幅を１μｍとした場合に、ステ
ップｋ（ｋ＝０〜１３）ごとの電圧ＶPP（ｋ）、分圧用
抵抗素子Ｒ（０），Ｒ（１），…，Ｒ（１２）のそれぞ
れの抵抗値および各抵抗値を実現するためのポリシリコ
ン抵抗の長さＲｌ（ｋ）、並びに分圧用抵抗素子に流れ
る電流Ｉｒ（ｋ）を表２に示す。
【００４１】
【表２】
【００４２】表２に示すように、昇圧電圧ＶPP（ｋ）が
大きくなるにつれて、分圧用抵抗素子が小さくなる。こ
のため、これらの分圧用抵抗素子を形成するポリシリコ
ン層も短くなる。この場合に、コンタクト補償インプラ
の抵抗による誤差が大きくなる。さらに、表２に示すよ
うに、昇圧電圧ＶPP（ｋ）が大きくなると、分圧用抵抗
素子列に流れる電流Ｉｒ（ｋ）が大きくなる。一方、昇
圧回路１０の出力電圧ＶPP（ｋ）が大きくなると、バッ
クバイアス効果などにより昇圧回路１０を構成するトラ
ンジスタの電流が小さくなる。このため、電圧ＶPPが大
きくなると、負荷に供給する電流が小さくなり、負荷
（ワード線）の立ち上がりが遅くなるという不利益が生
じる。
大きくなるにつれて、分圧用抵抗素子が小さくなる。こ
のため、これらの分圧用抵抗素子を形成するポリシリコ
ン層も短くなる。この場合に、コンタクト補償インプラ
の抵抗による誤差が大きくなる。さらに、表２に示すよ
うに、昇圧電圧ＶPP（ｋ）が大きくなると、分圧用抵抗
素子列に流れる電流Ｉｒ（ｋ）が大きくなる。一方、昇
圧回路１０の出力電圧ＶPP（ｋ）が大きくなると、バッ
クバイアス効果などにより昇圧回路１０を構成するトラ
ンジスタの電流が小さくなる。このため、電圧ＶPPが大
きくなると、負荷に供給する電流が小さくなり、負荷
（ワード線）の立ち上がりが遅くなるという不利益が生
じる。
【００４３】さらに、ＩＳＰＰ制御電圧ＶPPの初期値Ｖ
PP（０）がコンタクト補償インプラなどのプロセス変動
により、設計値からずれた場合に、例えば、初期値ＶPP
（０）が設計値より小さい場合に、式（８）により、Ｒ
ｘ０を大きくすれば当該初期値ＶPP（０）を大きくする
ことができる。この場合、図７のフューズＦｘ１をレー
ザで切断することにより、抵抗素子Ｒｘ０を直列に接続
されている抵抗素子Ｒｘ０とＲｘ１で置き換えられる。
このため、初期値ＶPP（０）が大きくなる。しかし、式
（９）により、各ステップの電圧ＶPPの増加分ΔＶPPも
大きくなってしまう。ＩＳＰＰ法において、電圧ＶPPの
増加分ΔＶPPはしきい値電圧Ｖthの分布幅に影響し、Δ
ＶPPが大きくなると、しきい値電圧Ｖthの分布幅が広が
り、各しきい値電圧Ｖthの分布間の電位差がそれだけ小
さくなって、メモリセルの記憶データの信頼性が低下し
てしまう。
PP（０）がコンタクト補償インプラなどのプロセス変動
により、設計値からずれた場合に、例えば、初期値ＶPP
（０）が設計値より小さい場合に、式（８）により、Ｒ
ｘ０を大きくすれば当該初期値ＶPP（０）を大きくする
ことができる。この場合、図７のフューズＦｘ１をレー
ザで切断することにより、抵抗素子Ｒｘ０を直列に接続
されている抵抗素子Ｒｘ０とＲｘ１で置き換えられる。
このため、初期値ＶPP（０）が大きくなる。しかし、式
（９）により、各ステップの電圧ＶPPの増加分ΔＶPPも
大きくなってしまう。ＩＳＰＰ法において、電圧ＶPPの
増加分ΔＶPPはしきい値電圧Ｖthの分布幅に影響し、Δ
ＶPPが大きくなると、しきい値電圧Ｖthの分布幅が広が
り、各しきい値電圧Ｖthの分布間の電位差がそれだけ小
さくなって、メモリセルの記憶データの信頼性が低下し
てしまう。
【００４４】逆に、初期値ＶPP（０）が設計値より大き
い場合に、式（８）により、Ｒｙ０を大きくすれば初期
値ＶPP（０）を小さくすることができる。この場合、図
７のフューズＦｙ１をレーザで切断することにより、抵
抗素子Ｒｙ０を直列に接続されている抵抗素子Ｒｙ０と
Ｒｙ１で置き換えられる。しかし、式（９）により、各
ステップに電圧ＶPPの増加分ΔＶPPも小さくなってしま
う。この結果、一回の書き込みにおけるしきい値電圧Ｖ
thの変動分が小さくなり、所定回数の書き込みが終了し
たとき書き込みの遅いメモリセルのしきい値電圧Ｖthが
必要なレベルに達せない可能性がある。
い場合に、式（８）により、Ｒｙ０を大きくすれば初期
値ＶPP（０）を小さくすることができる。この場合、図
７のフューズＦｙ１をレーザで切断することにより、抵
抗素子Ｒｙ０を直列に接続されている抵抗素子Ｒｙ０と
Ｒｙ１で置き換えられる。しかし、式（９）により、各
ステップに電圧ＶPPの増加分ΔＶPPも小さくなってしま
う。この結果、一回の書き込みにおけるしきい値電圧Ｖ
thの変動分が小さくなり、所定回数の書き込みが終了し
たとき書き込みの遅いメモリセルのしきい値電圧Ｖthが
必要なレベルに達せない可能性がある。
【００４５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、分圧用抵抗素子の抵抗値を一定
の大きさに保つことができ、コンタクト補償インプラに
よる抵抗値の誤差を低減でき、所望の電圧増加分でＩＳ
ＰＰ制御用電圧を生成できる電圧供給回路を有する不揮
発性半導体記憶装置を提供することにある。
のであり、その目的は、分圧用抵抗素子の抵抗値を一定
の大きさに保つことができ、コンタクト補償インプラに
よる抵抗値の誤差を低減でき、所望の電圧増加分でＩＳ
ＰＰ制御用電圧を生成できる電圧供給回路を有する不揮
発性半導体記憶装置を提供することにある。
【００４６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、周囲と電気的
に絶縁されている電荷蓄積層に対して電荷の授受を行う
ことによりしきい値電圧を制御し、当該しきい値電圧に
応じたデータを記憶するメモリセルを有し、書き込み時
に上記メモリセルの制御ゲートに初期値から一定の増加
分で逐次増加する電圧を複数回印加することにより、上
記しきい値電圧を書き込みデータに応じて所定の電圧範
囲内に分布するように制御する不揮発性半導体記憶装置
であって、入力したクロック信号に応じて昇圧動作を行
い、所定のレベルを持つ昇圧電圧を出力する昇圧回路
と、上記昇圧電圧の出力端子と分圧点との間に接続さ
れ、制御信号に応じて抵抗値が逐次変化する第１の分圧
抵抗と、上記分圧点と接地電位との間に接続されている
第２の分圧抵抗と、上記分圧点からの分圧電圧と基準電
圧とを比較する比較回路と、上記比較回路の比較結果に
応じて上記昇圧回路への上記クロック信号の供給を制御
するクロック制御回路とを有する。
め、本発明の不揮発性半導体記憶装置は、周囲と電気的
に絶縁されている電荷蓄積層に対して電荷の授受を行う
ことによりしきい値電圧を制御し、当該しきい値電圧に
応じたデータを記憶するメモリセルを有し、書き込み時
に上記メモリセルの制御ゲートに初期値から一定の増加
分で逐次増加する電圧を複数回印加することにより、上
記しきい値電圧を書き込みデータに応じて所定の電圧範
囲内に分布するように制御する不揮発性半導体記憶装置
であって、入力したクロック信号に応じて昇圧動作を行
い、所定のレベルを持つ昇圧電圧を出力する昇圧回路
と、上記昇圧電圧の出力端子と分圧点との間に接続さ
れ、制御信号に応じて抵抗値が逐次変化する第１の分圧
抵抗と、上記分圧点と接地電位との間に接続されている
第２の分圧抵抗と、上記分圧点からの分圧電圧と基準電
圧とを比較する比較回路と、上記比較回路の比較結果に
応じて上記昇圧回路への上記クロック信号の供給を制御
するクロック制御回路とを有する。
【００４７】また、本発明では、好適には、上記第１の
分圧抵抗は、上記昇圧電圧の出力端子と上記分圧点との
間に直列に接続されている（ｎ＋１）（ｎは正整数）個
の抵抗素子と、上記（ｎ＋１）個の抵抗素子間の接続点
と上記分圧点との間に接続され、ｎ個の制御信号に応じ
てオン／オフが制御されるｎ個のスイッチング素子とを
有し、上記（ｎ＋１）個の抵抗素子の内、上記出力端子
に接続されている抵抗素子を除き、他のｎ個の抵抗素子
の抵抗値が等しく設定されている
分圧抵抗は、上記昇圧電圧の出力端子と上記分圧点との
間に直列に接続されている（ｎ＋１）（ｎは正整数）個
の抵抗素子と、上記（ｎ＋１）個の抵抗素子間の接続点
と上記分圧点との間に接続され、ｎ個の制御信号に応じ
てオン／オフが制御されるｎ個のスイッチング素子とを
有し、上記（ｎ＋１）個の抵抗素子の内、上記出力端子
に接続されている抵抗素子を除き、他のｎ個の抵抗素子
の抵抗値が等しく設定されている
【００４８】また、本発明では、好適には、上記各スイ
ッチング素子は、ソースまたはドレイン拡散層の何れか
をなす不純物拡散層を上記第１の分圧抵抗を構成する各
抵抗素子間の何れかの接続点に接続され、他方の不純物
拡散層が上記分圧点に接続され、ゲートに上記制御信号
が入力されるトランジスタにより構成されている
ッチング素子は、ソースまたはドレイン拡散層の何れか
をなす不純物拡散層を上記第１の分圧抵抗を構成する各
抵抗素子間の何れかの接続点に接続され、他方の不純物
拡散層が上記分圧点に接続され、ゲートに上記制御信号
が入力されるトランジスタにより構成されている
【００４９】さらに、本発明では、書き込みの回数をカ
ウントするｍ（ｍは整数、かつ、２m ≧ｎ）ビットのカ
ウンタと、上記カウンタのカウント値をデコードし、上
記ｎ個の制御信号を出力するデコーダとを有する。
ウントするｍ（ｍは整数、かつ、２m ≧ｎ）ビットのカ
ウンタと、上記カウンタのカウント値をデコードし、上
記ｎ個の制御信号を出力するデコーダとを有する。
【００５０】本発明によれば、昇圧回路の昇圧電圧の出
力端子と分圧点との間に、可変抵抗である第１の分圧抵
抗が接続され、さらに分圧点と接地電位間に第２の分圧
抵抗が接続されている。当該分圧点から得られた分圧電
圧と所定の基準電圧とが比較され、比較結果に応じて上
記昇圧回路へのクロック信号の供給が制御されるので、
上記第１の分圧抵抗の抵抗値を制御することにより、上
記昇圧回路から所望のレベルを持つ電圧が得られる。本
発明において可変抵抗である上記第１の分圧抵抗は、例
えば、複数個の抵抗素子が直列に接続して構成され、書
き込みの回数をカウントするカウンタのカウント値に応
じて上記複数の抵抗素子を切り換えることにより、抵抗
値を切り換えることができる。これによって、例えば、
書き込み毎に一定の増加分だけ逐次増加する電圧が生成
され、当該電圧を選択ワード線に印加することによっ
て、ＩＳＰＰ法に基づく書き込みを実現できる。
力端子と分圧点との間に、可変抵抗である第１の分圧抵
抗が接続され、さらに分圧点と接地電位間に第２の分圧
抵抗が接続されている。当該分圧点から得られた分圧電
圧と所定の基準電圧とが比較され、比較結果に応じて上
記昇圧回路へのクロック信号の供給が制御されるので、
上記第１の分圧抵抗の抵抗値を制御することにより、上
記昇圧回路から所望のレベルを持つ電圧が得られる。本
発明において可変抵抗である上記第１の分圧抵抗は、例
えば、複数個の抵抗素子が直列に接続して構成され、書
き込みの回数をカウントするカウンタのカウント値に応
じて上記複数の抵抗素子を切り換えることにより、抵抗
値を切り換えることができる。これによって、例えば、
書き込み毎に一定の増加分だけ逐次増加する電圧が生成
され、当該電圧を選択ワード線に印加することによっ
て、ＩＳＰＰ法に基づく書き込みを実現できる。
【００５１】
【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置に用いられる電圧供給回路の一実施形態を示
す回路図である。図示のように、本実施形態の電圧供給
回路は、昇圧回路１０、カウンタ２０、デコーダ３０、
コンパレータ（比較回路）４０、分圧用抵抗素子Ｒｘ
０，Ｒｘ１，Ｒｙ０，Ｒｙ１およびＲ（０），Ｒ
（１），…，Ｒ（１２）により構成されている。
体記憶装置に用いられる電圧供給回路の一実施形態を示
す回路図である。図示のように、本実施形態の電圧供給
回路は、昇圧回路１０、カウンタ２０、デコーダ３０、
コンパレータ（比較回路）４０、分圧用抵抗素子Ｒｘ
０，Ｒｘ１，Ｒｙ０，Ｒｙ１およびＲ（０），Ｒ
（１），…，Ｒ（１２）により構成されている。
【００５２】昇圧回路１０は、チャージポンプとなるキ
ャパシタおよびダイオード接続されているトランジスタ
からなる昇圧段を複数段設けて構成されている。各昇圧
段のキャパシタはクロック信号ＣＫおよびその反転信号
／ＣＫにより交互にチャージされるので、最終段から電
源電圧ＶCCより高い電圧ＶPPが出力される。昇圧回路１
０において、クロック信号ＣＫおよびその反転信号／Ｃ
Ｋが供給されると、昇圧動作が行われ、出力電圧ＶPPが
上昇し、逆にクロック信号ＣＫおよびその反転信号／Ｃ
Ｋの供給が停止すると、昇圧動作が停止し、分圧用抵抗
素子を流れる電流及び負荷のリーク電流により出力電圧
ＶPPが低下する。このため、昇圧回路１０へのクロック
信号ＣＫおよびその反転信号／ＣＫの供給を制御するこ
とによって、出力電圧ＶPPのレベルが制御される。
ャパシタおよびダイオード接続されているトランジスタ
からなる昇圧段を複数段設けて構成されている。各昇圧
段のキャパシタはクロック信号ＣＫおよびその反転信号
／ＣＫにより交互にチャージされるので、最終段から電
源電圧ＶCCより高い電圧ＶPPが出力される。昇圧回路１
０において、クロック信号ＣＫおよびその反転信号／Ｃ
Ｋが供給されると、昇圧動作が行われ、出力電圧ＶPPが
上昇し、逆にクロック信号ＣＫおよびその反転信号／Ｃ
Ｋの供給が停止すると、昇圧動作が停止し、分圧用抵抗
素子を流れる電流及び負荷のリーク電流により出力電圧
ＶPPが低下する。このため、昇圧回路１０へのクロック
信号ＣＫおよびその反転信号／ＣＫの供給を制御するこ
とによって、出力電圧ＶPPのレベルが制御される。
【００５３】カウンタ２０は、書き込み回数をカウント
する。本実施形態の不揮発性半導体記憶装置において、
書き込みを行うとき各回の書き込みごとにパルス信号Ｘ
ＷＲＴが入力される。当該パルス信号ＸＷＲＴはカウン
タ２０のクロック入力端子に入力されるので、書き込み
ごとにカウンタ２０のカウント値が＋１となる。
する。本実施形態の不揮発性半導体記憶装置において、
書き込みを行うとき各回の書き込みごとにパルス信号Ｘ
ＷＲＴが入力される。当該パルス信号ＸＷＲＴはカウン
タ２０のクロック入力端子に入力されるので、書き込み
ごとにカウンタ２０のカウント値が＋１となる。
【００５４】カウンタ２０から４ビットのカウント値Ｑ
０Ｎ，Ｑ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎが出力される。なお、カ
ウンタ２０は、リセット入力端子ＸＲＳＴに入力された
リセット信号によりクリアされる。図１に示すように、
リセット入力端子ＸＲＳＴにプログラム信号ＰＧＭが入
力される。書き込み動作が起動されていない間は、プロ
グラム信号ＰＧＭがローレベルに保持され、カウンタ２
０はリセット状態となっている。ここでプログラム信号
ＰＧＭがハイレベルに遷移して書き込みが起動される
と、カウンタ２０のリセットが解除され、パルス信号Ｘ
ＷＲＴの立ち上がりでカウント値が１づつカウントアッ
プされる。
０Ｎ，Ｑ１Ｎ，Ｑ２Ｎ，Ｑ３Ｎが出力される。なお、カ
ウンタ２０は、リセット入力端子ＸＲＳＴに入力された
リセット信号によりクリアされる。図１に示すように、
リセット入力端子ＸＲＳＴにプログラム信号ＰＧＭが入
力される。書き込み動作が起動されていない間は、プロ
グラム信号ＰＧＭがローレベルに保持され、カウンタ２
０はリセット状態となっている。ここでプログラム信号
ＰＧＭがハイレベルに遷移して書き込みが起動される
と、カウンタ２０のリセットが解除され、パルス信号Ｘ
ＷＲＴの立ち上がりでカウント値が１づつカウントアッ
プされる。
【００５５】デコーダ３０は、カウンタ２０の４ビット
のカウント値およびそれぞれのカウント値の反転信号で
あるＱ０Ｂ，Ｑ１Ｂ，Ｑ２Ｂ，Ｑ３Ｂを受けて、１４個
の制御信号ＣＮＴ０，ＣＮＴ１，…，ＣＮＴ１３を出力
する。例えば、カウンタ２０のカウント値が“０００
０”のとき、制御信号ＣＮＴ０をハイレベルに設定し、
カウント値が“０００１”のとき、制御信号ＣＮＴ１を
ハイレベルに設定し、カウント値が“１１０１”のと
き、制御信号ＣＮＴ１３をハイレベルに設定する。
のカウント値およびそれぞれのカウント値の反転信号で
あるＱ０Ｂ，Ｑ１Ｂ，Ｑ２Ｂ，Ｑ３Ｂを受けて、１４個
の制御信号ＣＮＴ０，ＣＮＴ１，…，ＣＮＴ１３を出力
する。例えば、カウンタ２０のカウント値が“０００
０”のとき、制御信号ＣＮＴ０をハイレベルに設定し、
カウント値が“０００１”のとき、制御信号ＣＮＴ１を
ハイレベルに設定し、カウント値が“１１０１”のと
き、制御信号ＣＮＴ１３をハイレベルに設定する。
【００５６】電源電圧ＶCCと昇圧回路１０の出力端子と
の間に、ｎＭＯＳデプレション型トランジスタＮＴ１
３，ＮＴ１４が直列に接続されている。トランジスタＮ
Ｔ１３のゲートにプログラム信号ＰＧＭの反転信号ＸＰ
ＧＭが印加され、トランジスタＮＴ１４のゲートに電源
電圧ＶCCが印加される。
の間に、ｎＭＯＳデプレション型トランジスタＮＴ１
３，ＮＴ１４が直列に接続されている。トランジスタＮ
Ｔ１３のゲートにプログラム信号ＰＧＭの反転信号ＸＰ
ＧＭが印加され、トランジスタＮＴ１４のゲートに電源
電圧ＶCCが印加される。
【００５７】さらに、昇圧回路１０の出力端子と接地電
位ＧＮＤとの間に、抵抗素子Ｒｘ１，Ｒｘ０，抵抗素子
Ｒ（０），Ｒ（１），…，Ｒ（１２）、抵抗素子Ｒｙ
０，Ｒｙ１およびｎＭＯＳトランジスタＮ１が表記順番
に直列接続されている。抵抗素子Ｒｘ１と並列にフュー
ズＦｘ１が接続され、抵抗素子Ｒｙ１と並列にフューズ
Ｆｙ１が接続されている。はじめにこれらのフューズは
形成されているが、電圧ＶPPを調整するためにレーザで
切断することが可能である。
位ＧＮＤとの間に、抵抗素子Ｒｘ１，Ｒｘ０，抵抗素子
Ｒ（０），Ｒ（１），…，Ｒ（１２）、抵抗素子Ｒｙ
０，Ｒｙ１およびｎＭＯＳトランジスタＮ１が表記順番
に直列接続されている。抵抗素子Ｒｘ１と並列にフュー
ズＦｘ１が接続され、抵抗素子Ｒｙ１と並列にフューズ
Ｆｙ１が接続されている。はじめにこれらのフューズは
形成されているが、電圧ＶPPを調整するためにレーザで
切断することが可能である。
【００５８】抵抗素子Ｒｘ０，Ｒ（０）の接続点と分圧
点ＮＤ０、即ち、抵抗素子Ｒ（１２）と抵抗素子Ｒｙ０
との接続点との間に、ｎＭＯＳトランジスタＮＴ０が接
続されている。抵抗素子Ｒ（０），Ｒ（１）の接続点と
分圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮＴ１が
接続されている。抵抗素子Ｒ（１），Ｒ（２）の接続点
と分圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮＴ２
が接続されている。抵抗素子Ｒ（２），Ｒ（３）の接続
点と分圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮＴ
３が接続されている。抵抗素子Ｒ（３），Ｒ（４）の接
続点と分圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮ
Ｔ４が接続されている。抵抗素子Ｒ（４），Ｒ（５）の
接続点と分圧点ＮＤ０との間に、ｎＭＯＳトランジスタ
ＮＴ５が接続されている。抵抗素子Ｒ（５），Ｒ（６）
の接続点と分圧点ＮＤ０との間に、ｎＭＯＳトランジス
タＮＴ６が接続されている。抵抗素子Ｒ（６），Ｒ
（７）の接続点と分圧点ＮＤ０との間に、ｎＭＯＳトラ
ンジスタＮＴ７が接続されている。抵抗素子Ｒ（７），
Ｒ（８）の接続点と分圧点ＮＤ０との間に、ｎＭＯＳト
ランジスタＮＴ８が接続されている。抵抗素子Ｒ
（８），Ｒ（９）の接続点と分圧点ＮＤ０との間に、ｎ
ＭＯＳトランジスタＮＴ９が接続されている。抵抗素子
Ｒ（９），Ｒ（１０）の接続点と分圧点ＮＤ０との間
に、ｎＭＯＳトランジスタＮＴ１０が接続されている。
抵抗素子Ｒ（１０），Ｒ（１１）の接続点と分圧点ＮＤ
０との間に、ｎＭＯＳトランジスタＮＴ１１が接続され
ている。抵抗素子Ｒ（１１），Ｒ（１２）の接続点と分
圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮＴ１２が
接続されている。トランジスタＮＴ０〜ＮＴ１２のゲー
トに、制御信号ＣＮＴ０〜ＣＮＴ１２がそれぞれ印加さ
れている。なお、図示のように、トランジスタＮＴ０〜
ＮＴ１２は高耐圧のトランジスタにより構成されてい
る。トランジスタＮ１のゲートにプログラム信号ＰＧＭ
が印加されている。
点ＮＤ０、即ち、抵抗素子Ｒ（１２）と抵抗素子Ｒｙ０
との接続点との間に、ｎＭＯＳトランジスタＮＴ０が接
続されている。抵抗素子Ｒ（０），Ｒ（１）の接続点と
分圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮＴ１が
接続されている。抵抗素子Ｒ（１），Ｒ（２）の接続点
と分圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮＴ２
が接続されている。抵抗素子Ｒ（２），Ｒ（３）の接続
点と分圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮＴ
３が接続されている。抵抗素子Ｒ（３），Ｒ（４）の接
続点と分圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮ
Ｔ４が接続されている。抵抗素子Ｒ（４），Ｒ（５）の
接続点と分圧点ＮＤ０との間に、ｎＭＯＳトランジスタ
ＮＴ５が接続されている。抵抗素子Ｒ（５），Ｒ（６）
の接続点と分圧点ＮＤ０との間に、ｎＭＯＳトランジス
タＮＴ６が接続されている。抵抗素子Ｒ（６），Ｒ
（７）の接続点と分圧点ＮＤ０との間に、ｎＭＯＳトラ
ンジスタＮＴ７が接続されている。抵抗素子Ｒ（７），
Ｒ（８）の接続点と分圧点ＮＤ０との間に、ｎＭＯＳト
ランジスタＮＴ８が接続されている。抵抗素子Ｒ
（８），Ｒ（９）の接続点と分圧点ＮＤ０との間に、ｎ
ＭＯＳトランジスタＮＴ９が接続されている。抵抗素子
Ｒ（９），Ｒ（１０）の接続点と分圧点ＮＤ０との間
に、ｎＭＯＳトランジスタＮＴ１０が接続されている。
抵抗素子Ｒ（１０），Ｒ（１１）の接続点と分圧点ＮＤ
０との間に、ｎＭＯＳトランジスタＮＴ１１が接続され
ている。抵抗素子Ｒ（１１），Ｒ（１２）の接続点と分
圧点ＮＤ０との間に、ｎＭＯＳトランジスタＮＴ１２が
接続されている。トランジスタＮＴ０〜ＮＴ１２のゲー
トに、制御信号ＣＮＴ０〜ＣＮＴ１２がそれぞれ印加さ
れている。なお、図示のように、トランジスタＮＴ０〜
ＮＴ１２は高耐圧のトランジスタにより構成されてい
る。トランジスタＮ１のゲートにプログラム信号ＰＧＭ
が印加されている。
【００５９】書き込み開始前に、プログラム信号ＰＧＭ
がローレベルに保持され、このときｎＭＯＳトランジス
タＮＴ１３がオンし、昇圧回路１０の出力端子が電源電
圧ＶCCレベルに持ち上げられる。即ち、電圧ＶPPが電源
電圧ＶCCレベルに設定される。このとき、分圧用抵抗素
子に直列に接続されているトランジスタＮ１がオフする
ので、分圧用抵抗素子列に電流が流れない。
がローレベルに保持され、このときｎＭＯＳトランジス
タＮＴ１３がオンし、昇圧回路１０の出力端子が電源電
圧ＶCCレベルに持ち上げられる。即ち、電圧ＶPPが電源
電圧ＶCCレベルに設定される。このとき、分圧用抵抗素
子に直列に接続されているトランジスタＮ１がオフする
ので、分圧用抵抗素子列に電流が流れない。
【００６０】書き込み開始すると、プログラム信号ＰＧ
Ｍが立ち上がり、これに応じてカウンタ２０のクリアが
解除され、また、ｎＭＯＳトランジスタＮＴ１３がオフ
し、ｎＭＯＳトランジスタＮ１がオンする。この場合
に、分圧用抵抗素子列に電流Ｉｒが流れ、分圧点ＮＤ０
に分圧電圧Ｖｒが発生され、コンパレータ４０に入力さ
れる。
Ｍが立ち上がり、これに応じてカウンタ２０のクリアが
解除され、また、ｎＭＯＳトランジスタＮＴ１３がオフ
し、ｎＭＯＳトランジスタＮ１がオンする。この場合
に、分圧用抵抗素子列に電流Ｉｒが流れ、分圧点ＮＤ０
に分圧電圧Ｖｒが発生され、コンパレータ４０に入力さ
れる。
【００６１】コンパレータ４０は、差動増幅回路により
構成されている。図示のように、トランジスタＰ２とＰ
３からなるカレントミラー回路は、差動対をなすトラン
ジスタＮ３とＮ４の負荷を構成している。トランジスタ
Ｐ２とＰ３のソース同士は接続されて、その接続点がト
ランジスタＰ１のドレインに接続され、トランジスタＰ
１のソースは電源電圧ＶCCに接続され、ゲートが接地さ
れている。トランジスタＮ３のゲートに分圧点ＮＤ０の
電圧Ｖｒが入力され、トランジスタＮ４のゲートに基準
電圧Ｖref が入力されている。トランジスタＮ３とＮ４
のソース同士が接続されて、その接続点がトランジスタ
Ｎ２のドレインに接続され、トランジスタＮ２のソース
が接地され、ゲートにプログラム信号ＰＧＭが印加され
ている。
構成されている。図示のように、トランジスタＰ２とＰ
３からなるカレントミラー回路は、差動対をなすトラン
ジスタＮ３とＮ４の負荷を構成している。トランジスタ
Ｐ２とＰ３のソース同士は接続されて、その接続点がト
ランジスタＰ１のドレインに接続され、トランジスタＰ
１のソースは電源電圧ＶCCに接続され、ゲートが接地さ
れている。トランジスタＮ３のゲートに分圧点ＮＤ０の
電圧Ｖｒが入力され、トランジスタＮ４のゲートに基準
電圧Ｖref が入力されている。トランジスタＮ３とＮ４
のソース同士が接続されて、その接続点がトランジスタ
Ｎ２のドレインに接続され、トランジスタＮ２のソース
が接地され、ゲートにプログラム信号ＰＧＭが印加され
ている。
【００６２】書き込み時に、プログラム信号ＰＧＭがロ
ーレベルからハイレベルに立ち上がると、トランジスタ
Ｎ２がオンし、コンパレータ４０が動作状態になる。分
圧電圧Ｖｒと基準電圧Ｖref との電圧が比較され、比較
結果に応じて出力信号ＳＶのレベルが制御される。例え
ば、分圧電圧Ｖｒが基準電圧Ｖref より低いとき、信号
ＳＶがハイレベルに保持され、逆に分圧電圧Ｖｒが基準
電圧Ｖref より高いとき、信号ＳＶがローレベルに保持
される。コンパレータ４０の出力信号ＳＶがハイレベル
のとき、クロック信号ＣＬＫがゲート回路を通して、ク
ロック信号ＣＫおよびその反転信号／ＣＫとして昇圧回
路１０に出力される。逆に出力信号ＳＶがローレベルの
とき、昇圧回路１０にクロック信号ＣＫまたはその反転
信号／ＣＫは供給されない。
ーレベルからハイレベルに立ち上がると、トランジスタ
Ｎ２がオンし、コンパレータ４０が動作状態になる。分
圧電圧Ｖｒと基準電圧Ｖref との電圧が比較され、比較
結果に応じて出力信号ＳＶのレベルが制御される。例え
ば、分圧電圧Ｖｒが基準電圧Ｖref より低いとき、信号
ＳＶがハイレベルに保持され、逆に分圧電圧Ｖｒが基準
電圧Ｖref より高いとき、信号ＳＶがローレベルに保持
される。コンパレータ４０の出力信号ＳＶがハイレベル
のとき、クロック信号ＣＬＫがゲート回路を通して、ク
ロック信号ＣＫおよびその反転信号／ＣＫとして昇圧回
路１０に出力される。逆に出力信号ＳＶがローレベルの
とき、昇圧回路１０にクロック信号ＣＫまたはその反転
信号／ＣＫは供給されない。
【００６３】本実施形態の電圧供給回路において、書き
込み時に比較回路の比較結果に応じて昇圧回路１０への
クロック信号の供給を制御することにより、分圧電圧Ｖ
ｒは、基準電圧Ｖref と等しくなるように昇圧回路１０
の出力電圧ＶPPが制御される。このため、本実施形態の
電圧供給回路において次式が成り立つ。
込み時に比較回路の比較結果に応じて昇圧回路１０への
クロック信号の供給を制御することにより、分圧電圧Ｖ
ｒは、基準電圧Ｖref と等しくなるように昇圧回路１０
の出力電圧ＶPPが制御される。このため、本実施形態の
電圧供給回路において次式が成り立つ。
【００６４】
【数１１】
【００６５】式（１１）に応じて各ステップｋにおける
出力電圧ＶPP（ｋ）は次式により求められる。
出力電圧ＶPP（ｋ）は次式により求められる。
【００６６】
【数１２】
【００６７】式（１２）に基づき、電圧ＶPP（ｋ）の増
加分ΔＶPP（ｋ）が次式により求められる。
加分ΔＶPP（ｋ）が次式により求められる。
【００６８】
【数１３】
【００６９】さらに、分圧用抵抗素子に流れる電流Ｉｒ
（ｋ）は次式により求められる。
（ｋ）は次式により求められる。
【００７０】
【数１４】
【００７１】ここで、電圧ＶPPの初期値ＶPP（０）を１
７．０Ｖ、ステップごとの電圧ＶPP（ｋ）の増加分ΔＶ
PP（ｋ）を０．３Ｖ、基準電圧Ｖref を１．５Ｖ、抵抗
素子Ｒｘ０の抵抗値を２ＭΩ、抵抗素子Ｒｙ０の抵抗値
を１９３．５５ｋΩとし、さらに、分圧用抵抗素子を形
成するポリシリコン層の単位長さにおける抵抗値ρを２
ｋΩ、ポリシリコン層の幅を１μｍとした場合に、ステ
ップｋ（ｋ＝０〜１３）ごとの電圧ＶPP（ｋ）、分圧用
抵抗素子Ｒ（０），Ｒ（１），…，Ｒ（１２）のそれぞ
れの抵抗値および各抵抗値を実現するためのポリシリコ
ン抵抗の長さＲｌ（ｋ）、並びに各ステップにおいて分
圧用抵抗素子に流れる電流Ｉｒ（ｋ）を表３に示してい
る。
７．０Ｖ、ステップごとの電圧ＶPP（ｋ）の増加分ΔＶ
PP（ｋ）を０．３Ｖ、基準電圧Ｖref を１．５Ｖ、抵抗
素子Ｒｘ０の抵抗値を２ＭΩ、抵抗素子Ｒｙ０の抵抗値
を１９３．５５ｋΩとし、さらに、分圧用抵抗素子を形
成するポリシリコン層の単位長さにおける抵抗値ρを２
ｋΩ、ポリシリコン層の幅を１μｍとした場合に、ステ
ップｋ（ｋ＝０〜１３）ごとの電圧ＶPP（ｋ）、分圧用
抵抗素子Ｒ（０），Ｒ（１），…，Ｒ（１２）のそれぞ
れの抵抗値および各抵抗値を実現するためのポリシリコ
ン抵抗の長さＲｌ（ｋ）、並びに各ステップにおいて分
圧用抵抗素子に流れる電流Ｉｒ（ｋ）を表３に示してい
る。
【００７２】
【表３】
【００７３】表３に示すように、本実施形態の電圧供給
回路において、電圧ＶPP（ｋ）のレベルに関係なく、分
圧用抵抗素子Ｒ（０）〜Ｒ（１２）の抵抗値がすべて等
しい。これは分圧用抵抗素子Ｒ（０）〜Ｒ（１２）は、
図５または図７に示す従来の電圧供給回路とは異なり、
昇圧回路１０の出力端子と分圧点ＮＤ０との間に接続さ
れているからである。これに基づき、これらの分圧用抵
抗素子を形成するポリシリコン層の長さＲｌ（０）〜Ｒ
ｌ（１２）も等しくなる。さらに、各ステップにおける
分圧用抵抗素子に流れる電流Ｉｒがすべて等しくなる。
回路において、電圧ＶPP（ｋ）のレベルに関係なく、分
圧用抵抗素子Ｒ（０）〜Ｒ（１２）の抵抗値がすべて等
しい。これは分圧用抵抗素子Ｒ（０）〜Ｒ（１２）は、
図５または図７に示す従来の電圧供給回路とは異なり、
昇圧回路１０の出力端子と分圧点ＮＤ０との間に接続さ
れているからである。これに基づき、これらの分圧用抵
抗素子を形成するポリシリコン層の長さＲｌ（０）〜Ｒ
ｌ（１２）も等しくなる。さらに、各ステップにおける
分圧用抵抗素子に流れる電流Ｉｒがすべて等しくなる。
【００７４】即ち、本実施形態の電圧供給回路におい
て、電圧ＶPPを制御するために設けられた分圧用抵抗素
子は等しい抵抗値を有し、しかも、これらの分圧用抵抗
素子の抵抗値は、図５または図７に示す従来の電圧供給
回路の分圧用抵抗素子に比べて大きくなる。このため、
本実施形態においては、コンタクト補償インプラの抵抗
による誤差が抑制される。且つコンタクト補償インプラ
部の抵抗がバラツキなどで変化したときでも、各ステッ
プの電圧ＶPPはほぼ分圧用抵抗素子の抵抗比で決まるた
め、従来の電圧供給回路に比べてプロセスの変動に対す
る変動幅が極めて小さい。表３に示すように、電圧ＶPP
（ｋ）のレベルに関係なく分圧用抵抗素子列に流れる電
流Ｉｒ（ｋ）が等しいので、電圧ＶPPにより駆動される
ワード線の立ち上がりは従来構成に比べて電圧ＶPPのレ
ベルによる影響が少ない。
て、電圧ＶPPを制御するために設けられた分圧用抵抗素
子は等しい抵抗値を有し、しかも、これらの分圧用抵抗
素子の抵抗値は、図５または図７に示す従来の電圧供給
回路の分圧用抵抗素子に比べて大きくなる。このため、
本実施形態においては、コンタクト補償インプラの抵抗
による誤差が抑制される。且つコンタクト補償インプラ
部の抵抗がバラツキなどで変化したときでも、各ステッ
プの電圧ＶPPはほぼ分圧用抵抗素子の抵抗比で決まるた
め、従来の電圧供給回路に比べてプロセスの変動に対す
る変動幅が極めて小さい。表３に示すように、電圧ＶPP
（ｋ）のレベルに関係なく分圧用抵抗素子列に流れる電
流Ｉｒ（ｋ）が等しいので、電圧ＶPPにより駆動される
ワード線の立ち上がりは従来構成に比べて電圧ＶPPのレ
ベルによる影響が少ない。
【００７５】さらに、式（１３）に示すように、各ステ
ップの電圧ＶPPの増加分ΔＶPPは、分圧用抵抗素子Ｒ
（ｋ）、抵抗素子Ｒｙ０の抵抗値および基準電圧Ｖref
により決定される。このため、例えば、電圧ＶPPの初期
値ＶPP（０）を調整するために抵抗素子Ｒｘ１に並列に
接続されているフューズＦｘ１を切断すると、抵抗素子
Ｒｘ０は抵抗素子Ｒｘ０とＲｘ１の直列抵抗により置き
換えられる。この場合に、電圧ＶPPの増加分ΔＶPPは変
化しない利点がある。即ち、電圧ＶPPの初期値の調整
は、書き込み後のメモリセルのしきい値電圧の分布幅に
影響しない。
ップの電圧ＶPPの増加分ΔＶPPは、分圧用抵抗素子Ｒ
（ｋ）、抵抗素子Ｒｙ０の抵抗値および基準電圧Ｖref
により決定される。このため、例えば、電圧ＶPPの初期
値ＶPP（０）を調整するために抵抗素子Ｒｘ１に並列に
接続されているフューズＦｘ１を切断すると、抵抗素子
Ｒｘ０は抵抗素子Ｒｘ０とＲｘ１の直列抵抗により置き
換えられる。この場合に、電圧ＶPPの増加分ΔＶPPは変
化しない利点がある。即ち、電圧ＶPPの初期値の調整
は、書き込み後のメモリセルのしきい値電圧の分布幅に
影響しない。
【００７６】図２は、本実施形態の電圧供給回路の書き
込み動作を示す波形図である。以下、図１および図２を
参照しつつ、本実施形態の電圧供給回路の動作を説明す
る。書き込み開始前は、プログラム信号ＰＧＭはローレ
ベルでカウンタ２０はクリア状態に保持（Ｑ０Ｎ＝Ｑ１
Ｎ＝Ｑ２Ｎ＝Ｑ３Ｎ＝ローレベル）され、デコーダ３０
からの出力はＣＮＴ０のみがハイレベルで、トランジス
タＮ１がオンして分圧用抵抗Ｒ（ｋ）をすべてショート
している。このとき、プログラム信号ＰＧＭがローレベ
ルのため、トランジスタＮ１がオフして電流は分圧用抵
抗Ｒ（ｋ）を流れない。書き込み開始直後、まずプログ
ラム信号ＰＧＭが立ち上がる。これに応じて、カウンタ
２０のリセットが解除され、カウント動作が可能とな
る。カウント値に応じて、デコーダ３０から出力される
複数の制御信号の内、制御信号ＣＮＴ０のみがハイレベ
ルに保持され、他の制御信号がすべてローレベルに保持
される。
込み動作を示す波形図である。以下、図１および図２を
参照しつつ、本実施形態の電圧供給回路の動作を説明す
る。書き込み開始前は、プログラム信号ＰＧＭはローレ
ベルでカウンタ２０はクリア状態に保持（Ｑ０Ｎ＝Ｑ１
Ｎ＝Ｑ２Ｎ＝Ｑ３Ｎ＝ローレベル）され、デコーダ３０
からの出力はＣＮＴ０のみがハイレベルで、トランジス
タＮ１がオンして分圧用抵抗Ｒ（ｋ）をすべてショート
している。このとき、プログラム信号ＰＧＭがローレベ
ルのため、トランジスタＮ１がオフして電流は分圧用抵
抗Ｒ（ｋ）を流れない。書き込み開始直後、まずプログ
ラム信号ＰＧＭが立ち上がる。これに応じて、カウンタ
２０のリセットが解除され、カウント動作が可能とな
る。カウント値に応じて、デコーダ３０から出力される
複数の制御信号の内、制御信号ＣＮＴ０のみがハイレベ
ルに保持され、他の制御信号がすべてローレベルに保持
される。
【００７７】プログラム信号ＰＧＭの立ち上がりに続い
て、データロード信号ＸＬＤが一定の期間にローレベル
に保持される。当該データロード信号ＸＬＤのローレベ
ル期間内に、書き込みデータが入力バッファから書き込
み回路にロードされる。本実施形態の書き込み動作は、
上述のように複数回にわたって行われる。毎回の書き込
み動作の前に、ビット線プリチャージ信号ＸＢＬＰＣが
一定の期間にローレベルに保持され、当該期間にビット
線が所定の電位にプリチャージされる。そして、ビット
線のプリチャージが終了したあと、書き込み動作を制御
する書き込み信号ＸＷＲＴが一定の期間にローレベルに
保持され、当該ローレベル期間において選択メモリセル
に対する書き込みが行われる。
て、データロード信号ＸＬＤが一定の期間にローレベル
に保持される。当該データロード信号ＸＬＤのローレベ
ル期間内に、書き込みデータが入力バッファから書き込
み回路にロードされる。本実施形態の書き込み動作は、
上述のように複数回にわたって行われる。毎回の書き込
み動作の前に、ビット線プリチャージ信号ＸＢＬＰＣが
一定の期間にローレベルに保持され、当該期間にビット
線が所定の電位にプリチャージされる。そして、ビット
線のプリチャージが終了したあと、書き込み動作を制御
する書き込み信号ＸＷＲＴが一定の期間にローレベルに
保持され、当該ローレベル期間において選択メモリセル
に対する書き込みが行われる。
【００７８】図示のように、一回目の書き込みにおいて
電圧供給回路により初期電圧ＶPP０が供給され、この電
圧は書き込み信号ＸＷＲＴがローレベルの期間に選択メ
モリセルに接続されているワード線、いわゆる選択ワー
ド線に印加される。そして、ワード線電圧の印加期間が
終了後、書き込み検証（Write verify）が行われる。な
お、図２に示すように、書き込み検証が書き込み検証信
号ＸＷＶＦがローレベルの期間において行われる。この
場合に、書き込みが行われたメモリセルに接続されてい
るワード線に、書き込み時と異なる電圧が印加され、当
該電圧を印加したときメモリセルに接続されているビッ
ト線の電流をセンスアンプにより検出することで、メモ
リセルのしきい値電圧を判断できる。メモリセルのしき
い値電圧が書き込みデータに応じた所定のレベルに達し
た場合に、書き込みが終了し、メモリセルのしきい値電
圧が書き込みデータに応じた所定のレベルに達していな
い場合に、さらに次回の書き込みが行われる。
電圧供給回路により初期電圧ＶPP０が供給され、この電
圧は書き込み信号ＸＷＲＴがローレベルの期間に選択メ
モリセルに接続されているワード線、いわゆる選択ワー
ド線に印加される。そして、ワード線電圧の印加期間が
終了後、書き込み検証（Write verify）が行われる。な
お、図２に示すように、書き込み検証が書き込み検証信
号ＸＷＶＦがローレベルの期間において行われる。この
場合に、書き込みが行われたメモリセルに接続されてい
るワード線に、書き込み時と異なる電圧が印加され、当
該電圧を印加したときメモリセルに接続されているビッ
ト線の電流をセンスアンプにより検出することで、メモ
リセルのしきい値電圧を判断できる。メモリセルのしき
い値電圧が書き込みデータに応じた所定のレベルに達し
た場合に、書き込みが終了し、メモリセルのしきい値電
圧が書き込みデータに応じた所定のレベルに達していな
い場合に、さらに次回の書き込みが行われる。
【００７９】上述した書き込みとその後の検証が繰り返
して行われるので、選択メモリセルのしきい値電圧は書
き込みデータにより設定された所定の電圧範囲内に分布
するように制御される。
して行われるので、選択メモリセルのしきい値電圧は書
き込みデータにより設定された所定の電圧範囲内に分布
するように制御される。
【００８０】図２に示すように、書き込み動作を制御す
る書き込み信号ＸＷＲＴの立ち上がりエッジから次回の
書き込み電圧の制御が開始する。カウンタ２０のカウン
ト値が書き込みごとにカウントアップされ、それに応じ
てデコーダ３０の出力信号が変化する。即ち、書き込み
毎に制御信号ＣＮＴ０，ＣＮＴ１，ＣＮＴ２，…，ＣＮ
Ｔ１２が順次ハイレベルに設定され、これに応じて分圧
用抵抗素子を切り換えるトランジスタＮＴ０，ＮＴ１，
ＮＴ２，…，ＮＴ１２が順次オンし、昇圧回路１０の出
力電圧ＶPPがΔＶPPだけ増加する。このように、本実施
形態において、ＩＳＰＰ法に基づき書き込みが行われ
る。その結果、メモリセルのしきい値電圧分布幅が狭く
なり、且つ書き込みが高速に実現できる。
る書き込み信号ＸＷＲＴの立ち上がりエッジから次回の
書き込み電圧の制御が開始する。カウンタ２０のカウン
ト値が書き込みごとにカウントアップされ、それに応じ
てデコーダ３０の出力信号が変化する。即ち、書き込み
毎に制御信号ＣＮＴ０，ＣＮＴ１，ＣＮＴ２，…，ＣＮ
Ｔ１２が順次ハイレベルに設定され、これに応じて分圧
用抵抗素子を切り換えるトランジスタＮＴ０，ＮＴ１，
ＮＴ２，…，ＮＴ１２が順次オンし、昇圧回路１０の出
力電圧ＶPPがΔＶPPだけ増加する。このように、本実施
形態において、ＩＳＰＰ法に基づき書き込みが行われ
る。その結果、メモリセルのしきい値電圧分布幅が狭く
なり、且つ書き込みが高速に実現できる。
【００８１】以上説明したように、本実施形態によれ
ば、昇圧回路１０の昇圧電圧ＶPPの出力端子と分圧点Ｎ
Ｄ０との間に、分圧用抵抗素子Ｒｘ０，Ｒ（０），Ｒ
（１），，Ｒ（１２）を直列に接続し、分圧点ＮＤ０と
接地電位ＧＮＤとの間に、抵抗素子Ｒｙ０を接続する。
書き込み回数をカウントするカウンタ２０のカウント値
に応じてデコーダ３０により制御信号ＣＮＴ０，ＣＮＴ
１，…，ＣＮＴ１２を出力し、これらの制御信号に応じ
てトランジスタＮＴ０，ＮＴ１，…，ＮＴ１２を制御し
て抵抗素子Ｒ（０）〜Ｒ（１２）の内何れか一つを選択
する。コンパレータ４０により分圧点ＮＤ０の電圧Ｖｒ
と基準電圧Ｖref を比較し、比較結果に応じて昇圧回路
１０へのクロック信号の供給を制御することで、書き込
み毎にΔＶPPだけ増加する電圧ＶPPを選択ワード線に供
給し、ＩＳＰＰ法により書き込みが行われ、メモリセル
のしきい値電圧の分布幅を狭くでき、高速な書き込みを
実現でできる。さらに、分圧用抵抗素子Ｒ（０）〜Ｒ
（１２）の抵抗値を等しくでき、プロセスのバラツキに
よる抵抗値の変動を抑制でき、且つ電圧ＶPPの初期値の
調整による増圧分ΔＶPPの変動をなくす。
ば、昇圧回路１０の昇圧電圧ＶPPの出力端子と分圧点Ｎ
Ｄ０との間に、分圧用抵抗素子Ｒｘ０，Ｒ（０），Ｒ
（１），，Ｒ（１２）を直列に接続し、分圧点ＮＤ０と
接地電位ＧＮＤとの間に、抵抗素子Ｒｙ０を接続する。
書き込み回数をカウントするカウンタ２０のカウント値
に応じてデコーダ３０により制御信号ＣＮＴ０，ＣＮＴ
１，…，ＣＮＴ１２を出力し、これらの制御信号に応じ
てトランジスタＮＴ０，ＮＴ１，…，ＮＴ１２を制御し
て抵抗素子Ｒ（０）〜Ｒ（１２）の内何れか一つを選択
する。コンパレータ４０により分圧点ＮＤ０の電圧Ｖｒ
と基準電圧Ｖref を比較し、比較結果に応じて昇圧回路
１０へのクロック信号の供給を制御することで、書き込
み毎にΔＶPPだけ増加する電圧ＶPPを選択ワード線に供
給し、ＩＳＰＰ法により書き込みが行われ、メモリセル
のしきい値電圧の分布幅を狭くでき、高速な書き込みを
実現でできる。さらに、分圧用抵抗素子Ｒ（０）〜Ｒ
（１２）の抵抗値を等しくでき、プロセスのバラツキに
よる抵抗値の変動を抑制でき、且つ電圧ＶPPの初期値の
調整による増圧分ΔＶPPの変動をなくす。
【００８２】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、ＩＳＰＰ法に基づく書き込み電圧を発
生する分圧用抵抗素子の抵抗値を一定に設定でき、抵抗
素子を形成するためのレイアウトが容易に行われる。ま
た、分圧用抵抗素子の抵抗値はプロセスのバラツキによ
る影響を低減でき、ワード線電圧の増加分を設計値に保
つことができ、しきい値電圧の分布幅を狭く制御できる
利点がある。さらに、分圧用抵抗素子に流れる電流を常
に一定に保つことが可能である。
憶装置によれば、ＩＳＰＰ法に基づく書き込み電圧を発
生する分圧用抵抗素子の抵抗値を一定に設定でき、抵抗
素子を形成するためのレイアウトが容易に行われる。ま
た、分圧用抵抗素子の抵抗値はプロセスのバラツキによ
る影響を低減でき、ワード線電圧の増加分を設計値に保
つことができ、しきい値電圧の分布幅を狭く制御できる
利点がある。さらに、分圧用抵抗素子に流れる電流を常
に一定に保つことが可能である。
【図１】本発明に係る半導体記憶装置に用いた電圧供給
回路の一実施形態を示す回路図である。
回路の一実施形態を示す回路図である。
【図２】図１の電圧供給回路の動作を示す波形図であ
る。
る。
【図３】多値メモリのしきい値電圧Ｖthの分布例を示す
図である。
図である。
【図４】ＩＳＰＰ法に用いられた一般的な電圧供給回路
の原理を示す回路図である。
の原理を示す回路図である。
【図５】電圧供給回路の一構成例を示す回路図である。
【図６】ポリシリコンにより形成された分圧用抵抗素子
の平面図である。
の平面図である。
【図７】電圧供給回路の他の構成例を示す回路図であ
る。
る。
１０…昇圧回路、２０，２０ａ，２０ｂ…カウンタ、３
０，３０ａ，３０ｂ…デコーダ、４０…コンパレータ、
ＶPP…ＩＳＰＰ制御電圧、ＶCC…電源電圧、ＧＮＤ…接
地電位。
０，３０ａ，３０ｂ…デコーダ、４０…コンパレータ、
ＶPP…ＩＳＰＰ制御電圧、ＶCC…電源電圧、ＧＮＤ…接
地電位。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (10)
- 【請求項１】周囲と電気的に絶縁されている電荷蓄積層
に対して電荷の授受を行うことによりしきい値電圧を制
御し、当該しきい値電圧に応じたデータを記憶するメモ
リセルを有し、書き込み時に上記メモリセルの制御ゲー
トに初期値から一定の増加分で逐次増加する電圧を複数
回印加することにより、上記しきい値電圧を書き込みデ
ータに応じて所定の電圧範囲内に分布するように制御す
る不揮発性半導体記憶装置であって、 入力したクロック信号に応じて昇圧動作を行い、所定の
レベルを持つ昇圧電圧を出力する昇圧回路と、 上記昇圧電圧の出力端子と分圧点との間に接続され、制
御信号に応じて抵抗値が逐次変化する第１の分圧抵抗
と、 上記分圧点と接地電位との間に接続されている第２の分
圧抵抗と、 上記分圧点からの分圧電圧と基準電圧とを比較する比較
回路と、 上記比較回路の比較結果に応じて上記昇圧回路への上記
クロック信号の供給を制御するクロック制御回路とを有
する不揮発性半導体記憶装置。 - 【請求項２】上記第１の分圧抵抗は、上記昇圧電圧の出
力端子と上記分圧点との間に直列に接続されている（ｎ
＋１）（ｎは正整数）個の抵抗素子と、 上記（ｎ＋１）個の抵抗素子間の接続点と上記分圧点と
の間に接続され、ｎ個の制御信号に応じてオン／オフが
制御されるｎ個のスイッチング素子とを有する請求項１
記載の不揮発性半導体記憶装置。 - 【請求項３】上記（ｎ＋１）個の抵抗素子の内、上記出
力端子に接続されている抵抗素子を除き、他のｎ個の抵
抗素子の抵抗値が等しく設定されている請求項２記載の
不揮発性半導体記憶装置。 - 【請求項４】上記各抵抗素子は、所定の幅を持つポリシ
リコン層に形成され、当該ポリシリコン層の長さに応じ
た抵抗値を有する請求項２記載の不揮発性半導体記憶装
置。 - 【請求項５】上記各スイッチング素子は、ソースまたは
ドレイン拡散層の何れかをなす不純物拡散層を上記第１
の分圧抵抗を構成する各抵抗素子間の何れかの接続点に
接続され、他方の不純物拡散層が上記分圧点に接続さ
れ、ゲートに上記制御信号が入力されるトランジスタに
より構成されている請求項２記載の不揮発性半導体記憶
装置。 - 【請求項６】上記各トランジスタの耐圧は、上記昇圧回
路の出力電圧以上にある請求項２記載の不揮発性半導体
記憶装置。 - 【請求項７】書き込みの回数をカウントするｍ（ｍは整
数、かつ、２m ≧ｎ）ビットのカウンタと、 上記カウンタのカウント値をデコードし、上記ｎ個の制
御信号を出力するデコーダとを有する請求項２記載の不
揮発性半導体記憶装置。 - 【請求項８】上記比較回路は、一方の入力端子に上記分
圧点の分圧電圧が印加され、他方の入力端子に上記基準
電圧が印加される差動増幅回路により構成され、上記分
圧電圧が上記基準電圧より低いとき、第１のレベルを持
つ比較信号を出力し、上記分圧電圧が上記基準電圧より
高いとき、第２のレベルを持つ比較信号を出力する請求
項１記載の不揮発性半導体記憶装置。 - 【請求項９】上記クロック制御回路は、上記比較信号が
上記第１のレベルのとき、上記クロック信号を上記昇圧
回路に供給し、上記比較信号が上記第２のレベルのと
き、上記クロック信号の供給を停止する請求項８記載の
不揮発性半導体記憶装置。 - 【請求項１０】上記クロック制御回路は、一方の入力端
子に上記比較信号が入力され、他方の入力端子に上記ク
ロック信号が入力される論理ゲートにより構成されてい
る請求項８記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21414898A JP2000049314A (ja) | 1998-07-29 | 1998-07-29 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21414898A JP2000049314A (ja) | 1998-07-29 | 1998-07-29 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049314A true JP2000049314A (ja) | 2000-02-18 |
Family
ID=16651028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21414898A Pending JP2000049314A (ja) | 1998-07-29 | 1998-07-29 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000049314A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338856A (ja) * | 2005-06-01 | 2006-12-14 | Samsung Electronics Co Ltd | ワードライン電圧発生回路及びそれを持つ不揮発性メモリ装置 |
| JP2007179729A (ja) * | 2005-12-28 | 2007-07-12 | Samsung Electronics Co Ltd | 漏れ電流を防止するローデコーダ回路及びこれを備える半導体メモリ装置 |
| KR100744133B1 (ko) | 2006-02-25 | 2007-08-01 | 삼성전자주식회사 | 안정적인 전압레벨을 제공하는 승압전압 발생회로 |
| JP2009199706A (ja) * | 2008-02-20 | 2009-09-03 | Samsung Electronics Co Ltd | プログラム電圧を可変的に制御できるフラッシュメモリ装置及びそのプログラミング方法 |
| JP2018045756A (ja) * | 2009-11-20 | 2018-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1998
- 1998-07-29 JP JP21414898A patent/JP2000049314A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338856A (ja) * | 2005-06-01 | 2006-12-14 | Samsung Electronics Co Ltd | ワードライン電圧発生回路及びそれを持つ不揮発性メモリ装置 |
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