CN105448708A

CN105448708A - 多晶硅栅极的后处理方法、多晶硅栅极和静态随机存储器

Info

Publication number: CN105448708A
Application number: CN201410443496.XA
Authority: CN
Inventors: 王昆
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-09-02
Filing date: 2014-09-02
Publication date: 2016-03-30

Abstract

本申请公开了一种多晶硅栅极的后处理方法、多晶硅栅极和静态随机存储器。该多晶硅栅极包括形成于衬底中NMOS有源区上的NMOS栅极和形成于PMOS有源区上的PMOS栅极，该后处理方法包括：对NMOS栅极进行碳和/或锗离子掺杂以形成掺杂区，掺杂区的表面与NMOS栅极中靠近NMOS有源区的表面相贴；对形成有掺杂区的NMOS栅极进行N型掺杂；对PMOS栅极进行P型掺杂。上述碳和/或锗离子会占据NMOS栅极中晶格间隙位置，从而提高掺杂区对NMOS栅极中N型离子的横向扩散的阻挡作用，减少进入到PMOS栅极中N型离子，进而减少PMOS栅极中由P型离子引入的空穴和N型离子引入的电子之间发生复合而产生的耗尽区。

Description

多晶硅栅极的后处理方法、多晶硅栅极和静态随机存储器

技术领域

本申请涉及半导体集成电路的技术领域，具体而言，涉及一种多晶硅栅极的后处理方法、多晶硅栅极和静态随机存储器。

背景技术

现有半导体器件通常由NMOS晶体管和PMOS晶体管组成。NMOS晶体管和PMOS晶体管包括设置于衬底中NMOS有源区和PMOS有源区上的多晶硅栅极，以及设置于多晶硅栅极的两侧的源漏极，其中多晶硅栅极包括形成于衬底中NMOS有源区上的NMOS栅极和形成于所述衬底中PMOS有源区上的PMOS栅极。目前，通常需要对多晶硅栅极进行后处理(例如离子注入等)，以提高多晶硅栅极的阈值电压，进而提高半导体器件的性能。举例而言，在静态随机存储器中通常对多晶硅栅极进行离子注入以提高多晶硅栅极的阈值电压，进而提高静态随机存储器的读写性能。

图1至图3示出了一种对多晶硅栅极进行后处理的方法。该多晶硅栅极包括形成于NMOS有源区11′上的NMOS栅极21′和形成于PMOS有源区13′上的PMOS栅极23′，该后处理方法包括以下步骤：首先，对NMOS栅极21′进行磷离子预注入以在NMOS栅极21′中靠近NMOS有源区11′的一侧形成磷离子掺杂预备区31′，并对形成有磷离子掺杂预备区31′的NMOS栅极21′进行退火处理，进而形成如图1所示的基体结构；然后，对退火处理后的NMOS栅极21′进行磷离子注入以在NMOS栅极21′中形成磷离子掺杂区33′，进而形成如图2所示的基体结构；最后，对PMOS栅极23′进行硼离子注入，并对硼离子注入后的PMOS栅极23′进行退火处理，以在PMOS栅极23′中形成硼离子掺杂区41′，进而形成如图3所示的基体结构。

在上述后处理方法中，磷离子掺杂预备区31′中的磷离子会横向扩散进入PMOS栅极23′，并在PMOS栅极23′靠近PMOS有源区13′的一侧形成磷离子掺杂区33′。在对PMOS栅极23′进行硼离子注入和退火处理P型离子注入和退火处理之后，由于PMOS栅极23′中靠近PMOS有源区13′的一侧的硼离子的浓度较低，使得PMOS栅极23′中载流子包括硼离子掺杂引入的空穴和磷离子掺杂引入的电子发生复合，从而在MOS栅极中靠近PMOS有源区13′的一侧形成耗尽区43′。该耗尽层会导致多晶硅栅极的阈值电压增大，进而降低半导体器件的性能，甚至使得半导体器件发生失效。针对上述问题，目前还没有有效的解决方法。

发明内容

本申请旨在提供一种多晶硅栅极的后处理方法、多晶硅栅极和静态随机存储器，以减少多晶硅栅极中的耗尽区。

为了实现上述目的，本申请提供了一种多晶硅栅极的后处理方法，多晶硅栅极包括形成于衬底中NMOS有源区上的NMOS栅极和形成于衬底中PMOS有源区上的PMOS栅极，该后处理方法包括：对NMOS栅极进行碳和/或锗离子掺杂以形成掺杂区，掺杂区的表面与NMOS栅极中靠近NMOS有源区的表面相贴；对形成有掺杂区的NMOS栅极进行N型掺杂，以在NMOS栅极中形成N型掺杂区；对PMOS栅极进行P型掺杂，以在PMOS栅极中形成P型掺杂区。

进一步地，上述后处理方法中，形成掺杂区的步骤包括：对NMOS栅极进行碳和/或锗离子注入以形成掺杂区。

进一步地，上述后处理方法中，离子注入中注入离子的能量为5～40KeV，注入离子的剂量为1×10¹³～1×10¹⁵atoms/cm²。

进一步地，上述后处理方法中，在形成掺杂区的步骤中形成高度为NMOS栅极的高度的1/4～2/3的掺杂区。

进一步地，上述后处理方法中，对形成有掺杂区的NMOS栅极进行N型掺杂的步骤包括：对形成有掺杂区的NMOS栅极进行N型离子预注入；对N型离子预注入后的NMOS栅极进行退火处理，以在NMOS栅极中靠近NMOS有源区的一侧形成N型掺杂预备区；对退火处理后的NMOS栅极进行N型离子注入，以形成N型掺杂区。

进一步地，上述后处理方法中，对PMOS栅极进行P型掺杂的步骤包括：对PMOS栅极进行P型离子注入；对P型离子注入后的PMOS栅极进行退火处理，以形成P型掺杂区。

本申请还提供了一种多晶硅栅极，包括设置于衬底中NMOS有源区上的NMOS栅极和设置于衬底中PMOS有源区上的PMOS栅极，该多晶硅栅极还包括：掺杂区，设置于NMOS栅极中，且掺杂区的表面与NMOS栅极中靠近NMOS有源区的表面相贴，掺杂区中的掺杂元素为碳和/或锗；N型掺杂区，设置于NMOS栅极中；P型掺杂区，设置于PMOS栅极中。

进一步地，上述多晶硅栅极中，掺杂区中掺杂元素的浓度为1×10¹⁸～1×10²⁰atoms/cm³。

进一步地，上述多晶硅栅极中，掺杂区的高度为NMOS栅极的高度的1/4～2/3。

本申请还提供了一种静态随机存储器，包括衬底和设置于衬底上的栅极，其中栅极为本申请上述的多晶硅栅极。

应用本申请的技术方案，在对NMOS栅极进行N型掺杂和对PMOS栅极进行P型掺杂之前，对NMOS栅极进行碳和/或锗离子掺杂以形成掺杂区。该碳和/或锗离子会占据NMOS栅极中晶格的间隙位置，使得NMOS栅极中晶格间距变小，从而提高了掺杂区对NMOS栅极中N型离子的横向扩散的阻挡作用，减少了扩散进入到PMOS栅极中的N型离子，进而减少了PMOS栅极中由P型离子引入的空穴和N型离子引入的电子之间发生复合而产生的耗尽区，并进一步降低了器件的阈值电压。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有多晶硅栅极的后处理的方法中，对NMOS栅极进行磷离子预注入和退火处理后的基体的剖面结构示意图；

图2示出了对图1所示的NMOS栅极进行磷离子注入后的基体的剖面结构示意图；

图3示出了对图2所示的PMOS栅极进行硼离子注入和退火处理后的基体的剖面结构示意图；

图4示出了本申请实施方式所提供的多晶硅栅极的后处理的方法的流程示意图；

图5示出了本申请实施方式所提供的多晶硅栅极的后处理的方法中，对NMOS栅极进行碳和/或锗离子掺杂以形成掺杂区后的基体的剖面结构示意图；

图6示出了对图5所示的NMOS栅极进行N型掺杂后的基体的剖面结构示意图；

图6-1示出了对图5所示的NMOS栅极进行N型离子预注入和退火处理后的基体的剖面结构示意图；以及

图7示出了对PMOS栅极进行P型掺杂后的基体的剖面结构示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术中所介绍的，对多晶硅栅极进行后处理的过程会在PMOS栅极中靠近PMOS有源区的一侧形成耗尽区，导致多晶硅栅极的阈值电压增大。本申请的发明人针对上述问题研究，提出了一种多晶硅栅极的后处理方法。该多晶硅栅极包括形成于衬底中NMOS有源区上的NMOS栅极和形成于衬底中PMOS有源区上的PMOS栅极。如图4所示，该后处理方法包括：对NMOS栅极进行碳和/或锗元素掺杂以形成掺杂区，掺杂区的表面与NMOS栅极中靠近NMOS有源区的表面相贴；对形成有掺杂区的NMOS栅极进行N型掺杂，以在PMOS栅极中形成N型掺杂区；对PMOS栅极进行P型掺杂，以在PMOS栅极中形成P型掺杂区。

上述后处理方法中，在对NMOS栅极进行N型掺杂和对PMOS栅极进行P型掺杂之前，对NMOS栅极进行碳和/或锗离子掺杂以形成掺杂区。该碳和/或锗离子会占据NMOS栅极中晶格的间隙位置，使得NMOS栅极中晶格间距变小，从而提高了掺杂区对NMOS栅极中N型离子的横向扩散的阻挡作用，减少了扩散进入到PMOS栅极中的N型离子，进而减少了PMOS栅极中由P型离子引入的空穴和N型离子引入的电子之间发生复合而产生的耗尽区，并进一步降低了器件的阈值电压。

下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

图5至图7示出了本申请提供的多晶硅栅极的后处理方法中，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图5至图7，进一步说明本申请所提供的多晶硅栅极的后处理方法。

首先，对NMOS栅极21进行碳和/或锗元素掺杂以形成掺杂区31，掺杂区31的表面与NMOS栅极21中靠近NMOS有源区11的表面相贴，进而形成如图5所示的基体结构。该碳和/或锗离子会占据NMOS栅极21中晶格的间隙位置，使得NMOS栅极21中晶格间距变小，从而提高了掺杂区31对NMOS栅极21中N型离子的横向扩散的阻挡作用，减少了扩散进入到PMOS栅极23中的N型离子，进而减少了PMOS栅极23中由P型离子引入的空穴和N型离子引入的电子之间发生复合而产生的耗尽区。

在一种优选的实施方式中，形成上述掺杂区31的步骤包括：对NMOS栅极21进行碳和/或锗离子注入以形成掺杂区31。本领域的技术人员可以根据本申请的教导设置上述离子注入的工艺参数。为了使得所形成多晶硅栅极具有更好的性能，在一种优选的实施方式中，离子注入中注入离子的能量为5～40KeV，注入离子的剂量为1×10¹³～1×10¹⁵atoms/cm²。需要注意的是，上述离子注入可以采用一次或多次的方式进行。

上述掺杂区31的高度等于或小于NMOS栅极21的高度。本领域的技术人员可以通过调节上述离子注入的工艺条件对上述掺杂区31的高度进行调整。优选地，在形成上述掺杂区31的步骤中，形成高度为NMOS栅极21的高度的1/4～2/3的掺杂区31。

完成对NMOS栅极21进行碳和/或锗元素掺杂以形成掺杂区31的步骤之后，对形成有掺杂区31的NMOS栅极21进行N型掺杂，，以在NMOS栅极21中形成N型掺杂区33,进而形成如图6所示的基体结构。在一种优选的实施方式中，对形成有掺杂区31的NMOS栅极21进行N型掺杂的步骤包括：对形成有掺杂区31的NMOS栅极21进行N型离子预注入；对N型离子预注入后的NMOS栅极21进行退火处理，以在NMOS栅极21中靠近NMOS有源区11的一侧形成N型掺杂预备区33′，进而形成如图6-1所示的基体结构；对退火处理后的NMOS栅极21进行注入N型离子注入，以形成N型掺杂区33，进而形成如图6所示的基体结构。

上述N型离子可以为磷离子或砷离子。上述N型离子预注入和N型离子注入的工艺参数可以根据现有技术进行设定。可选地，上述N型离子预注入的步骤中，注入离子的能量为5～40KeV，注入离子的剂量为1×10¹³～1×10¹⁴atoms/cm²；上述N型离子注入的步骤中，注入离子的能量为1～20KeV，注入离子的剂量为1×10¹⁴～1×10¹⁵atoms/cm²。采用上述N型离子预注入和N型离子注入的目的是使得NMOS栅极21中N型离子的掺杂浓度更加均匀。上述退火处理的工艺参数同样可以根据现有技术进行设定。可选地，退火处理的温度为600～900℃，时间为5～30S。

完成对形成有掺杂区31的NMOS栅极21进行N型掺杂的步骤之后，对PMOS栅极23进行P型掺杂，，以在PMOS栅极23中形成P型掺杂区41，进而形成如图7所示的基体结构。在一种优选的实施方式中，对PMOS栅极23进行P型掺杂的步骤包括：对PMOS栅极23进行P型离子注入；对P型离子注入后的PMOS栅极23进行退火处理，以形成P型掺杂区41，即形成如图7所示的基体结构。

上述P型离子可以为硼离子。上述P型离子注入的工艺参数可以根据现有技术进行设定。在一种可选的实施方式中，注入离子的能量为1～40KeV，注入离子的剂量为1×10¹³～1×10¹⁵atoms/cm²。上述退火处理的工艺参数同样可以根据现有技术进行设定，在一种可选的实施方式中，退火处理的温度为600～900℃，时间为5～30S。

本申请还提供了一种多晶硅栅极。如图7所示，该多晶硅栅极包括设置于衬底中NMOS有源区11上的NMOS栅极21和设置于衬底中PMOS有源区13上的PMOS栅极23，该多晶硅栅极还包括：掺杂区31，设置于NMOS栅极21中，且掺杂区31的表面与NMOS栅极21中靠近NMOS有源区11的表面相贴，掺杂区31中的掺杂元素为碳和/或锗；N型掺杂区33，设置于NMOS栅极21中；P型掺杂区41，设置于PMOS栅极23中。需要注意的是，NMOS有源区11和PMOS有源区13之间通过沟槽隔离结构隔离开来(图中未标出标号)。

上述掺杂区31中碳和/或锗离子会占据NMOS栅极21中晶格的间隙位置，使得NMOS栅极21中晶格间距变小，从而提高了掺杂区31对NMOS栅极21中N型离子的横向扩散的阻挡作用，减少了扩散进入到PMOS栅极23中的N型离子，进而减少了PMOS栅极23中由P型离子引入的空穴和N型离子引入的电子之间发生复合而产生的耗尽区，并进一步降低了器件的阈值电压

上述掺杂区31中掺杂元素的浓度可以根据设N型掺杂区33中N型离子的浓度进行设定。在一种优选的实施方式中，掺杂区31中掺杂元素的浓度为1×10¹⁸～1×10²⁰atoms/cm³。上述掺杂区31的高度等于或小于NMOS栅极21的高度。优选地，掺杂区31的高度为NMOS栅极21的高度的1/4～2/3。

本申请还提供了一种静态随机存储器，包括衬底和设置于衬底上的栅极，其中栅极为本申请上述的多晶硅栅极。该静态随机存储器的栅极中的耗尽区得以减少，从而提高了多晶硅栅极的阈值电压，进而提高了静态随机存储器的性能。

下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

下面将以静态随机存储器的制作为例，进一步说明本申请提供的多晶硅栅极的后处理方法。

实施例1

本实施例提供了一种多晶硅栅极的后处理方法，该多晶硅栅极包括形成于衬底中NMOS有源区上的NMOS栅极和形成于所述衬底中PMOS有源区上的PMOS栅极，该后处理方法包括以下步骤：

对NMOS栅极进行碳离子注入以在NMOS栅极中形成碳掺杂区，其中注入离子的能量为5KeV，注入离子的剂量为1×10¹³atoms/cm²，碳掺杂区高度为NMOS栅极的高度的1/4。

对NMOS栅极进行N型掺杂，包括：对NMOS栅极进行磷离子预注入，注入离子的能量为35KeV，注入离子的剂量为1×10¹³atoms/cm²；对N型离子预注入后的NMOS栅极进行退火处理，退火处理的温度为700℃，时间为15s；对退火处理后的NMOS栅极进行注入磷离子注入，注入离子的能量为20KeV，注入离子的剂量为10¹⁴atoms/cm²。

对PMOS栅极进行N型掺杂，包括：对PMOS栅极进行硼离子注入，注入离子的能量为30KeV，注入离子的剂量为1×10¹³atoms/cm²；对硼离子注入后的PMOS栅极进行退火处理，退火处理的温度为700℃，时间为15s。

实施例2

对NMOS栅极进行碳离子注入以在NMOS栅极中形成碳掺杂区，其中注入离子的能量为40KeV，注入离子的剂量为1×10¹⁵atoms/cm²，碳掺杂区高度为NMOS栅极的高度的2/3。

对NMOS栅极进行N型掺杂，具体工艺与实施例1相同；

对PMOS栅极进行N型掺杂，具体工艺与实施例1相同。

实施例3

对NMOS栅极进行锗离子注入以在NMOS栅极中形成碳掺杂区，其中注入离子的能量为20KeV，注入离子的剂量为1×10¹⁴atoms/cm²，碳掺杂区高度为NMOS栅极的高度的1/2。

对NMOS栅极进行N型掺杂，具体工艺与实施例1相同；

对PMOS栅极进行N型掺杂，具体工艺与实施例1相同。

实施例4

对NMOS栅极进行碳离子注入以在NMOS栅极中形成碳掺杂区，其中注入离子的能量为45KeV，注入离子的剂量为1.2×10¹⁵atoms/cm²，碳掺杂区高度为3/4。

对NMOS栅极进行N型掺杂，具体工艺与实施例1相同；

对PMOS栅极进行N型掺杂，具体工艺与实施例1相同。

对比例1

测试：测量实施例1至4和对比例得到的器件的阈值电压，测试的步骤包括：将源极和衬底接地，并将漏极引出，同时在多晶硅栅极上施加不断增大的电压，直到产生饱和电流时对应的电压作为阈值电压。相关测试结果请见表1。

表1

	阈值电压/V
		实施例1	0.75
实施例2	0.78
		实施例3	0.74

实施例4	0.80
		对比例1	1.10

从表1可以看出，对比例1得到的器件的阈值电压为1.10V，而实施例1至4得到的器件的阈值电压为0.74～0.8V。从上述数据分析可以推断出，本申请实施方式所提供的多晶硅栅极的后处理方法能够减少PMOS栅极中的耗尽区，并进一步降低了器件的阈值电压。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：在对NMOS栅极进行N型掺杂和对PMOS栅极进行P型掺杂之前，对NMOS栅极进行碳和/或锗离子掺杂以形成掺杂区。该碳和/或锗离子会占据NMOS栅极中晶格的间隙位置，使得NMOS栅极中晶格间距变小，从而提高了掺杂区对NMOS栅极中N型离子的横向扩散的阻挡作用，减少了扩散进入到PMOS栅极中的N型离子，进而减少了PMOS栅极中由P型离子引入的空穴和N型离子引入的电子之间发生复合而产生的耗尽区，并进一步降低了器件的阈值电压。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种多晶硅栅极的后处理方法，所述多晶硅栅极包括形成于衬底中NMOS有源区上的NMOS栅极和形成于所述衬底中PMOS有源区上的PMOS栅极，其特征在于，所述后处理方法包括：

对所述NMOS栅极进行碳和/或锗离子掺杂以形成掺杂区，所述掺杂区的表面与所述NMOS栅极中靠近所述NMOS有源区的表面相贴；

对形成有所述掺杂区的NMOS栅极进行N型掺杂，以在所述NMOS栅极中形成N型掺杂区；

对所述PMOS栅极进行P型掺杂，以在所述PMOS栅极中形成P型掺杂区。

2.根据权利要求1所述的后处理方法，其特征在于，形成所述掺杂区的步骤包括：对所述NMOS栅极进行碳和/或锗离子注入以形成所述掺杂区。

3.根据权利要求2所述的后处理方法，其特征在于，所述离子注入中注入离子的能量为5～40KeV，注入离子的剂量为1×10¹³～1×10¹⁵atoms/cm²。

4.根据权利要求1至3中任一项所述的后处理方法，其特征在于，在形成所述掺杂区的步骤中形成高度为所述NMOS栅极的高度的1/4～2/3的所述掺杂区。

5.根据权利要求1所述的后处理方法，其特征在于，对形成有所述掺杂区的NMOS栅极进行N型掺杂的步骤包括：

对形成有所述掺杂区的NMOS栅极进行N型离子预注入；

对所述N型离子预注入后的NMOS栅极进行退火处理，以在所述NMOS栅极中靠近所述NMOS有源区的一侧形成N型掺杂预备区；

对所述退火处理后的NMOS栅极进行N型离子注入，以形成所述N型掺杂区。

6.根据权利要求1所述的后处理方法，其特征在于，对所述PMOS栅极进行P型掺杂的步骤包括：

对所述PMOS栅极进行P型离子注入；

对所述P型离子注入后的PMOS栅极进行退火处理，以形成所述P型掺杂区。

7.一种多晶硅栅极，包括设置于衬底中NMOS有源区上的NMOS栅极和设置于所述衬底中PMOS有源区上的PMOS栅极，其特征在于，所述多晶硅栅极还包括：

掺杂区，设置于所述NMOS栅极中，且所述掺杂区的表面与所述NMOS栅极中靠近所述NMOS有源区的表面相贴，所述掺杂区中的掺杂元素为碳和/或锗；

N型掺杂区，设置于所述NMOS栅极中；

P型掺杂区，设置于所述PMOS栅极中。

8.根据权利要求7所述的多晶硅栅极，其特征在于，所述掺杂区中掺杂元素的浓度为1×10¹⁸～1×10²⁰atoms/cm³。

9.根据权利要求7所述的多晶硅栅极，其特征在于，所述掺杂区的高度为所述NMOS栅极的高度的1/4～2/3。

10.一种静态随机存储器，包括衬底和设置于所述衬底上的栅极，其特征在于，所述栅极为权利要求7至9中任一项所述的多晶硅栅极。