CN108807268A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供衬底，包括相邻NMOS区域和PMOS区域；分别在NMOS区域和PMOS区域衬底上形成栅极结构；在栅极结构露出的衬底上形成多晶硅互连层；在PMOS区域栅极结构两侧衬底内形成P型源漏掺杂区；向PMOS区域多晶硅互连层内掺杂阻挡离子；向PMOS区域多晶硅互连层内掺杂阻挡离子后，在NMOS区域栅极结构两侧衬底内形成N型源漏掺杂区。本发明通过在PMOS区域多晶硅互连层内掺杂阻挡离子的方案，防止形成N型源漏掺杂区时N型离子通过所述多晶硅互连层扩散至PMOS区域内，从而提高所形成P型器件的器件速度。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体器件的工艺尺寸也越来越小。
相应的，对于MOS器件而言，栅极结构尺寸、有源区(Active Area，AA)尺寸以及接触孔插塞(Contact，CT)尺寸也相应减小。因此在半导体结构的制备工艺中，通常在形成源漏掺杂区和栅极结构之后，通过多晶硅互连层(poly-interconnect)来形成栅极结构之间、或者源漏掺杂区之间的局部互连(local interconnect)，从而可以减少接触孔插塞的数量，进而可以缩小半导体器件的工艺尺寸。
但是，引入多晶硅互连层后，容易导致所形成半导体器件的电学性能下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高所形成半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的NMOS区域和PMOS区域；分别在所述NMOS区域和PMOS区域的衬底上形成栅极结构；在所述栅极结构露出的衬底上形成多晶硅互连层；在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区；向所述PMOS区域的多晶硅互连层内掺杂阻挡离子；向所述PMOS区域的多晶硅互连层内掺杂阻挡离子后，在所述NMOS区域栅极结构两侧的衬底内形成N型源漏掺杂区。
可选的，所述多晶硅互连层的厚度为至
可选的，形成所述多晶硅互连层的步骤中，所述多晶硅互连层还位于所述栅极结构的侧壁上；形成所述多晶硅互连层的步骤包括：形成保形覆盖所述栅极结构和衬底的多晶硅膜；去除位于所述栅极结构顶部的所述多晶硅膜，保留位于所述栅极结构侧壁以及所述衬底上的多晶硅膜作为多晶硅互连层。
可选的，形成所述多晶硅互连层的步骤包括：形成保形覆盖所述栅极结构和衬底的多晶硅膜；去除位于所述栅极结构顶部的所述多晶硅膜，保留位于所述栅极结构侧壁以及所述衬底上的多晶硅膜作为多晶硅互连层。
可选的，在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区的步骤包括：采用第一注入工艺，向所述PMOS区域栅极结构两侧的衬底内注入P型离子。
可选的，所述第一注入工艺的参数包括：注入离子为B离子，注入能量为15KeV至100KeV，注入剂量为1E13原子每平方厘米至5E15原子每平方厘米。
可选的，所述阻挡离子为C离子或Si离子。
可选的，向所述PMOS区域的多晶硅互连层内掺杂阻挡离子的步骤包括：采用第二注入工艺，向所述PMOS区域的多晶硅互连层内注入阻挡离子。
可选的，所述第二注入工艺的参数包括：注入离子为C离子，注入能量为3KeV至10KeV，注入剂量为1E14原子每平方厘米至1E16原子每平方厘米。
可选的，向所述PMOS区域的多晶硅互连层内掺杂阻挡离子后，在所述NMOS区域栅极结构两侧的衬底内形成N型源漏掺杂区之前，还包括：向所述NMOS区域的多晶硅互连层内掺杂N型离子；向所述NMOS区域的多晶硅互连层内掺杂N型离子后，对所述衬底进行退火处理；在所述退火处理后，所述N型离子向所述NMOS区域的衬底内扩散，形成所述N型源漏掺杂区。
可选的，向所述NMOS区域的多晶硅互连层内掺杂N型离子的步骤包括：采用第三注入工艺，向所述NMOS区域的多晶硅互连层内注入N型离子。
可选的，所述N型离子为P离子或As离子。
可选的，所述退火处理的参数包括：退火温度为700℃至750℃，退火时间为5分钟至30分钟。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括相邻的NMOS区域和PMOS区域；栅极结构，分别位于所述NMOS区域和PMOS区域的衬底上；多晶硅互连层，位于所述栅极结构露出的衬底上，所述PMOS区域的多晶硅互连层内具有阻挡离子；P型源漏掺杂区，位于所述PMOS区域栅极结构两侧的衬底内；N型源漏掺杂区，位于所述NMOS区域栅极结构两侧的衬底内。
可选的，所述多晶硅互连层的厚度为至
可选的，所述多晶硅互连层还位于所述栅极结构的侧壁上。
可选的，所述P型源漏掺杂区的掺杂离子为B离子。
可选的，所述阻挡离子为C离子或Si离子。
可选的，所述N型源漏掺杂区的掺杂离子为P离子或As离子。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成N型源漏掺杂区之前向PMOS区域的多晶硅互连层内掺杂阻挡离子，所述阻挡离子能够填充所述多晶硅互连层中的多晶硅晶格，以抑制N型离子在所述多晶硅互连层中的横向扩散，从而在形成所述N型源漏掺杂区的过程中，能够防止N型离子通过所述多晶硅互连层横向扩散至PMOS区域内，从而可以避免对所形成P型器件的电学性能(例如：饱和电流)造成不良影响，使得所形成P型器件的器件速度得到提高，进而使得所形成半导体结构的电学性能得到提高。
可选方案中，在所述栅极结构露出的衬底上形成多晶硅互连层后，向所述PMOS区域的多晶硅互连层内掺杂阻挡离子之前，在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区，从而防止所述阻挡离子对所述P型离子的扩散产生抑制作用，进而可以避免所述阻挡离子对所述P型源漏掺杂区的形成效果产生影响，有利于提高所形成P型器件的器件速度，使得所形成半导体结构的电学性能得到提高。
可选方案中，所述阻挡离子为C离子或Si离子，所述阻挡离子不仅可以起到阻挡N型离子的作用，且由于C离子或Si离子为中性离子，因此还可以避免所述阻挡离子的引入对所形成P型器件的电学性能造成影响。
本发明提供一种半导体结构，所述半导体结构包括位于栅极结构露出的衬底上的多晶硅互连层，PMOS区域的多晶硅互连层内具有阻挡离子；所述阻挡离子能够填充所述多晶硅互连层中的多晶硅晶格，以抑制N型离子在所述多晶硅互连层中的横向扩散，因此在所述N型源漏掺杂区的形成过程中，能够防止N型离子通过所述多晶硅互连层横向扩散至PMOS区域内，从而避免对所述P型器件的电学性能造成不良影响，使得所述P型器件的器件速度得到提高，进而使得半导体结构的电学性能得到提高。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，引入多晶硅互连层后，容易导致所形成半导体器件的电学性能下降。现结合一种发明半导体结构的形成方法分析其原因。
结合参考图1和图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供衬底10，所述衬底10包括相邻的NMOS区域I和PMOS区域II；分别在所述NMOS区域I和PMOS区域II的衬底10上形成栅极结构20；在所述栅极结构20侧壁以及所述栅极结构20露出的衬底10上形成多晶硅互连层30；向所述NMOS区域I的多晶硅互连层30内掺杂N型离子41；向所述PMOS区域II的多晶硅互连层30内掺杂P型离子51。
参考图2，对所述衬底10进行退火处理。
通过所述退火处理，使所述N型离子41(如图1所示)向所述NMOS区域I的衬底10内扩散，在所述NMOS区域I栅极结构20两侧的衬底10内形成N型源漏掺杂区21，使所述P型离子51(如图1所示)向所述PMOS区域II的衬底10内扩散，在所述PMOS区域II栅极结构20两侧的衬底10内形成P型源漏掺杂区22。
所述N型离子41(例如P离子)的扩散速度大于所述P型离子51(例如B离子)的扩散速度，在所述退火处理的过程中，所述N型离子41不仅向所述NMOS区域I的衬底10内扩散，还容易通过所述多晶硅互连层30向所述PMOS区域II发生横向扩散(扩散路径如图2中虚线箭头所示)，从而导致所形成P型器件的电学性能下降，例如饱和电流(Idsat)减小。
为了解决所述技术问题，本发明在形成所述N型源漏掺杂区之前向所述PMOS区域的多晶硅互连层内掺杂阻挡离子，所述阻挡离子能够填充所述多晶硅互连层中的多晶硅晶格，以抑制N型离子在所述多晶硅互连层中的横向扩散，从而在形成所述N型源漏掺杂区的过程中，能够防止N型离子通过所述多晶硅互连层横向扩散至PMOS区域内，从而可以避免对所形成P型器件的电学性能(例如：饱和电流)造成不良影响，使得所形成P型器件的器件速度得到提高，进而使得所形成半导体结构的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图3，提供衬底100，所述衬底100包括相邻的NMOS区域I和PMOS区域II。
所述衬底100为半导体结构的形成提供工艺平台。具体地，所述NMOS区域I用于形成N型器件，所述PMOS区域II用于形成P型器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
本实施例中，提供所述衬底100后，所述形成方法还包括：在所述衬底100内形成隔离结构101。
所述隔离结构101用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
根据实际工艺需求，在相应位置处的衬底100内形成所述隔离结构101。本实施例中，所述隔离结构101分别位于所述NMOS区域I的衬底100内、所述PMOS区域II的衬底100内、以及所述NMOS区域I和PMOS区域II交界处的衬底100内。
继续参考图3，分别在所述NMOS区域I和PMOS区域II的衬底100上形成栅极结构110。
所述NMOS区域I的栅极结构110用于控制所形成N型器件沟道的导通和截断，所述PMOS区域II的栅极结构110用于控制所形成P型器件沟道的导通和截断。
所述栅极结构110可以为单层结构或叠层结构。所述栅极结构110包括栅极层；或者所述栅极结构110包括栅氧化层以及位于所述栅氧化层上的栅极层。其中，所述栅极层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述栅极层的材料还可以为金属材料，例如Al、Cu、Ag、Au、Pt、Ni或Ti；所述栅氧化层的材料可以为氧化硅或氮氧化硅，所述栅氧化层的材料还可以为高k栅介质材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述栅极结构110为叠层结构，所述栅极结构110包括栅氧化层以及位于所述栅氧化层上的栅极层；所述栅极层的材料为多晶硅，所述栅氧化层的材料为氧化硅。
需要说明的是，本实施例中，所述栅极结构110顶部形成有绝缘层200，所述绝缘层200的材料为氮化硅。
后续步骤还包括形成保形覆盖所述栅极结构110和衬底100的多晶硅互连层，且根据实际工艺需求，所述栅极结构110顶部的多晶硅互连层可以被保留；当所述栅极结构110顶部的多晶硅互连层被保留时，所述绝缘层200用于对所述多晶硅互连层和所述栅极结构110顶部之间进行绝缘。
具体地，形成所述栅极结构110的步骤包括：在所述衬底100上形成栅氧化膜；在所述栅氧化膜上形成栅极膜；在所述栅极膜上形成绝缘膜；在所述绝缘膜上形成第一图形层(图未示)，所述第一图形层用于定义所形成栅极结构110的尺寸、形状和位置；以所述第一图形层为掩膜，依次图形化所述绝缘膜、栅极膜和栅氧化膜，形成栅极结构110以及位于所述栅极结构110顶部的绝缘层200；去除所述第一图形层。
还需要说明的是，形成所述栅极结构110后，所述形成方法还包括：在所述栅极结构110的侧壁上形成侧墙120。
所述侧墙120用于保护所述栅极结构110，还用于定义后续源漏掺杂区的位置。
所述侧墙120的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙120可以为单层结构或叠层结构。
后续步骤还将去除所述绝缘层200，为了避免去除所述绝缘层200的工艺对所述侧墙120产生损耗，所述侧墙120的材料与所述绝缘层200的材料不同。本实施例中，所述侧墙120为单层结构，所述侧墙120的材料为氧化硅。
本实施例中，所述栅极结构110顶部形成有所述绝缘层200，因此在所述栅极结构110的侧壁上形成侧墙120的步骤中，所述侧墙120还位于所述绝缘层200的侧壁。
结合参考图4，本实施例中，形成所述侧墙120后，所述形成方法还包括：去除所述绝缘层200(如图3所示)。
通过去除所述绝缘层200以露出所述栅极结构110顶部，从而为后续形成与所述栅极结构110电连接的接触孔插塞提供工艺基础。
本实施例中，去除所述绝缘层200的工艺为干法刻蚀和湿法刻蚀相结合的刻蚀工艺。去除所述绝缘层200后，所述栅极结构110顶部低于所述侧墙200顶部。
在其他实施例中，根据实际工艺需求，当后续需在所述栅极结构110顶部形成多晶硅互连层并保留所述栅极结构110顶部的多晶硅互连层时，所述栅极结构110顶部的绝缘层200被保留。
参考图5，在所述栅极结构110露出的衬底100上形成多晶硅互连层130。
一方面，通过所述多晶硅互连层130以形成相邻器件源漏掺杂区之间的局部互连(local interconnect)，也就是说，相邻器件共用一个接触孔插塞既可实现与器件所对应源漏掺杂区的电连接，从而可以减少接触孔插塞的数量，进而可以降低对有源区尺寸的要求，缩小半导体器件的工艺尺寸；另一方面，所述多晶硅互连层130作为后续N型离子的吸收层，即后续向所述NMOS区域I的多晶硅互连层130内掺杂N型离子，并通过退火处理使所述多晶硅互连层130内的N型离子扩散至所述NMOS区域I衬底100内。
本实施例中，形成所述多晶硅互连层130的步骤中，所述多晶硅互连层130还位于所述栅极结构110的侧壁上。其中，所述栅极结构110侧壁上形成有侧墙120，因此所述多晶硅互连层130位于所述侧墙120表面。
相应的，所述多晶硅互连层130露出所述栅极结构110顶部，从而为后续在所述栅极结构110顶部形成金属硅化物层(Silicide)提供工艺基础。
在其他实施例中，根据实际工艺需求，所述多晶硅互连层还可以位于所述栅极结构的顶部。
具体地，形成所述多晶硅互连层130的步骤包括：形成保形覆盖所述衬底100、侧墙120和栅极结构110的多晶硅膜；去除位于所述栅极结构110顶部的所述多晶硅膜，保留位于所述侧墙120侧壁以及所述衬底上的多晶硅膜作为多晶硅互连层130。
需要说明的是，在其他实施例中，根据实际工艺需求，当所述栅极结构顶部的所述多晶硅膜被保留时，相应的，所形成的多晶硅互连层位于所述栅极结构顶部的绝缘层上。
还需要说明的是，所述多晶硅互连层130的厚度不宜过小。当所述多晶硅互连层130的厚度过小时，一方面，容易导致所述多晶硅互连层130的质量均一性和厚度均一性变差，另一方面，后续步骤还包括在部分所述多晶硅互连层130上形成金属硅化物层，所述金属硅化物层由部分所述多晶硅互连层130经反应转化而成，即形成所述金属硅化物层的工艺消耗所述多晶硅互连层130，因此如果所述多晶硅互连层130的厚度过小，容易出现所述多晶硅互连层130被完全消耗的问题，从而难以实现相邻器件源漏掺杂区之间的局部互连。
所述多晶硅互连层130的厚度也不宜过大。当所述多晶硅互连层130的厚度过大时，一方面，所述多晶硅互连层130用于在后续步骤中作为N型离子的吸收层，即N型离子位于所述多晶硅互连层130内，通过后续的退火处理使所述N型离子向所述NMOS区域I衬底100内扩散，在所述多晶硅互连层130的厚度过大的情况下，相应增加了所述N型离子扩散至所述衬底100内的扩散距离，从而容易降低所述N型离子向所述衬底100内扩散的效果，进而容易导致所形成N型器件的电学性能下降；另一方面，当相邻所述栅极结构110的间距较小时，所述多晶硅互连层130的厚度过大的情况还容易导致所述多晶硅互连层130在相邻所述栅极结构110之间发生堆叠，从而导致所述多晶硅互连层130的纵向电阻的增加。
为此，本实施例中，所述多晶硅互连层130的厚度为至
参考图6，在所述PMOS区域II栅极结构110两侧的衬底100内形成P型源漏掺杂区111。
所述P型源漏掺杂区111用于作为所形成P型器件的源区(Source)或漏区(Drain)。
本实施例中，在形成所述多晶硅互连层130后，在所述PMOS区域II栅极结构110两侧的衬底100内形成P型源漏掺杂区111。后续步骤还包括向所述PMOS区域II的多晶硅互连层130内掺杂阻挡离子，通过在掺杂阻挡离子之前形成所述P型源漏掺杂区111，可以防止所述阻挡离子对P型离子的扩散产生抑制作用，从而避免所述阻挡离子对所述P型源漏掺杂区111的形成效果产生影响，有利于提高所形成P型器件的器件速度。
在其他实施例中，还可以为先形成所述P型源漏掺杂区，后形成所述多晶硅互连层。
具体地，在所述PMOS区域II栅极结构110两侧的衬底100内形成P型源漏掺杂区111的步骤包括：形成覆盖所述NMOS区域I的第一光刻胶层210；采用第一注入工艺410，向所述PMOS区域II栅极结构110两侧的衬底100内注入P型离子；去除所述第一光刻胶层210。
本实施例中，所述第一注入工艺410所注入的P型离子为B离子。后续步骤还包括对所述衬底进行退火处理，由于B离子在硅中的扩散速度较慢、扩散可控性较高，从而可以减小所述退火处理对B离子的影响，避免出现结深过大的情况，有利于减小器件漏电流。
为了使所述B离子能穿透所述多晶硅互连层130并注入至所述衬底100内，且使所形成P型器件的电学性能满足工艺需求，将所述第一注入工艺410的参数设定在合理范围内。本实施例中，所述第一注入工艺410的参数包括：注入能量为15KeV至100KeV，注入剂量为1E13原子每平方厘米至5E15原子每平方厘米。
参考图7，向所述PMOS区域II的多晶硅互连层130内掺杂阻挡离子421。
所述阻挡离子421能够填充所述多晶硅互连层130中的多晶硅晶格，以抑制N型离子(例如P离子)在所述多晶硅互连层130中的横向扩散，从而在后续形成N型源漏掺杂区的过程中，所述阻挡离子421能够防止N型离子通过所述多晶硅互连层130横向扩散至PMOS区域II内，从而避免对所形成P型器件的电学性能造成不良影响。
所述阻挡离子421为四价离子。本实施例中，所述阻挡离子421为C离子。在其他实施例中，所述阻挡离子还可以是Si离子。
其中，C离子和Si离子为中性离子，因此可以避免所述阻挡离子421的引入对所形成P型器件的电学性能造成影响。
需要说明的是，本实施例中，在形成所述多晶硅互连层130后，在所述PMOS区域II栅极结构110两侧的衬底100内形成P型源漏掺杂区111；相应的，在形成所述P型源漏掺杂111后，向所述PMOS区域II的多晶硅互连层130内掺杂阻挡离子421。
具体地，向所述PMOS区域II的多晶硅互连层130内掺杂阻挡离子421的步骤包括：形成覆盖所述NMOS区域I的第二光刻胶层220；采用第二注入工艺420，向所述PMOS区域II的多晶硅互连层130内注入阻挡离子421；去除所述第二光刻胶层220。
需要说明的是，所述第二注入工艺420的注入能量不宜过小，也不宜过大。如果所述注入能量过小，容易导致对所述多晶硅互连层130的掺杂效果较差，即过小厚度的所述多晶硅互连层130掺杂有所述阻挡离子421，从而降低后续对N型离子的阻挡效果；如果所述注入能量过大，所述阻挡离子421容易透过所述多晶硅互连层130被注入至所述PMOS区域II衬底100内。为此，本实施例中，所述第二注入工艺420的注入能量为3KeV至10KeV。其中，所述注入能量根据所述多晶硅互连层130的厚度而定。
还需要说明的是，所述第二注入工艺420的注入剂量不宜过小，也不宜过大。如果所述注入剂量过小，相应的，后续对N型离子的阻挡效果也较差；如果所述注入剂量过大，容易对所述多晶硅互连层130的电阻产生不良影响，甚至还容易对所形成P型器件的电学性能产生不良影响。为此，本实施例中，所述第二注入工艺420的注入剂量为1E14原子每平方厘米至1E16原子每平方厘米。
结合参考图8和图9，向所述PMOS区域II的多晶硅互连层130内掺杂阻挡离子421后，在所述NMOS区域I栅极结构110两侧的衬底100内形成N型源漏掺杂区112(如图9所示)。
所述N型源漏掺杂区112用于作为所形成N型器件的源区或漏区。
需要说明的是，向所述PMOS区域II的多晶硅互连层130内掺杂阻挡离子421后，在所述NMOS区域I栅极结构110两侧的衬底100内形成N型源漏掺杂区112之前，所述形成方法还包括：向所述NMOS区域I的多晶硅互连层130内掺杂N型离子431(如图8所示)；向所述NMOS区域I的多晶硅互连层130内掺杂N型离子431后，对所述衬底100进行退火处理115(如图9所示)。
所述退火处理115用于促进所述N型离子431向所述衬底100内扩散；也就是说，在所述退火处理115后，所述N型离子431向所述NMOS区域I的衬底100内扩散，从而在所述NMOS区域I栅极结构110两侧的衬底100内形成所述N型源漏掺杂区112。
具体地，向所述NMOS区域I的多晶硅互连层130内掺杂N型离子431的步骤包括：形成覆盖所述PMOS区域II的第三光刻胶层230；采用第三注入工艺430，向所述NMOS区域I的多晶硅互连层130内注入N型离子431；去除所述第三光刻胶层230。
本实施例中，所述第三注入工艺430所注入离子为P离子。在其他实施例中，所注入的离子还可以为As离子。
为了使所述N型离子431能够位于所述多晶硅互连层130内，且使后续所形成N型器件的电学性能满足工艺需求，将所述第三注入工艺430的参数设定在合理范围内。本实施例中，所述第三注入工艺430的参数包括：注入能量为3KeV至6KeV，注入剂量为5E15原子每平方厘米至1E16原子每平方厘米。
本实施例中，所述退火处理115的工艺为热退火处理。
所述退火处理115的温度不宜过低，也不宜过高。如果所述退火处理115的温度过低，则容易导致所述N型离子431向所述NMOS区域I衬底100内的扩散效果变差，从而导致所形成N型器件的电学性能下降；如果所述退火处理115的温度过高，则容易引起热预算(Thermal Budget)过高的问题。为此，本实施例中，所述退火处理115的退火温度为700℃至750℃。
所述退火处理115的时间不宜过短，也不宜过长。如果所述退火处理115的时间过短，则容易导致所述N型离子431向所述NMOS区域I衬底100内的扩散效果变差，从而导致所形成N型器件的电学性能下降；如果所述退火处理115的时间过长，在达到所述N型离子431的扩散效果后，反而浪费资源和时间。为此，本实施例中，所述退火处理115的退火时间为5分钟至30分钟。
需要说明的是，本实施例中，向所述NMOS区域I的多晶硅互连层130内掺杂N型离子431后，对所述衬底100进行退火处理115之前，所述形成方法还包括：形成保形覆盖所述多晶硅互连层130和栅极结构110的金属硅化物阻挡层(Silicide Block，SAB)(图未示)。
后续根据实际工艺需求，去除待形成金属硅化物层的区域的金属硅化物阻挡层，剩余所述金属硅化物阻挡层用于防止在不希望形成金属硅化物层的区域形成所述金属硅化物层。
所述金属硅化物阻挡层的材料可以为氧化硅和氮化硅中的一种或两种。本实施例中，所述金属硅化物阻挡层的材料为富硅氧化硅(Silicon Rich Oxide，SRO)。其中，富硅氧化硅指的是硅含量较高的氧化硅材料。
因此，形成所述N型源漏掺杂区112之后，所述形成方法还包括：在待形成金属硅化物层(图未示)的区域形成所述金属硅化物层。本实施例中，所述金属硅化物层的材料为CoSi。在其他实施例中，所述金属硅化物层的材料还可以为TiSi或NiSi。
具体到本实施例中，在所述栅极结构110顶部以及位于所述衬底100上的部分多晶硅互连层130上形成所述金属硅化物层。
本发明在形成所述N型源漏掺杂区112之前向所述PMOS区域II的多晶硅互连层130内掺杂阻挡离子421，所述阻挡离子421能够填充所述多晶硅互连层130中的多晶硅晶格，以抑制N型离子431在所述多晶硅互连层130中的横向扩散，从而能够防止N型离子431通过所述多晶硅互连层130横向扩散至PMOS区域内(扩散路径如图9中虚线箭头所示)，从而可以避免对所形成P型器件的电学性能造成不良影响，使得所形成P型器件的器件速度得到提高，从而使得所形成半导体结构的电学性能得到提高。
继续参考图9，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构。所述半导体结构包括：
衬底100，所述衬底100包括相邻的NMOS区域I和PMOS区域II；栅极结构110，分别位于所述NMOS区域I和PMOS区域II的衬底100上；多晶硅互连层130，位于所述栅极结构110露出的衬底100上，所述PMOS区域II的多晶硅互连层130内具有阻挡离子421；P型源漏掺杂区111，位于所述PMOS区域II栅极结构110两侧的衬底100内；N型源漏掺杂区112，位于所述NMOS区域I栅极结构110两侧的衬底100内。
所述衬底100为半导体结构的形成提供工艺平台。具体地，所述NMOS区域I形成有N型器件，所述PMOS区域II形成有P型器件
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
本实施例中，所述半导体结构还包括：位于所述衬底100内的隔离结构101。
所述隔离结构101用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
根据实际工艺需求，所述隔离结构101位于相应位置处的衬底100内。本实施例中，所述隔离结构101分别位于所述NMOS区域I的衬底100内、所述PMOS区域II的衬底100内、以及所述NMOS区域I和PMOS区域II交界处的衬底100内。
所述NMOS区域I的栅极结构110用于控所述N型器件沟道的导通和截断，所述PMOS区域II的栅极结构110用于控制所述P型器件沟道的导通和截断。
所述栅极结构110可以为单层结构或叠层结构。所述栅极结构110包括栅极层；或者所述栅极结构110包括栅氧化层以及位于所述栅氧化层上的栅极层。其中，所述栅极层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述栅极层的材料还可以为金属材料，例如Al、Cu、Ag、Au、Pt、Ni或Ti；所述栅氧化层的材料可以为氧化硅或氮氧化硅，所述栅氧化层的材料还可以为高k栅介质材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述栅极结构110为叠层结构，所述栅极结构110包括栅氧化层以及位于所述栅氧化层上的栅极层；所述栅极层的材料为多晶硅，所述栅氧化层的材料为氧化硅。
需要说明的是，根据实际工艺需求，在其他实施例中，所述栅极结构顶部还可以具有绝缘层，所述绝缘层的材料为氮化硅。
所述半导体结构还包括多晶硅互连层130，当根据工艺需求，所述栅极结构110顶部具有所述多晶硅互连层130时，所述绝缘层用于对所述多晶硅互连层和所述栅极结构110顶部之间进行绝缘。
需要说明的是，所述半导体结构还包括位于所述栅极结构110侧壁上的侧墙120。所述侧墙120用于保护所述栅极结构110，还用于定义所述P型源漏掺杂区111和N型源漏掺杂区112的位置。
本实施例中，所述栅极结构110顶部不具有所述绝缘层，在半导体结构形成工艺中，所述绝缘层为在形成所述侧墙120之后被去除，因此所述栅极结构110的顶部低于所述侧墙120的顶部。
所述侧墙120的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙120可以为单层结构或叠层结构。
为了避免去除所述绝缘层的工艺对所述侧墙120产生损耗，所述侧墙120的材料与所述绝缘层的材料不同。本实施例中，所述侧墙120为单层结构，所述侧墙120的材料为氧化硅。
所述P型源漏掺杂区111用于作为所述P型器件的源区(Source)或漏区(Drain)。
本实施例中，所述P型源漏掺杂区111的掺杂离子为B离子。半导体结构的形成过程包括对所述衬底进行退火处理，由于B离子在硅中的扩散速度较慢、扩散可控性较高，从而可以减小所述退火处理对B离子的影响，避免出现结深过大的情况，有利于减小器件漏电流。
其中，所述P型源漏掺杂区111的掺杂离子浓度根据P型器件电学性能的工艺需求而定。
所述N型源漏掺杂区112用于作为所述N型器件的源区或漏区。
本实施例中，所述N型源漏掺杂区112的掺杂离子为P离子。其中，所述N型源漏掺杂区112的掺杂离子浓度根据N型器件电学性能的工艺需求而定。在其他实施例中，所述N型源漏掺杂区的掺杂离子还可以为As离子。
所述多晶硅互连层130的作用包括：一方面，所述多晶硅互连层130用于形成相邻器件源漏掺杂区之间的局部互连(local interconnect)，也就是说，相邻器件共用一个接触孔插塞既可实现与器件所对应源漏掺杂区的电连接，从而可以减少接触孔插塞的数量，进而可以降低对有源区尺寸的要求，缩小半导体器件的工艺尺寸；另一方面，所述多晶硅互连层130作为所述N型源漏掺杂区112形成过程中N型离子的吸收层，也就是说，在半导体结构的形成过程中，通过向所述NMOS区域I的多晶硅互连层130内掺杂N型离子、并通过退火处理使所述多晶硅互连层130内的N型离子扩散至所述NMOS区域I衬底100内以形成所述N型源漏掺杂区112。
本实施例中，所述多晶硅互连层130还位于所述栅极结构110的侧壁上。其中，所述栅极结构110侧壁上具有侧墙120，因此所述多晶硅互连层130位于所述侧墙120表面。相应的，所述多晶硅互连层130露出所述栅极结构110顶部。
在其他实施例中，根据实际工艺需求，所述多晶硅互连层还可以位于所述栅极结构的顶部，且所述栅极结构顶部的多晶硅互连层位于所述栅极结构顶部的绝缘层上。
需要说明的是，所述多晶硅互连层130的厚度不宜过小。当所述多晶硅互连层130的厚度过小时，一方面，容易导致所述多晶硅互连层130的质量均一性和厚度均一性变差，另一方面，所述半导体结构还可以包括金属硅化物层，所述金属硅化物层由部分所述多晶硅互连层130经反应转化而成，即形成所述金属硅化物层的工艺消耗所述多晶硅互连层130，因此如果所述多晶硅互连层130的厚度过小，容易出现所述多晶硅互连层130被完全消耗的问题，从而难以实现相邻器件源漏掺杂区之间的局部互连；
所述多晶硅互连层130的厚度也不宜过大。当所述多晶硅互连层130的厚度过大时，一方面，所述多晶硅互连层130用于作为N型离子的吸收层，即N型离子位于所述多晶硅互连层130内，在所述多晶硅互连层130的厚度过大的情况下，相应增加了所述N型离子扩散至所述衬底100内的扩散距离，从而容易降低所述N型离子向所述衬底100内扩散的效果，进而容易导致所述N型器件的电学性能下降，另一方面，当相邻所述栅极结构110的间距较小时，所述多晶硅互连层130的厚度过大的情况还容易导致所述多晶硅互连层130在相邻所述栅极结构110之间发生堆叠，从而导致所述多晶硅互连层130的纵向电阻的增加。
为此，本实施例中，所述多晶硅互连层130的厚度为至
所述阻挡离子421能够填充所述多晶硅互连层130中的多晶硅晶格，以抑制N型离子(例如P离子)在所述多晶硅互连层130中的横向扩散，从而在所述N型源漏掺杂区112的形成过程中，所述阻挡离子421能够防止N型离子通过所述多晶硅互连层130横向扩散至PMOS区域II内，从而避免对所述P型器件的电学性能造成不良影响。
所述阻挡离子421为四价离子。本实施例中，所述阻挡离子421为C离子。在其他实施例中，所述阻挡离子还可以是Si离子。
其中，C离子和Si离子为中性离子，因此可以避免所述阻挡离子421的引入对所述P型器件的电学性能造成影响。
本发明所述半导体结构包括位于栅极结构110露出的衬底100上的多晶硅互连层130，PMOS区域II的多晶硅互连层130内具有阻挡离子421；所述阻挡离子421能够填充所述多晶硅互连层130中的多晶硅晶格，以抑制N型离子在所述多晶硅互连层130中的横向扩散，从而在所述N型源漏掺杂区112的形成过程中，能够防止N型离子通过所述多晶硅互连层130横向扩散至PMOS区域II内，从而避免对所述P型器件的电学性能造成不良影响，使得所述P型器件的器件速度得到提高，进而使得半导体结构的电学性能得到提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的NMOS区域和PMOS区域；
分别在所述NMOS区域和PMOS区域的衬底上形成栅极结构；
在所述栅极结构露出的衬底上形成多晶硅互连层；
在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区；
向所述PMOS区域的多晶硅互连层内掺杂阻挡离子；
向所述PMOS区域的多晶硅互连层内掺杂阻挡离子后，在所述NMOS区域栅极结构两侧的衬底内形成N型源漏掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述多晶硅互连层的厚度为至
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述多晶硅互连层的步骤中，所述多晶硅互连层还位于所述栅极结构的侧壁上；
形成所述多晶硅互连层的步骤包括：形成保形覆盖所述栅极结构和衬底的多晶硅膜；去除位于所述栅极结构顶部的所述多晶硅膜，保留位于所述栅极结构侧壁以及所述衬底上的多晶硅膜作为多晶硅互连层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构露出的衬底上形成多晶硅互连层后，向所述PMOS区域的多晶硅互连层内掺杂阻挡离子之前，在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述PMOS区域栅极结构两侧的衬底内形成P型源漏掺杂区的步骤包括：采用第一注入工艺，向所述PMOS区域栅极结构两侧的衬底内注入P型离子。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一注入工艺的参数包括：注入离子为B离子，注入能量为15KeV至100KeV，注入剂量为1E13原子每平方厘米至5E15原子每平方厘米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡离子为C离子或Si离子。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，向所述PMOS区域的多晶硅互连层内掺杂阻挡离子的步骤包括：采用第二注入工艺，向所述PMOS区域的多晶硅互连层内注入阻挡离子。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二注入工艺的参数包括：注入离子为C离子，注入能量为3KeV至10KeV，注入剂量为1E14原子每平方厘米至1E16原子每平方厘米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，向所述PMOS区域的多晶硅互连层内掺杂阻挡离子后，在所述NMOS区域栅极结构两侧的衬底内形成N型源漏掺杂区之前，还包括：向所述NMOS区域的多晶硅互连层内掺杂N型离子；向所述NMOS区域的多晶硅互连层内掺杂N型离子后，对所述衬底进行退火处理；
在所述退火处理后，所述N型离子向所述NMOS区域的衬底内扩散，形成所述N型源漏掺杂区。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，向所述NMOS区域的多晶硅互连层内掺杂N型离子的步骤包括：采用第三注入工艺，向所述NMOS区域的多晶硅互连层内注入N型离子。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述N型离子为P离子或As离子。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述退火处理的参数包括：退火温度为700℃至750℃，退火时间为5分钟至30分钟。
14.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括相邻的NMOS区域和PMOS区域；
栅极结构，分别位于所述NMOS区域和PMOS区域的衬底上；
多晶硅互连层，位于所述栅极结构露出的衬底上，所述PMOS区域的多晶硅互连层内具有阻挡离子；
P型源漏掺杂区，位于所述PMOS区域栅极结构两侧的衬底内；
N型源漏掺杂区，位于所述NMOS区域栅极结构两侧的衬底内。
15.如权利要求14所述的半导体结构，其特征在于，所述多晶硅互连层的厚度为至
16.如权利要求14所述的半导体结构，其特征在于，所述多晶硅互连层还位于所述栅极结构的侧壁上。
17.如权利要求14所述的半导体结构，其特征在于，所述P型源漏掺杂区的掺杂离子为B离子。
18.如权利要求14所述的半导体结构，其特征在于，所述阻挡离子为C离子或Si离子。
19.如权利要求14所述的半导体结构，其特征在于，所述N型源漏掺杂区的掺杂离子为P离子或As离子。
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