CN101621030A - 具有多晶硅接触的自对准mos结构 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 53
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 57
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 32
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- 125000006850 spacer group Chemical group 0.000 claims description 31
- 230000008569 process Effects 0.000 claims description 12
- 239000002019 doping agent Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 8
- 239000011435 rock Substances 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 229910021339 platinum silicide Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 5
- 238000000576 coating method Methods 0.000 claims 5
- 239000002210 silicon-based material Substances 0.000 claims 3
- 238000005498 polishing Methods 0.000 claims 1
- 239000000654 additive Substances 0.000 abstract 2
- 230000000996 additive effect Effects 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000010420 art technique Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- PICXIOQBANWBIZ-UHFFFAOYSA-N zinc;1-oxidopyridine-2-thione Chemical class [Zn+2].[O-]N1C=CC=CC1=S.[O-]N1C=CC=CC1=S PICXIOQBANWBIZ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及一种用于制造半导体集成电路的方法及其所得到的结构。所述方法包括为半导体衬底提供上覆介电层和形成多晶硅栅极层和上覆盖层。所述栅极层覆盖在所述介电层之上。所述方法还包括使所述多晶硅栅极层图案化，以形成栅极结构和局部互联结构。所述栅极结构和局部互联结构包括在它们之间限定的接触区域。所述栅极结构还包括所述上覆盖层。所述方法包括在所述栅极结构和局部互联结构上形成侧壁隔离物以及去除所述局部互联结构上的侧壁隔离物。所述方法还包括在所述接触区域上形成接触多晶硅并将掺杂剂杂质注入所述接触多晶硅中。所述方法将所述掺杂剂杂质从所述接触多晶硅扩散到所述衬底的接触区域中以形成扩散结区。所述方法选择性地去除覆盖在所述栅极结构上的盖层。所述方法然后形成覆盖在所述栅极结构以及所述接触多晶硅表面上的硅化物层，由此所述侧壁隔离物将所述栅极结构上的硅化物层与所述接触多晶硅上的硅化物层隔离。
Description
技术领域
本发明涉及集成电路以及其制造半导体器件的工艺。更具体而言，本发明提供制造MOS晶体管器件单元的较小接触结构的方法和装置。仅仅作为举例，本发明已经应用于集成电路的标准MOS晶体管器件。但是应该认识到，本发明可用于多种应用中例如存储器、特定应用集成电路、微处理器、它们任意组合等。
发明背景
集成电路或“ICs”已经从在硅单芯片上制造的少量互联器件发展到数百万的器件。当前ICs提供的性能和复杂性远远超出了最初所想像的。为了实现在复杂性和电路密度方面的改进(即能够封装在给定芯片面积上的器件的数量)，被称为器件“几何图形”(geometry)的最小器件特征的尺寸随着ICs的更新换代而变得越来越小。如今，半导体器件被制成具有小于四分之一微米宽的特征。
增加电路密度不仅改进了ICs的复杂性和性能，而且还为消费者提供了更低成本的部件。IC制造设备可能花费数亿、甚至是数十亿美元。每一个制造设备将具有一定的晶片生产量，每一个晶片在其上具有一定量的ICs。因此，通过使IC的单个器件变得更小，可以在每一个晶片上制造更多的器件，因此增加制造设备的产量。使器件变小非常具有挑战性，这是因为用于IC中的每一种工艺都具有极限。也就是说，给定的工艺通常仅加工至一定的特征尺寸，然后需要改变该工艺或器件布图。这种极限的实例是以低成本有效方式减少半导体器件单元尺寸的能力。
已经利用了多种技术来减少半导体器件的单元尺寸。这些技术的实例包括在金属氧化物硅(MOS)栅极结构的边缘上使用侧壁隔离物。这种侧壁隔离物被用于形成自对准接触区域，其在尺寸上更小并且制造效率更高。其他技术利用愈加更小的栅极结构、更浅的注入技术等。不幸的是，传统半导体器件存在许多局限。通常，难于将单元尺寸减少到小于栅极结构的临界尺寸70纳米。减少单元尺寸基于用于制造半导体器件的工艺和设备的实际极限。将在本发明说明尤其是以下的说明中更具体地说明这些和其他局限。
由此可知，需要加工半导体器件的改进技术。
发明内容
根据本发明，提供包括制造半导体器件的方法的技术。更具体而言，本发明提供制造MOS晶体管器件的单元的较小接触结构的方法和装置。通过示例性实施例，本发明已经应用于集成电路的标准MOS晶体管器件。但是应该认识到，本发明可应用于多种应用中例如存储器、特定应用集成电路、微处理器、这些的任意组合等。
在特定实施方案中，本发明提供一种制造半导体集成电路的方法。该方法包括提供具有上覆(overlying)介电层(例如栅极氧化物、氧氮化硅、氮化物)的半导体衬底(例如，硅晶片)。该方法还包括形成多晶硅栅极层和上覆盖层，例如未掺杂的多晶硅、氮化硅。栅极层覆盖在用作MOS晶体管的栅极电介质的介电层上。该方法还包括使多晶硅栅极层图案化以形成栅极结构和局部互联结构。优选的是，利用掩蔽和蚀刻技术来进行图案化。栅极结构和局部互联结构包括在它们之间限定的接触区域。该接触区域是用于MOS晶体管源极/漏极结构的暴露的衬底区域。栅极结构还包括上覆盖层，局部互联结构也可以具有上覆盖层。该方法包括在栅极结构和局部互联结构上形成侧壁隔离物。去除局部互联结构上的侧壁隔离物，但是保留栅极结构上的侧壁隔离物。该方法还包括在接触区域上形成接触多晶硅并将掺杂剂杂质注入该接触多晶硅中。该方法将掺杂剂杂质从接触多晶硅扩散到衬底中的接触区域中以形成扩散结区。该方法选择性地去除覆盖在栅极结构上的盖层。该方法然后形成覆盖在栅极结构以及接触多晶硅表面上的硅化物层，由此侧壁隔离物将栅极结构上的硅化物层与接触多晶硅上的硅化物层隔离。
在作为替代的特定实施方案中，本发明提供一种集成电路结构。该结构具有包含阱区和表面区域的衬底。在衬底的阱区内形成隔离区域。形成覆盖在衬底的表面区域上的栅极绝缘层。在衬底的阱区内形成第一源极/漏极区域和第二源极/漏极区域。该结构还具有沟道区域，该沟道区域在衬底阱区内的第一源极/漏极区域和第二源极/漏极区域之间形成并在栅极绝缘层附近形成。栅极层覆盖在栅极绝缘层之上并且与沟道区域连接。该结构还具有在栅极层边缘上形成的侧壁隔离物，以隔离栅极层。形成覆盖衬底的表面区域的局部互联层。局部互联层具有在第一源极/漏极区域附近延伸的边缘区域。接触层在第一源极/漏极区域上形成并且与局部互联层的边缘区域接触。接触层还具有邻接部分侧壁隔离物的部分。形成覆盖接触层和局部互联层的第一硅化物层，并形成覆盖栅极层的第二硅化物层。扩散区域从第一源极/漏极区域延伸通过接触层直到部分第一互联层。
利用本发明的方法实现了超出传统技术的许多益处。例如，本发明技术使得能够容易使用依赖于传统技术的工艺。在一些实施方案中，本发明方法提供了以芯片(dies)/晶片的更高的器件产率。另外，本发明方法提供了一种工艺，该工艺与传统工艺技术相容，不实质改变传统设备和工艺。优选的是，本发明提供可以产生较小晶体管单元尺寸的自对准MOS晶体管结构。即，在一些实施方案中，整个单元尺寸可以小于晶体管栅极尺寸(例如0.25微米、0.18微米，0.13微米和更小)的最小尺寸(例如设计尺寸)的三倍。根据该实施方案，可以获得这些益处中的一种或多种。将在本发明说明书中尤其是以下的说明中更具体地说明这些和其他益处。
参考下文中详细说明和附图可以更加全面理解本发明的各种其他的目的、特征和优点。
附图说明
图1～6是说明根据本发明实施方案制造自对准MOS结构的方法的简化侧视图；
图2A是图2中结构的简化顶视图。
具体实施方式
根据本发明，提供包括制造半导体器件的方法的技术。更具体而言，本发明提供制造MOS晶体管器件的单元的较小接触结构的方法和装置。仅仅作为举例，本发明已经应用于集成电路的标准MOS晶体管器件。但是应该认识到，本发明可应用于多种应用中例如存储器、特定应用集成电路、微处理器、这些的任意组合等。
根据本发明实施方案的方法可以简述如下：
1.提供具有上覆介电层的半导体衬底；
2.形成多晶硅栅极层和上覆盖层；
3.使多晶硅栅极层图案化以形成栅极结构和局部互联结构；
4.在栅极结构和局部互联结构之间限定接触区域；
5.在栅极结构和局部互联结构上形成侧壁隔离物；
6.去除局部互联结构上的侧壁隔离物；
7.在接触区域上形成接触多晶硅；
8.将掺杂剂杂质注入接触多晶硅中；
9.将掺杂剂杂质从接触多晶硅扩散到衬底的接触区域中以形成扩散结区；
10.选择性地去除覆盖在栅极结构上的盖层；
11.形成覆盖在栅极结构以及接触多晶硅表面上的硅化物层，同时栅极结构上的侧壁隔离物将栅极结构上的硅化物层与接触多晶硅上的硅化物层隔离；和
12.根据需要进行其它步骤。
上述步骤序列提供了根据本发明实施方案的方法。还可以提供其他替代实施方案，其中添加步骤，或去除一个或多个步骤，或者以不同序列提供一个或多个步骤，而不偏离本文中权利要求的范围。本发明方法提供一种自对准MOS结构，该结构可用于形成比传统MOS结构更小的单元区域。在本发明说明中特别是下文中可以发现对本发明方法的更详细说明。
图1～6是说明制造根据本发明实施方案的自对准MOS结构的方法的简化侧视图。这些图仅是示例性的，不应该不适当地限制本文权利要求的范围。本领域普通技术人员将能够认识到许多变化、替代和修改。如图所示，本发明的方法，首先提供衬底100。优选，衬底是硅晶片、绝缘体上硅晶片或外延晶片。该方法包括形成限定栅极介电层的上覆介电层102。优选，介电层是栅极氧化物层，但可以是栅极氮化物或氧氮化硅等。该方法形成多晶硅栅极层和上覆盖层109。盖层可以是各种材料，例如未掺杂的多晶硅、二氧化硅、氮化硅等，其用作硬掩模。如图所示，对于MOS晶体管，栅极层覆盖在介电层102之上。
该方法还包括使多晶硅栅极层图案化以形成栅极结构107和局部互联结构105。图案化通常利用光刻和蚀刻技术进行。栅极结构和局部互联结构包括在它们之间限定的接触区域113。如图所示，局部互联结构和栅极结构在相同的层内形成。接触区域是衬底的暴露部分。该暴露部分对应于MOS晶体管的源极/漏极区域。如图所示，栅极结构还包括上覆盖层。提供光掩模111以限定栅极结构和局部互联结构。利用传统技术在衬底中还形成浅沟槽隔离区域101。通常，利用现有技术中已知的蚀刻和沉积技术的结合来制造浅沟槽隔离。还可以利用其他类型的隔离例如LOCOS等。
参考图2，本发明方法包括在栅极结构和局部互联结构上形成侧壁隔离物。该侧壁隔离物通过沉积覆盖在栅极结构和局部互联结构上的绝缘层而形成。利用各向异性蚀刻技术例如等离子体蚀刻、活性离子蚀刻或任意的这些技术来蚀刻所述绝缘层。这种蚀刻过程去除了绝缘层的水平部分同时保留垂直部分完好。如图所示，这些垂直部分在栅极结构和局部互联结构的边缘上形成。根据该实施方案，绝缘层可以是相同或不同材料的单层或多层。将光刻胶膜201涂敷到栅极结构以覆盖包括侧壁隔离物307的栅极结构。光刻胶膜甚至覆盖部分接触区域并保留部分303暴露。图2A图示说明涂敷于栅极结构和互联结构的光刻胶膜的顶视图。如图所示，光刻胶膜覆盖包括侧壁隔离物和部分接触区域的栅极结构。光刻胶膜保留局部互联结构上的侧壁隔离物305未被涂覆(free)并暴露。实施蚀刻工艺以选择性地去除局部互联结构边缘上的侧壁隔离物。其他技术也可用于选择性地仅仅去除互联结构上的隔离物同时保留栅极结构上的侧壁隔离物。
参考图3，本发明方法剥离光刻胶膜同时暴露接触区域和盖层。如图所示，局部互联结构的边缘301被暴露。栅极结构的边缘包括侧壁隔离物。盖层203用作硬掩模。如图4所示，该方法然后包括在接触区域上形成接触多晶硅401并覆盖栅极结构和局部互联结构。利用毯覆(blanket)层提供接触多晶硅。该方法将杂质引入到接触多晶硅中。在此，该方法将掺杂剂杂质注入接触多晶硅中。也可以使用引入杂质的其他形式例如原位掺杂技术、扩散等。掺杂的多晶硅是导电的。然后该方法将掺杂剂杂质从接触区域扩散到衬底中的接触区域，以形成在衬底内形成扩散结区。
如图5所示，本发明方法利用活性离子蚀刻和/或化学机械平坦化来去除接触多晶硅。作为替代方案，也可以使用蚀刻和化学机械平坦化的组合。在此，接触多晶硅501保留在接触区域中，其将接触多晶硅从接触区域连接到局部互联结构。栅极结构通过侧壁隔离物保持与接触多晶硅的隔离。该方法选择性地去除覆盖在栅极结构上的盖层。在此，侧壁隔离物延伸超过栅极结构的表面区域。如图6所示，然后该方法形成覆盖在栅极结构上的硅化物层601和覆盖在接触多晶硅和局部互联结构表面上的硅化物层603、605。侧壁隔离物将栅极结构上的硅化物层与接触多晶硅上的硅化物层隔离。如图所示，硅化物选择性地附着于栅极结构和互联结构，但是没有附着于隔离物结构。硅化物可以包括硅化镍、硅化钴、硅化钛、硅化铂、硅化钽等。以该实施方案为基础，可以有其他变化、修改和替代。
应该理解，本文中所述的实施例和实施方案仅用于示例性目的，本领域技术人员在本发明的启迪下可做出各种修改或变化，这些修改或变化包括在本申请的精神和范围内以及包括在所附权利要求的范围内。
Claims (19)
1.一种制造半导体集成电路的方法，所述方法包括：
提供具有上覆介电层的半导体衬底；
形成多晶硅栅极层和上覆盖层，所述栅极层覆盖在所述介电层上；
使所述多晶硅栅极层图案化以形成栅极结构和局部互联结构，在所述栅极结构和所述局部互联结构之间限定接触区域，所述栅极结构包括所述上覆盖层；
在所述栅极结构和所述局部互联结构上形成侧壁隔离物；
去除所述局部互联结构上的侧壁隔离物；
在所述接触区域上形成接触多晶硅；
将掺杂剂杂质注入所述接触多晶硅中；
将所述掺杂剂杂质从所述接触多晶硅扩散到所述衬底中的接触区域中以形成扩散结区；
选择性地去除覆盖在所述栅极结构上的盖层；和
形成覆盖在所述栅极结构以及所述接触多晶硅表面上的硅化物层，由此所述侧壁隔离物将所述栅极结构上的硅化物层与所述接触多晶硅上的硅化物层隔离。
2.权利要求1的方法，其中所述接触区域是最小光刻尺寸。
3.权利要求1的方法，其中所述接触多晶硅的形成包括：
沉积覆盖在所述接触区域、所述栅极结构和所述局部互联结构上的多晶硅毯覆层；
去除部分所述毯覆层以暴露所述栅极结构和所述局部互联结构；和
去除部分所述毯覆层以使所述接触区域与其它接触区域隔离。
4.权利要求3的方法，其中所述去除通过化学机械抛光和/或回蚀刻进行。
5.权利要求1的方法，其中所述扩散结区是源极/漏极区域。
6.权利要求1的方法，其中所述扩散区域和所述接触多晶硅变成源极/漏极区域。
7.权利要求1的方法，其中所述多晶硅接触在所述多晶硅接触的整个长度上具有基本上均匀的厚度。
8.权利要求1的方法，其中在单元中提供所述栅极结构，所述单元小于最小光刻尺寸的三倍。
9.权利要求1的方法，其中所述选择性去除覆盖在所述栅极结构上的盖层暴露所述侧壁隔离物的上部，由此所述侧壁隔离物的所述上部与所述多晶硅接触或所述栅极结构均不接触。
10.权利要求1的方法，其中所述去除部分毯覆层以使所述接触区域与其它接触区域隔离包括：
形成覆盖在至少所述栅极结构和接触区域上的掩模层；和
去除部分所述毯覆层以使所述接触区域与其它接触区域隔离。
11.权利要求1的方法，其中所述硅化物层选自硅化镍、硅化钛、硅化钴、硅化铂、或硅化钽。
12.一种集成电路结构，包含：
包含阱区和表面区域的衬底；
在所述衬底的阱区内形成的隔离区域；
形成的覆盖在所述衬底的表面区域上的栅极绝缘层；
在所述衬底的阱区内形成的第一源极/漏极区域和第二源极/漏极区域；
沟道区域，所述沟道区域在所述衬底阱区内的所述第一源极/漏极区域和所述第二源极/漏极区域之间形成并在所述栅极绝缘层附近形成；
栅极层，所述栅极层覆盖在所述栅极绝缘层之上并且与所述沟道区域连接；
在所述栅极层边缘上形成的侧壁隔离物，以隔离所述栅极层；
形成的覆盖在所述衬底的表面区域上的局部互联层，所述局部互联层具有在所述第一源极/漏极区域附近之内延伸的边缘区域；
接触层，所述接触层在所述第一源极/漏极区域上形成并且与所述局部互联层的边缘区域接触，所述接触层还具有邻接部分所述侧壁隔离物的部分；
形成的覆盖在所述接触层和所述局部互联层上的第一硅化物层；
形成的覆盖在所述栅极层上的第二硅化物层；和
从所述衬底中的所述第一源极/漏极区域延伸的扩散结区，所述扩散结区衍生自至少来自所述接层的杂质。
13.权利要求12的结构，其中所述衬底是一定厚度的硅材料。
14.权利要求12的结构，其中所述接触层包含一定厚度的多晶硅材料。
15.权利要求12的结构，其中所述局部互联层和所述栅极层由一定厚度的多晶硅材料形成。
16.权利要求12的结构，其中利用一定厚度的硅化物材料来提供所述第一硅化物层和所述第二硅化物层。
17.权利要求12的结构，其中所述扩散区域在所述第一源极/漏极区域、所述接触层和部分所述互联层之间形成连续的接触区域。
18.权利要求12的结构，其中在所述阱区内的单元中提供所述栅极层，所述单元小于最小光刻尺寸的三倍。
19.权利要求12的结构，其中所述隔离区域是浅沟槽隔离区域。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100402907A CN101621030B (zh) | 2008-07-02 | 2008-07-02 | 具有多晶硅接触的自对准mos结构 |
| US12/258,371 US8598004B2 (en) | 2008-07-02 | 2008-10-24 | Self aligned MOS structure with polysilicon contact |
| US14/029,777 US8816449B2 (en) | 2008-07-02 | 2013-09-17 | Self-aligned MOS structure with local interconnects and self-aligned source/drain polysilicon contacts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100402907A CN101621030B (zh) | 2008-07-02 | 2008-07-02 | 具有多晶硅接触的自对准mos结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101621030A true CN101621030A (zh) | 2010-01-06 |
| CN101621030B CN101621030B (zh) | 2011-01-12 |
Family
ID=41463714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100402907A Active CN101621030B (zh) | 2008-07-02 | 2008-07-02 | 具有多晶硅接触的自对准mos结构 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8598004B2 (zh) |
| CN (1) | CN101621030B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103021948A (zh) * | 2011-09-22 | 2013-04-03 | 上海华虹Nec电子有限公司 | 深亚微米半导体器件的工艺集成方法 |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103871882B (zh) * | 2012-12-17 | 2016-09-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
Family Cites Families (27)
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- 2008-10-24 US US12/258,371 patent/US8598004B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US8598004B2 (en) | 2013-12-03 |
| US20140048892A1 (en) | 2014-02-20 |
| CN101621030B (zh) | 2011-01-12 |
| US8816449B2 (en) | 2014-08-26 |
| US20100001354A1 (en) | 2010-01-07 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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