JPH10199991A - 基板にコンタクトを形成する方法及びそのコンタクト - Google Patents
基板にコンタクトを形成する方法及びそのコンタクトInfo
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Abstract
(57)【要約】
【課題】 半導体デバイスにおいて、アライメント・マ
ージンを軽減させる共にそのレイアウト面積を増加させ
るように自己アライメントされたコンタクトを形成する
方法及び前記コンタクトを提供する。 【解決手段】 ゲート（２０、２２、２４、２６）間の
基板（１０）をドープしてソース／ドレイン領域（４
０、４２、４４、４６）を形成させるステップと、前記
ソース／ドレイン領域（４０、４２、４４、４６）上に
重なるポリシリコン層（５０）を形成させるステップ
と、前記ポリシリコン層（５０）及び前記ソース／ドレ
イン領域（４０、４２、４４、４６）をドープするステ
ップとを含む処理により、半導体デバイス（２）の２つ
のゲート（２０、２２、２４、２６）間にコンタクト
（８０、８２、８４、８６）を配置する。
ージンを軽減させる共にそのレイアウト面積を増加させ
るように自己アライメントされたコンタクトを形成する
方法及び前記コンタクトを提供する。 【解決手段】 ゲート（２０、２２、２４、２６）間の
基板（１０）をドープしてソース／ドレイン領域（４
０、４２、４４、４６）を形成させるステップと、前記
ソース／ドレイン領域（４０、４２、４４、４６）上に
重なるポリシリコン層（５０）を形成させるステップ
と、前記ポリシリコン層（５０）及び前記ソース／ドレ
イン領域（４０、４２、４４、４６）をドープするステ
ップとを含む処理により、半導体デバイス（２）の２つ
のゲート（２０、２２、２４、２６）間にコンタクト
（８０、８２、８４、８６）を配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、概要的に半導体製
造方法に関し、特に基板に自己アライメントされたコン
タクトを形成する方法、及びそのようなコンタクトに関
する。
造方法に関し、特に基板に自己アライメントされたコン
タクトを形成する方法、及びそのようなコンタクトに関
する。
【０００２】
【従来の技術】半導体デバイスの製造には、堆積、パタ
ーニング及びエッチングのような種々の技術を用いて基
板上に異なる一構成要素を形成することが含まれてい
る。一つの物質層をその下の基板又は他の層に結合させ
るコンタクトは、半導体デバイスにおける一構成要素で
ある。これらのコンタクトは、特定のアプリケーション
及び所望の機能に従って、ホール、管、チャネル又は他
の幾何学的な構造を取り得る。
ーニング及びエッチングのような種々の技術を用いて基
板上に異なる一構成要素を形成することが含まれてい
る。一つの物質層をその下の基板又は他の層に結合させ
るコンタクトは、半導体デバイスにおける一構成要素で
ある。これらのコンタクトは、特定のアプリケーション
及び所望の機能に従って、ホール、管、チャネル又は他
の幾何学的な構造を取り得る。
【０００３】
【発明が解決しようとする課題】半導体デバイスにおけ
る構成要素をミニチュア化する努力は、製造設備の許容
レベルに対して挑戦することになり始めた。製造設備の
許容範囲により指示されると同一の臨界的な寸法を用い
て、半導体デバイスのレイアウト面積を更に減少させよ
うとするいくつかの努力がなされている。既存の技術
は、従来の自己アライメント技術を用いても何らかのス
ペース節約を可能とするかも知れないが、種々に異なる
半導体デバイスに適応することはできない。
る構成要素をミニチュア化する努力は、製造設備の許容
レベルに対して挑戦することになり始めた。製造設備の
許容範囲により指示されると同一の臨界的な寸法を用い
て、半導体デバイスのレイアウト面積を更に減少させよ
うとするいくつかの努力がなされている。既存の技術
は、従来の自己アライメント技術を用いても何らかのス
ペース節約を可能とするかも知れないが、種々に異なる
半導体デバイスに適応することはできない。
【０００４】従来の自己アライメントされたコンタクト
構造に関する欠点及び問題は、相補型金属酸化膜半導体
（ＣＭＯＳ）技術のように、種々の製造技術に適応する
ように柔軟性及び適応性を強化した、自己アライメント
されたコンタクト構造及び方法により実質的に減少又は
除去されていた。
構造に関する欠点及び問題は、相補型金属酸化膜半導体
（ＣＭＯＳ）技術のように、種々の製造技術に適応する
ように柔軟性及び適応性を強化した、自己アライメント
されたコンタクト構造及び方法により実質的に減少又は
除去されていた。
【０００５】
【課題を解決するための手段】本発明の一実施例によれ
ば、基板に対してコンタクトを形成する方法であって、
前記コンタクトが２つのゲート間に配置される方法が開
示される。前記ゲート間の前記基板はドープされてソー
ス／ドレイン領域を形成する。前記ソース／ドレイン領
域上に重なるポリシリコン層が形成される。前記ポリシ
リコン層及び前記ソース／ドレイン領域はドープされ
る。
ば、基板に対してコンタクトを形成する方法であって、
前記コンタクトが２つのゲート間に配置される方法が開
示される。前記ゲート間の前記基板はドープされてソー
ス／ドレイン領域を形成する。前記ソース／ドレイン領
域上に重なるポリシリコン層が形成される。前記ポリシ
リコン層及び前記ソース／ドレイン領域はドープされ
る。
【０００６】本発明の技術的な効果には、自己アライメ
ントされたコンタクト構造と、ＣＭＯＳのような種々の
製造技術に適用される方法とが含まれる。特に、前記自
己アライメントされたコンタクト構造は、半導体デバイ
スにおけるゲート及びソース／ドレイン領域上に重なる
非ドープのポリシリコン層に実施される。ポリシリコン
層はＣＭＯＳ製造技術をサポートするように、かつ自己
アライメントされたコンタクト構造の柔軟性及び適応性
を強化するように、ｎ型、ｐ型又は他の適当なドーピン
グとしてドープされてもよい。この構造は、製造設備に
より指示される同一の臨界的寸法を用いて、大幅にアラ
イメント・マージンを軽減させ、かつ半導体デバイスの
レイアウト面積を増加させる。更に、ポリシリコン層は
イオン打込み中にバッファとして作用し、これによって
周辺の分離が改善される。他の技術的な効果は、当該技
術分野に習熟する者にとって添付した説明、図面及び特
許請求の範囲から明らかである。
ントされたコンタクト構造と、ＣＭＯＳのような種々の
製造技術に適用される方法とが含まれる。特に、前記自
己アライメントされたコンタクト構造は、半導体デバイ
スにおけるゲート及びソース／ドレイン領域上に重なる
非ドープのポリシリコン層に実施される。ポリシリコン
層はＣＭＯＳ製造技術をサポートするように、かつ自己
アライメントされたコンタクト構造の柔軟性及び適応性
を強化するように、ｎ型、ｐ型又は他の適当なドーピン
グとしてドープされてもよい。この構造は、製造設備に
より指示される同一の臨界的寸法を用いて、大幅にアラ
イメント・マージンを軽減させ、かつ半導体デバイスの
レイアウト面積を増加させる。更に、ポリシリコン層は
イオン打込み中にバッファとして作用し、これによって
周辺の分離が改善される。他の技術的な効果は、当該技
術分野に習熟する者にとって添付した説明、図面及び特
許請求の範囲から明らかである。
【０００７】ここで、本発明のより完全な理解のため
に、及び更なる構成及び効果のために、添付する図面に
関連させて行う以下の説明を参照する。
に、及び更なる構成及び効果のために、添付する図面に
関連させて行う以下の説明を参照する。
【０００８】
【発明の実施の形態】図１Ａ〜図１Ｇは本発明に従って
ゲート、ソース／ドレイン領域及び自己アライメントさ
れたコンタクトを実施した半導体デバイス２を形成する
ための処理ステップを示す。このコンタクトは、一つの
物質層を下の基板又は他の層に結合させるホール、チャ
ネル、管、線又は他の構造であってもよい。半導体デバ
イス２は、メモリ、マイクロプロセッサ、コントロー
ラ、ロジック・アレー又は他の半導体デバイスのような
半導体デバイスの任意の部分を表す。例えば、半導体デ
バイス２はダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）に実施されたインバータであってもよい。
本発明はソース／ドレイン領域に自己アライメントされ
たコンタクトを実施した半導体デバイスにおける任意の
構造又は構成要素を意図している。
ゲート、ソース／ドレイン領域及び自己アライメントさ
れたコンタクトを実施した半導体デバイス２を形成する
ための処理ステップを示す。このコンタクトは、一つの
物質層を下の基板又は他の層に結合させるホール、チャ
ネル、管、線又は他の構造であってもよい。半導体デバ
イス２は、メモリ、マイクロプロセッサ、コントロー
ラ、ロジック・アレー又は他の半導体デバイスのような
半導体デバイスの任意の部分を表す。例えば、半導体デ
バイス２はダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）に実施されたインバータであってもよい。
本発明はソース／ドレイン領域に自己アライメントされ
たコンタクトを実施した半導体デバイスにおける任意の
構造又は構成要素を意図している。
【０００９】図１Ａは多数の前処理ステップを表すスタ
ーティング構造を示す。酸化層１２は基板１０上に重な
っており、フィールド酸化物１４を含む。フィールド酸
化物１４は窒化層をパターン化することにより形成さ
れ、かつ窒化層が存在しない領域においてフィールド酸
化物１４を成長させてもよい。フィールド酸化物１４を
形成した後に、半導体デバイス２には、連続的なパター
ニング・ステップ及び打ち込みステップによりイオン打
ち込み又はイオン注入が実行されてタンク１６及び１８
が形成される。例えば、この処理には、ｐ型タンク１６
を形成させるために選択ホウ素イオン打ち込み、及びｎ
型タンク１８を形成するために選択リン・イオン打ち込
みが含まれる。選択イオン打ち込み又はイオン注入に
は、レジストのパターニング、マスキング及びストリッ
ピング、又は他の適当なフォトリソグラフィーによる処
理が含まれていてもよい。
ーティング構造を示す。酸化層１２は基板１０上に重な
っており、フィールド酸化物１４を含む。フィールド酸
化物１４は窒化層をパターン化することにより形成さ
れ、かつ窒化層が存在しない領域においてフィールド酸
化物１４を成長させてもよい。フィールド酸化物１４を
形成した後に、半導体デバイス２には、連続的なパター
ニング・ステップ及び打ち込みステップによりイオン打
ち込み又はイオン注入が実行されてタンク１６及び１８
が形成される。例えば、この処理には、ｐ型タンク１６
を形成させるために選択ホウ素イオン打ち込み、及びｎ
型タンク１８を形成するために選択リン・イオン打ち込
みが含まれる。選択イオン打ち込み又はイオン注入に
は、レジストのパターニング、マスキング及びストリッ
ピング、又は他の適当なフォトリソグラフィーによる処
理が含まれていてもよい。
【００１０】次に、処理はゲート２０、２２、２４及び
２６（概括的にゲート２０と呼ぶ）と、コンタクト・ゲ
ート構造２８及び３０（概括的にコンタクト・ゲート構
造２８と呼ぶ）とを形成する。ポリシリコン層３２、導
電層３４及びストッピング層３６を堆積し、パターン化
し、かつエッチングしてゲート２０及びコンタクト・ゲ
ート構造２８を形成する。窒化物のようにストッピング
層を堆積し、かつエッチングすることにより、ゲート２
０に側壁３８及びコンタクト・ゲート構造２８を形成す
る。
２６（概括的にゲート２０と呼ぶ）と、コンタクト・ゲ
ート構造２８及び３０（概括的にコンタクト・ゲート構
造２８と呼ぶ）とを形成する。ポリシリコン層３２、導
電層３４及びストッピング層３６を堆積し、パターン化
し、かつエッチングしてゲート２０及びコンタクト・ゲ
ート構造２８を形成する。窒化物のようにストッピング
層を堆積し、かつエッチングすることにより、ゲート２
０に側壁３８及びコンタクト・ゲート構造２８を形成す
る。
【００１１】特定例において、ポリシリコン層３２はｎ
型のドーパント種を含み、導電層３４はタングステン・
ジシリサイド（ＷＳｉ2 ）を含み、またストッピング層
３６は窒化物を含む。ゲート２０及び２２はタンク１６
上に重なり、またゲート２４及び２６はタンク１８上に
重なっている。更に、コンタクト・ゲート構造２８はフ
ィールド酸化物１４及びタンク１６上に少なくとも一部
が重なっており、コンタクト・ゲート構造３０はフィー
ルド酸化物１４及びタンク１８上に少なくとも一部が重
なっている。コンタクト・ゲート構造２８はストッピン
グ層３６を含んでいないことに注意が必要である。
型のドーパント種を含み、導電層３４はタングステン・
ジシリサイド（ＷＳｉ2 ）を含み、またストッピング層
３６は窒化物を含む。ゲート２０及び２２はタンク１６
上に重なり、またゲート２４及び２６はタンク１８上に
重なっている。更に、コンタクト・ゲート構造２８はフ
ィールド酸化物１４及びタンク１６上に少なくとも一部
が重なっており、コンタクト・ゲート構造３０はフィー
ルド酸化物１４及びタンク１８上に少なくとも一部が重
なっている。コンタクト・ゲート構造２８はストッピン
グ層３６を含んでいないことに注意が必要である。
【００１２】図１Ａに示す構造を完成させるために、処
理はタンク１６及び１８と同じようにして、ソース／ド
レイン領域４０、４２、４４及び４６（概括的にソース
／ドレイン領域４０と呼ぶ）を形成する。例えば、ｎ型
のソース／ドレイン領域４０及び４２は、ｎ型のタンク
１８上にレジストを配置すると共に、リン、ヒ素又は他
の適当なイオンをｐ型のタンク１６に打ち込み又は注入
することにより、形成されてもよい。同じように、ｐ型
のソース／ドレイン領域４４及び４６は、ｐ型のタンク
１６上にレジストを配置すると共に、ホウ素又は他の適
当なイオンをｎ型のタンク１８に打ち込むことにより、
形成されてもよい。この処理は、ソース／ドレイン領域
４０を形成するようにイオン打ち込み、イオン注入、固
体拡散又は他の適当な技術を想定している。
理はタンク１６及び１８と同じようにして、ソース／ド
レイン領域４０、４２、４４及び４６（概括的にソース
／ドレイン領域４０と呼ぶ）を形成する。例えば、ｎ型
のソース／ドレイン領域４０及び４２は、ｎ型のタンク
１８上にレジストを配置すると共に、リン、ヒ素又は他
の適当なイオンをｐ型のタンク１６に打ち込み又は注入
することにより、形成されてもよい。同じように、ｐ型
のソース／ドレイン領域４４及び４６は、ｐ型のタンク
１６上にレジストを配置すると共に、ホウ素又は他の適
当なイオンをｎ型のタンク１８に打ち込むことにより、
形成されてもよい。この処理は、ソース／ドレイン領域
４０を形成するようにイオン打ち込み、イオン注入、固
体拡散又は他の適当な技術を想定している。
【００１３】図１Ｂはフィールド酸化物１４、ゲート２
０、コンタクト・ゲート構造２８及びソース／ドレイン
領域４０上に形成された非ドープのポリシリコン層５０
を示す。非ドープのポリシリコン層５０は、化学蒸着又
は他の適当な技術を用いて堆積されてもよい。本発明の
１技術的な効果は、ドーパント種なしに非ドープのポリ
シリコン層５０を初期形成することである。そこで、以
下で説明するように、処理は選択的にポリシリコン層５
０をドープしてｎ型ドープ領域及びｐ型ドープ領域の両
者を形成して半導体デバイス２の特定的な設計及び機能
に適応させる。ポリシリコン層５０の領域の選択的なド
ーピングは、ＣＭＯＳ製造技術をサポートすると共に、
自己アライメントされたコンタクトの柔軟性及び適応性
を強化する。
０、コンタクト・ゲート構造２８及びソース／ドレイン
領域４０上に形成された非ドープのポリシリコン層５０
を示す。非ドープのポリシリコン層５０は、化学蒸着又
は他の適当な技術を用いて堆積されてもよい。本発明の
１技術的な効果は、ドーパント種なしに非ドープのポリ
シリコン層５０を初期形成することである。そこで、以
下で説明するように、処理は選択的にポリシリコン層５
０をドープしてｎ型ドープ領域及びｐ型ドープ領域の両
者を形成して半導体デバイス２の特定的な設計及び機能
に適応させる。ポリシリコン層５０の領域の選択的なド
ーピングは、ＣＭＯＳ製造技術をサポートすると共に、
自己アライメントされたコンタクトの柔軟性及び適応性
を強化する。
【００１４】図１Ｃは非ドープのポリシリコン層５０に
被ドープ領域５２を形成するための処理を示す。タンク
１８上に重なるパターン化レジスト５４は、ソース／ド
レイン領域４０及び４２に適当なドーパント種を選択的
に導入可能にする。同じように図１Ｄにおいて、タンク
１６上に重なるパターン化レジスト５６は、非ドープの
ポリシリコン層５０の被ドープ領域５８と、ソース／ド
レイン領域４４及び４６とに適当なドーパント種を選択
的に導入可能にする。例えば、ｎ型の被ドープ領域５２
は、リン、ヒ素又は他の適当なイオンをポリシリコン層
５０に打ち込む又は注入することにより、形成されても
よい。同じように、ｐ型の被ドープ領域５８は、ホウ素
又は他の適当なイオンをポリシリコン層５０に打ち込む
又は注入することにより、形成されてもよい。
被ドープ領域５２を形成するための処理を示す。タンク
１８上に重なるパターン化レジスト５４は、ソース／ド
レイン領域４０及び４２に適当なドーパント種を選択的
に導入可能にする。同じように図１Ｄにおいて、タンク
１６上に重なるパターン化レジスト５６は、非ドープの
ポリシリコン層５０の被ドープ領域５８と、ソース／ド
レイン領域４４及び４６とに適当なドーパント種を選択
的に導入可能にする。例えば、ｎ型の被ドープ領域５２
は、リン、ヒ素又は他の適当なイオンをポリシリコン層
５０に打ち込む又は注入することにより、形成されても
よい。同じように、ｐ型の被ドープ領域５８は、ホウ素
又は他の適当なイオンをポリシリコン層５０に打ち込む
又は注入することにより、形成されてもよい。
【００１５】被ドープ領域５２及び５８の形成中に、こ
の処理は、更に、ドーパント種をソース／ドレイン領域
４０に打ち込む又は注入する。非ドープのポリシリコン
層５０は、図１Ｃ及び図１Ｄに示したドーピング処理中
にバッファとなってソース／ドレイン領域４０の深さを
減少させ、これによって半導体デバイス２における構成
要素間での周辺分離が改善される。更に、図１Ｄに示す
ソース／ドレイン領域４０は、図１Ａに示す初期ドーピ
ング及び図１Ｃ及び図１Ｄに示す次のドーピングにより
発生した、重複する被ドープ領域を含む。特定の実施例
において、これら重複する被ドープ領域はソース／ドレ
イン領域４０にドーパント種のより大きな集中を可能に
させる。被ドープ領域５２及び５８を形成するように非
ドープのポリシリコン層５０をドープした後に、処理は
ドーパント種を活性化させるように半導体デバイス２を
アニールする。一例として、半導体デバイス２を窒素ガ
ス雰囲気中で１０分間、９００℃に加熱してドーパント
種を活性化させる。
の処理は、更に、ドーパント種をソース／ドレイン領域
４０に打ち込む又は注入する。非ドープのポリシリコン
層５０は、図１Ｃ及び図１Ｄに示したドーピング処理中
にバッファとなってソース／ドレイン領域４０の深さを
減少させ、これによって半導体デバイス２における構成
要素間での周辺分離が改善される。更に、図１Ｄに示す
ソース／ドレイン領域４０は、図１Ａに示す初期ドーピ
ング及び図１Ｃ及び図１Ｄに示す次のドーピングにより
発生した、重複する被ドープ領域を含む。特定の実施例
において、これら重複する被ドープ領域はソース／ドレ
イン領域４０にドーパント種のより大きな集中を可能に
させる。被ドープ領域５２及び５８を形成するように非
ドープのポリシリコン層５０をドープした後に、処理は
ドーパント種を活性化させるように半導体デバイス２を
アニールする。一例として、半導体デバイス２を窒素ガ
ス雰囲気中で１０分間、９００℃に加熱してドーパント
種を活性化させる。
【００１６】図１Ｅ及び図１Ｆはポリシリコン層５０の
被ドープ領域５２及び５８のパターニングを示す。ソー
ス／ドレイン領域４０上に重なるパターン化レジスト６
０は、酸素・塩素エッチングのように、選択異方性エッ
チングがポリシリコン層５０の被ドープ領域５２及び５
８の複数部分を除去可能にさせる。このエッチング処理
は、領域６２により示すように、導電層３４の複数部分
を除去することができる。
被ドープ領域５２及び５８のパターニングを示す。ソー
ス／ドレイン領域４０上に重なるパターン化レジスト６
０は、酸素・塩素エッチングのように、選択異方性エッ
チングがポリシリコン層５０の被ドープ領域５２及び５
８の複数部分を除去可能にさせる。このエッチング処理
は、領域６２により示すように、導電層３４の複数部分
を除去することができる。
【００１７】図１Ｇはポリシリコン層５０の被ドープ領
域５２及び５８上に形成された導電層７０を示す。これ
を達成するために、処理は、適合した任意のブランケッ
ト、スパッタリング又は他の適当な技術を用いて、チタ
ンのような導電物質、又は他の適当な金属若しくは導電
物質を形成する。次に、処理は半導体デバイス２をアニ
ールして窒化物又は酸化物を接触させていない全ての領
域において導電層７０の形成を促進させる。例えば、窒
素雰囲気において５８０℃で１時間、加熱することによ
り、ポリシリコン層５０のチタン接触部分にチタン・ジ
シリサイド（ＴｉＳｉ2 ）を形成させる。次いで、処理
は、フッ化水素（ＨＦ）槽のように、エッチングを用い
てジシリサイドに変換していない導電層の残留部分を除
去する。図１Ｇに示す半導体デバイス２の結果的な構造
は、基板１０においてそれぞれソース／ドレイン領域４
０、４２、４４及び４６に結合された、自己アライメン
トされたコンタクト８０、８２、８４及び８６（概括的
にコンタクト８０と呼ぶ）を含んでいる。
域５２及び５８上に形成された導電層７０を示す。これ
を達成するために、処理は、適合した任意のブランケッ
ト、スパッタリング又は他の適当な技術を用いて、チタ
ンのような導電物質、又は他の適当な金属若しくは導電
物質を形成する。次に、処理は半導体デバイス２をアニ
ールして窒化物又は酸化物を接触させていない全ての領
域において導電層７０の形成を促進させる。例えば、窒
素雰囲気において５８０℃で１時間、加熱することによ
り、ポリシリコン層５０のチタン接触部分にチタン・ジ
シリサイド（ＴｉＳｉ2 ）を形成させる。次いで、処理
は、フッ化水素（ＨＦ）槽のように、エッチングを用い
てジシリサイドに変換していない導電層の残留部分を除
去する。図１Ｇに示す半導体デバイス２の結果的な構造
は、基板１０においてそれぞれソース／ドレイン領域４
０、４２、４４及び４６に結合された、自己アライメン
トされたコンタクト８０、８２、８４及び８６（概括的
にコンタクト８０と呼ぶ）を含んでいる。
【００１８】図２Ａ〜図２Ｇはコンタクト８０に対して
相互接続を形成する処理ステップを示す。これらの処理
は、コンタクト８０上に重なる酸化層１００を形成する
ことにより開始される。酸化層１００上に窒化層のよう
なストッピング層１０２が重なる。酸化層１００、スト
ッピング層１０２又は両者は、化学蒸着又は他の適当な
技術を用いて形成され、次いで化学機械的な研摩（ｃｈ
ｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ :
ＣＭＰ）又は他の適当な技術を用いて平坦化されても
よい。
相互接続を形成する処理ステップを示す。これらの処理
は、コンタクト８０上に重なる酸化層１００を形成する
ことにより開始される。酸化層１００上に窒化層のよう
なストッピング層１０２が重なる。酸化層１００、スト
ッピング層１０２又は両者は、化学蒸着又は他の適当な
技術を用いて形成され、次いで化学機械的な研摩（ｃｈ
ｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ :
ＣＭＰ）又は他の適当な技術を用いて平坦化されても
よい。
【００１９】図２Ｂはコンタクト８０に対する相互接続
を形成するためのレジスト１１０のパターニングを示
す。窒化物層１０２及び酸化層１００を連続的又は同時
的にエッチングすることにより、エッチング領域１１２
が形成される。レジスト１１０のパターニングは、製造
設備により指示される臨界的な寸法に従って、適当な電
気的な特性を有する相互接続を形成したまま、一定量の
劣化、及びアライメント・マージン若しくは許容範囲に
耐えることができる。コンタクト８０上に重なるエッチ
ング領域１１２を詳細に参照すると、エッチング領域１
１２の第１部分は導電層７０上で終端し、エッチング領
域１１２の第２部分は、ストッピング層３６若しくはゲ
ート２２の側壁３８のように、非導電層上で終端する。
従って、ソース／ドレイン領域４０に対して効果的なコ
ンタクトを確保したまま、レジスト１０１をパターン化
してエッチング領域１１２を形成させ、コンタクト８０
の部分及びゲート２０又は２２の部分を露出させてもよ
い。レジスト１１０をパターン化して半導体デバイス２
における特定の構成要素設計を達成させてもよいことも
理解すべきである。
を形成するためのレジスト１１０のパターニングを示
す。窒化物層１０２及び酸化層１００を連続的又は同時
的にエッチングすることにより、エッチング領域１１２
が形成される。レジスト１１０のパターニングは、製造
設備により指示される臨界的な寸法に従って、適当な電
気的な特性を有する相互接続を形成したまま、一定量の
劣化、及びアライメント・マージン若しくは許容範囲に
耐えることができる。コンタクト８０上に重なるエッチ
ング領域１１２を詳細に参照すると、エッチング領域１
１２の第１部分は導電層７０上で終端し、エッチング領
域１１２の第２部分は、ストッピング層３６若しくはゲ
ート２２の側壁３８のように、非導電層上で終端する。
従って、ソース／ドレイン領域４０に対して効果的なコ
ンタクトを確保したまま、レジスト１０１をパターン化
してエッチング領域１１２を形成させ、コンタクト８０
の部分及びゲート２０又は２２の部分を露出させてもよ
い。レジスト１１０をパターン化して半導体デバイス２
における特定の構成要素設計を達成させてもよいことも
理解すべきである。
【００２０】図２Ｃは、エッチング領域１１２において
アルミニウム又はタングステンのような金属１１４を形
成した後の半導体デバイス２を示す。以上、図２Ｂにお
いて形成された酸化物／窒化物分離構造１１６は、コン
タクト８０間に配置される。図２Ｄに示すパターン化レ
ジスト１２０は、金属層１１４の選択部分のエッチング
を可能にさせる。この特定の実施例において、処理は、
金属層１１４の部分を設けてコンタクト８２及び８４を
電気的に結合させることにより、局部的な相互接続を形
成させる。パターン化レジスト１２０をパターン化して
半導体デバイス２に特定の任意の構成要素設計を達成し
てもよいことも理解すべきである。
アルミニウム又はタングステンのような金属１１４を形
成した後の半導体デバイス２を示す。以上、図２Ｂにお
いて形成された酸化物／窒化物分離構造１１６は、コン
タクト８０間に配置される。図２Ｄに示すパターン化レ
ジスト１２０は、金属層１１４の選択部分のエッチング
を可能にさせる。この特定の実施例において、処理は、
金属層１１４の部分を設けてコンタクト８２及び８４を
電気的に結合させることにより、局部的な相互接続を形
成させる。パターン化レジスト１２０をパターン化して
半導体デバイス２に特定の任意の構成要素設計を達成し
てもよいことも理解すべきである。
【００２１】図２Ｅは他の酸化物層１３０及びストッピ
ング層１３２を形成する図２Ａと同じような処理ステッ
プを示す。図２Ｆに示すように、パターン化レジスト１
４０は、酸化層１３０及びストッピング層１３２の部分
の連続的又は同時的な除去が酸化物／窒化物分離構造１
３４を形成可能にさせる。パターン化レジスト１４０を
パターン化して半導体デバイス２に任意的な特定の構成
要素の設計を達成させてもよいことを理解する必要があ
る。
ング層１３２を形成する図２Ａと同じような処理ステッ
プを示す。図２Ｆに示すように、パターン化レジスト１
４０は、酸化層１３０及びストッピング層１３２の部分
の連続的又は同時的な除去が酸化物／窒化物分離構造１
３４を形成可能にさせる。パターン化レジスト１４０を
パターン化して半導体デバイス２に任意的な特定の構成
要素の設計を達成させてもよいことを理解する必要があ
る。
【００２２】図２Ｇは金属層１５０を堆積した後の半導
体デバイス２を示す。しかし、適当な方法により任意数
のレベルの金属層及び分離構造をパターン化して半導体
デバイス２の目的を達成させてもよいことを理解する必
要がある。特定的なこの実施例において、金属層１１４
はソース／ドレイン領域４２及び４４を結合させ、また
金属層１５０はソース／ドレイン領域４０及び４６を結
合させている。
体デバイス２を示す。しかし、適当な方法により任意数
のレベルの金属層及び分離構造をパターン化して半導体
デバイス２の目的を達成させてもよいことを理解する必
要がある。特定的なこの実施例において、金属層１１４
はソース／ドレイン領域４２及び４４を結合させ、また
金属層１５０はソース／ドレイン領域４０及び４６を結
合させている。
【００２３】いくつかの実施例により本発明を説明した
が、当該技術分野に習熟する者には無数の変更、変形、
置換、変換及び修正が示唆され得るものであり、本発明
はこのような変更、変形、置換、変換及び修正を特許請
求の精神及び範囲内に包含することを意図している。
が、当該技術分野に習熟する者には無数の変更、変形、
置換、変換及び修正が示唆され得るものであり、本発明
はこのような変更、変形、置換、変換及び修正を特許請
求の精神及び範囲内に包含することを意図している。
【００２４】以上の項に関して更に以下の項を開示す
る。
る。
【００２５】（１）基板にコンタクトを形成する方法で
あって、前記コンタクトが２つのゲート間に配置される
前記方法において、前記ゲート間の前記基板をドープし
てソース／ドレイン領域を形成させるステップと、前記
ソース／ドレイン領域上に重なるポリシリコン層を形成
するステップと、前記ポリシリコン層及び前記ソース／
ドレイン領域をドープするステップとを含む方法。
あって、前記コンタクトが２つのゲート間に配置される
前記方法において、前記ゲート間の前記基板をドープし
てソース／ドレイン領域を形成させるステップと、前記
ソース／ドレイン領域上に重なるポリシリコン層を形成
するステップと、前記ポリシリコン層及び前記ソース／
ドレイン領域をドープするステップとを含む方法。
【００２６】（２）前記ドープする前記ステップは、イ
オンを注入するステップを含む第１項記載の方法。
オンを注入するステップを含む第１項記載の方法。
【００２７】（３）更に、前記ゲート上に重なる前記ポ
リシリコン層の部分を除去するステップと、前記ポリシ
リコン層の部分上に重なる導電層を形成するステップを
含む第１項記載の方法。
リシリコン層の部分を除去するステップと、前記ポリシ
リコン層の部分上に重なる導電層を形成するステップを
含む第１項記載の方法。
【００２８】（４）前記導電層を形成する前記ステップ
は、前記ポリシリコン層及び前記ゲート上に重なる金属
層を形成するステップと、前記金属層をアニールして前
記導電層を形成するステップであって、前記金属層が前
記ポリシリコン層に接触しているステップと、前記ゲー
トに接触している前記金属層の部分を除去するステップ
とを含む第３項記載の方法。
は、前記ポリシリコン層及び前記ゲート上に重なる金属
層を形成するステップと、前記金属層をアニールして前
記導電層を形成するステップであって、前記金属層が前
記ポリシリコン層に接触しているステップと、前記ゲー
トに接触している前記金属層の部分を除去するステップ
とを含む第３項記載の方法。
【００２９】（５）前記金属層はチタンを含み、かつ前
記導電層はチタン・ジシリサイドを含む第４項記載の方
法。
記導電層はチタン・ジシリサイドを含む第４項記載の方
法。
【００３０】（６）更に、前記導電層上に部分的に重な
り、かつ前記ゲートのうちの少なくとも一つと関連する
非導電層上に部分的に重なる金属層を形成するステップ
を含む第３項記載の方法。
り、かつ前記ゲートのうちの少なくとも一つと関連する
非導電層上に部分的に重なる金属層を形成するステップ
を含む第３項記載の方法。
【００３１】（７）一対の第１のゲート間の基板に対し
て第１のコンタクト、及び一対の第２のゲート間の基板
に対して第２のコンタクトを形成する方法において、前
記第１のゲート間の前記基板をドープして第１のソース
／ドレイン領域を形成するステップと、前記第２のゲー
ト間の前記基板をドープして第２のソース／ドレイン領
域を形成するステップと、前記第１のゲート、前記第２
のゲート、前記第１のソース／ドレイン領域、及び前記
第２のソース／ドレイン領域上に重なるポリシリコン層
を形成するステップと、前記第１のゲート及び前記第１
のソース／ドレイン領域上に重なる前記ポリシリコン層
の部分をドープするステップと、前記第２のゲート及び
前記第２のソース／ドレイン領域上に重なる前記ポリシ
リコン層の部分をドープするステップとを含む方法。
て第１のコンタクト、及び一対の第２のゲート間の基板
に対して第２のコンタクトを形成する方法において、前
記第１のゲート間の前記基板をドープして第１のソース
／ドレイン領域を形成するステップと、前記第２のゲー
ト間の前記基板をドープして第２のソース／ドレイン領
域を形成するステップと、前記第１のゲート、前記第２
のゲート、前記第１のソース／ドレイン領域、及び前記
第２のソース／ドレイン領域上に重なるポリシリコン層
を形成するステップと、前記第１のゲート及び前記第１
のソース／ドレイン領域上に重なる前記ポリシリコン層
の部分をドープするステップと、前記第２のゲート及び
前記第２のソース／ドレイン領域上に重なる前記ポリシ
リコン層の部分をドープするステップとを含む方法。
【００３２】（８）前記第１のゲートの下にある前記基
板は、ｐ型のドーパント種を含み、前記第１のソース／
ドレイン領域はｎ型のドーパント種を含み、前記第２の
ゲートの下にある前記基板は、ｎ型のドーパント種を含
み、かつ前記第２のソース／ドレイン領域はｐ型のドー
パント種を含む第７項記載の方法。
板は、ｐ型のドーパント種を含み、前記第１のソース／
ドレイン領域はｎ型のドーパント種を含み、前記第２の
ゲートの下にある前記基板は、ｎ型のドーパント種を含
み、かつ前記第２のソース／ドレイン領域はｐ型のドー
パント種を含む第７項記載の方法。
【００３３】（９）前記ドープする前記ステップは、イ
オンを注入するステップを含む第７項記載の方法。
オンを注入するステップを含む第７項記載の方法。
【００３４】（１０）前記基板をドープする前記ステッ
プは、前記第２のゲートをマスクするステップと、前記
第１のゲート間の前記基板をドープして前記第１のソー
ス／ドレイン領域を形成するステップと、前記第１のゲ
ートをマスクするステップと、前記第２のゲート間の前
記基板をドープして前記第２のソース／ドレイン領域を
形成するステップとを含む第７項記載の方法。
プは、前記第２のゲートをマスクするステップと、前記
第１のゲート間の前記基板をドープして前記第１のソー
ス／ドレイン領域を形成するステップと、前記第１のゲ
ートをマスクするステップと、前記第２のゲート間の前
記基板をドープして前記第２のソース／ドレイン領域を
形成するステップとを含む第７項記載の方法。
【００３５】（１１）前記ポリシリコン層をドープする
前記ステップは、前記第２のゲートをマスクするステッ
プと、前記第１のゲート及び前記第１のソース／ドレイ
ン領域上に重なるポリシリコン層の部分をドープするス
テップと、前記第１のゲートをマスクするステップと、
前記第２のゲート及び前記第２のソース／ドレイン領域
上に重なるポリシリコン層の部分をドープするステップ
とを含む第７項記載の方法。
前記ステップは、前記第２のゲートをマスクするステッ
プと、前記第１のゲート及び前記第１のソース／ドレイ
ン領域上に重なるポリシリコン層の部分をドープするス
テップと、前記第１のゲートをマスクするステップと、
前記第２のゲート及び前記第２のソース／ドレイン領域
上に重なるポリシリコン層の部分をドープするステップ
とを含む第７項記載の方法。
【００３６】（１２）前記ポリシリコン層をドープする
前記ステップは、更に、前記第１のゲート及び前記第２
のゲート上に重なる前記ポリシリコン層の部分を除去す
るステップと、前記ポリシリコン層の残留部分上に重な
る導電層を形成するステップとを含む第７項記載の方
法。
前記ステップは、更に、前記第１のゲート及び前記第２
のゲート上に重なる前記ポリシリコン層の部分を除去す
るステップと、前記ポリシリコン層の残留部分上に重な
る導電層を形成するステップとを含む第７項記載の方
法。
【００３７】（１３）前記導電層を形成する前記ステッ
プは、前記ポリシリコン層、前記第１のゲート及び前記
第２のゲート上に重なる金属層を形成するステップと、
前記金属層をアニールして前記導電層を形成するステッ
プであって、前記金属層が前記ポリシリコン層に接触し
ているステップと、前記第１のゲート及び第２のゲート
に接触している前記金属層の部分を除去するステップと
を含む第１２項記載の方法。
プは、前記ポリシリコン層、前記第１のゲート及び前記
第２のゲート上に重なる金属層を形成するステップと、
前記金属層をアニールして前記導電層を形成するステッ
プであって、前記金属層が前記ポリシリコン層に接触し
ているステップと、前記第１のゲート及び第２のゲート
に接触している前記金属層の部分を除去するステップと
を含む第１２項記載の方法。
【００３８】（１４）前記金属層はチタンを含み、かつ
前記導電層はチタン・ジシリサイドを含む第１３項記載
の方法。
前記導電層はチタン・ジシリサイドを含む第１３項記載
の方法。
【００３９】（１５）更に、前記導電層上に部分的に重
なり、かつ前記第１のゲートのうちの少なくとも一つの
上に部分的に重なる金属層を形成するステップを含む第
１２項記載の方法。
なり、かつ前記第１のゲートのうちの少なくとも一つの
上に部分的に重なる金属層を形成するステップを含む第
１２項記載の方法。
【００４０】（１６）基板におけるソース／ドレイン領
域に対するコンタクトにおいて、前記ソース／ドレイン
領域上に重なってドープされたポリシリコン層と、前記
ドープされたポリシリコン層上に重なる導電層と、前記
導電層上に部分的に重なり、かつ隣接するゲートに関連
する非導電層上に部分的に重なる金属層とを含むコンタ
クト。
域に対するコンタクトにおいて、前記ソース／ドレイン
領域上に重なってドープされたポリシリコン層と、前記
ドープされたポリシリコン層上に重なる導電層と、前記
導電層上に部分的に重なり、かつ隣接するゲートに関連
する非導電層上に部分的に重なる金属層とを含むコンタ
クト。
【００４１】（１７）前記金属層はチタン・シリサイド
を含む第１６項記載のコンタクト。
を含む第１６項記載のコンタクト。
【００４２】（１８）前記非導電層は窒化物を含む第１
６項記載のコンタクト。
６項記載のコンタクト。
【００４３】（１９）更に、前記導電層上に部分的に重
なり、かつ非導電層上に部分的に重なって隣接する分離
構造の一部を形成する第２の金属層を含む第１６項記載
のコンタクト。
なり、かつ非導電層上に部分的に重なって隣接する分離
構造の一部を形成する第２の金属層を含む第１６項記載
のコンタクト。
【００４４】（２０）更に、前記金属層上に部分的に重
なり、かつ隣接する第１の分離構造の非導電層上に部分
的に重なる第２の金属層と、前記第２の金属層上に部分
的に重なり、かつ隣接する第２の分離構造の非導電層上
に部分的に重なる第３の金属層とを含む第１６項記載の
コンタクト。
なり、かつ隣接する第１の分離構造の非導電層上に部分
的に重なる第２の金属層と、前記第２の金属層上に部分
的に重なり、かつ隣接する第２の分離構造の非導電層上
に部分的に重なる第３の金属層とを含む第１６項記載の
コンタクト。
【００４５】（２１）半導体デバイス２にはゲート２
０、２２、２４、２６、ソース／ドレイン領域４０、４
２、４４、４６、及び自己アライメントされたコンタク
ト８０、８２、８４、８６が含まれる。各自己アライメ
ントされたコンタクト８０、８２、８４、８６には関連
する前記ソース／ドレイン領域４０、４２、４４、４６
上に重なるポリシリコン層５０が含まれる。前記ポリシ
リコン層５０には前記半導体デバイス２の設計及び機能
に従って異なる被ドープ領域５２、５８が含まれてもよ
い。
０、２２、２４、２６、ソース／ドレイン領域４０、４
２、４４、４６、及び自己アライメントされたコンタク
ト８０、８２、８４、８６が含まれる。各自己アライメ
ントされたコンタクト８０、８２、８４、８６には関連
する前記ソース／ドレイン領域４０、４２、４４、４６
上に重なるポリシリコン層５０が含まれる。前記ポリシ
リコン層５０には前記半導体デバイス２の設計及び機能
に従って異なる被ドープ領域５２、５８が含まれてもよ
い。
【図１】自己アライメントされたコンタクトを形成する
処理ステップを示す図。
処理ステップを示す図。
【図２】自己アライメントされたコンタクトに対する相
互接続を形成する処理ステップを示す図。
互接続を形成する処理ステップを示す図。
２ 半導体デバイス １０ 基板 ２０、２２、２４、２６ ゲート ３４、７０ 導電層 ４０、４２、４４、４６ ソース／ドレイン領域 ３２、５０ ポリシリコン層 ５２、５８ 被ドープ領域 ８０、８２、８４、８６ コンタクト １１４ 金属層 １１６ 酸化物／窒化物分離構造
Claims (2)
- 【請求項１】 基板にコンタクトを形成する方法であっ
て、前記コンタクトを２つのゲート間に配置した前記方
法において、 前記ゲート間の前記基板をドープしてソース／ドレイン
領域を形成するステップと、 前記ソース／ドレイン領域上に重なるポリシリコン層を
形成するステップと、 前記ポリシリコン層及び前記ソース／ドレイン領域をド
ープするステップとを含む方法。 - 【請求項２】 基板におけるソース／ドレイン領域に対
するコンタクトにおいて、 前記ソース／ドレイン領域上に重なってドープされたポ
リシリコン層と、 前記ドープされたポリシリコン層上に重なる導電層と、 前記導電層上に部分的に重なり、かつ隣接するゲートに
関連する非導電層上に部分的に重なる金属層とを含むコ
ンタクト。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3280396P | 1996-12-09 | 1996-12-09 | |
| US032803 | 1996-12-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199991A true JPH10199991A (ja) | 1998-07-31 |
Family
ID=21866886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9339041A Pending JPH10199991A (ja) | 1996-12-09 | 1997-12-09 | 基板にコンタクトを形成する方法及びそのコンタクト |
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| Country | Link |
|---|---|
| US (1) | US6214658B1 (ja) |
| EP (1) | EP0847080A1 (ja) |
| JP (1) | JPH10199991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100712493B1 (ko) * | 2001-06-28 | 2007-04-27 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
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-
1997
- 1997-12-09 JP JP9339041A patent/JPH10199991A/ja active Pending
- 1997-12-09 EP EP97309908A patent/EP0847080A1/en not_active Ceased
- 1997-12-09 US US08/987,507 patent/US6214658B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0847080A1 (en) | 1998-06-10 |
| US6214658B1 (en) | 2001-04-10 |
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