CN103871882B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法。所述半导体装置包括：衬底，所述衬底包括有源区和与所述有源区邻接的至少一个沟槽隔离区；栅极结构，所述栅极结构位于所述有源区上；至少一个内部互连层，所述内部互连层位于所述衬底之上，且在所述栅极结构的侧面，并且所述内部互连层至少覆盖所述有源区的一部分和相应的沟槽隔离区的至少一部分。根据本公开，可以有效降低半导体装置的尺寸。

Description

半导体装置及其制造方法
技术领域
本公开涉及半导体领域，特别涉及半导体装置及其制造方法。
背景技术
随着半导体技术的发展，半导体装置不断小型化。另一方面，半导体装置的设计受到加工工艺以及设计规则的限制。
图1示出了一种现有技术的半导体装置的结构示意图。如图1所示，衬底101包括被隔离区105、107分隔的有源区103。所述隔离区可以是沟槽隔离区，例如，浅沟槽隔离区。沟槽隔离区105、107和有源区103邻接。在有源区上形成栅极结构，其覆盖有源区的表面的一部分。栅极结构可以包括栅极绝缘层109、栅极111和用于栅极的间隔物113。
为了降低接触电阻，优选在暴露的有源区的表面上形成硅化物层121和123。在栅极包括多晶的情况下，优选也在多晶硅栅极的表面形成硅化物层125。
之后，在衬底上形成绝缘层111，并在绝缘层中形成到例如有源区(硅化物层)和栅极的接触孔。在接触孔中形成到例如有源区(硅化物层)和栅极的接触件117。
然而，现有技术的半导体装置结构难以满足装置尺寸不断小型化的要求。
具体地，在如图1所示的半导体装置中，沟槽隔离区与栅极111的边缘之间的距离X1和X2受加工工艺和设计规则的限制难以进一步减小。例如，该距离X1或X2包含栅极间隔物124的横向尺寸、接触孔(或者，接触件)的横向尺寸、以及接触孔(或者，接触件)到沟槽隔离区的距离(或者，接触件-有源区设计规则所限定的有源区对接触孔(或者，接触件)的最小覆盖)。由于栅极泄露电流等限制，栅极间隔物的尺寸难以减小。此外，由于加工工艺和设计规则的限制，接触孔的尺寸以及接触孔到沟槽隔离区的距离两者可能有最小尺寸的限制。从而使得利用现有的技术难以进一步减小半导体装置的上述尺寸X1和X2。另一方面，要降低上述的最小尺寸，通常需要昂贵的制版、平版印刷(lithography)和蚀刻技术，例如，次世代的半导体处理技术。
发明内容
针对现有技术中半导体装置的上述问题，本公开提供了一种新的技术，其能够有效减小半导体装置的尺寸。
根据本公开的第一方面，一种制造半导体装置的方法，包括：提供衬底，所述衬底包括有源区和与所述有源区邻接的至少一个沟槽隔离区；在所述有源区上形成栅极结构；在所述衬底之上形成至少一个内部互连层，所述内部互连层位于所述栅极结构的侧面，并且所述内部互连层至少覆盖所述有源区的一部分和相应的沟槽隔离区的至少一部分。
在一个优选示例中，在所述有源区上形成栅极结构的步骤包括：在所述有源区上形成栅极绝缘层、在栅极绝缘层上的栅极、以及在栅极上的硬掩模层；形成用于所述栅极的间隔物，所述间隔物位于至少所述栅极和所述硬掩模层的侧面。
在一个优选示例中，在所述衬底上形成至少一个内部互连层的步骤包括：形成内部互连材料层，以覆盖所述沟槽隔离区、所述有源区和所述栅极结构；在所述内部互连材料层上形成图案化的硬掩模层；以所述图案化的硬掩模层图为掩模来蚀刻所述内部互连材料层，以形成所述至少一个内部互连层。
在一个优选示例中，所述内部互连层包括多晶硅或者金属。
在一个优选示例中，所述内部互连层的厚度为至
在一个优选示例中，所述内部互连层还包括位于所述栅极结构中的间隔物上的部分。
在一个优选示例中，所述方法还包括：形成到所述内部互连层的接触件。
在一个优选示例中，所述内部互连层包括多晶硅，并且所述方法还包括：在所述内部互连层的表面的至少一部分形成硅化物层；以及形成到所述硅化物层的接触件。
根据本公开的第二方面，提供了一种半导体装置，包括：衬底，所述衬底包括有源区和与所述有源区邻接的至少一个沟槽隔离区；栅极结构，所述栅极结构位于所述有源区上；至少一个内部互连层，所述内部互连层位于所述衬底之上，且在所述栅极结构的侧面，并且所述内部互连层至少覆盖所述有源区的一部分和相应的沟槽隔离区的至少一部分。
在一个优选示例中，所述栅极结构包括：栅极绝缘层，所述栅极绝缘层形成于所述有源区上；栅极，所述栅极位于所述栅极绝缘层上；以及间隔物，所述间隔物位于至少所述栅极的侧面。
在一个优选示例中，所述栅极结构包括：栅极绝缘层，所述栅极绝缘层形成于所述有源区上；栅极，所述栅极位于所述栅极绝缘层上；硬掩模层，所述硬掩模层位于所述栅极上；以及间隔物，所述间隔物位于至少所述栅极和所述硬掩模层的侧面。
在一个优选示例中，所述内部互连层包括多晶硅或者金属。
在一个优选示例中，所述内部互连层的厚度为至
在一个优选示例中，所述内部互连层包括位于所述栅极结构中的间隔物上的部分。
在一个优选示例中，所述半导体装置还包括：接触件，其连接到所述内部互连层。
在一个优选示例中，所述内部互连层由多晶硅形成，所述半导体装置还包括：接触件；以及形成在所述内部互连层和所述接触件之间的金属硅化物层。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同描述一起用于解释本公开的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本公开。在附图中：
图1是示出现有技术的半导体装置的示意图；
图2至图7、图8A和8B以及图9至图10以部分截面图的形式示意性地示出了根据本公开一个实施例的半导体装置的制造方法的多个阶段；
图11和图12以部分截面图的形式示意性地示出了根据本公开另外实施例的半导体装置；以及
图13是根据本公开一个实施例的制造方法的流程图。
应理解，附图仅仅是示例性的，并且为了便于描述，附图中所示出的各个部分的尺寸并未按照实际的比例关系绘制。
具体实施方式
现在将参照附图来详细描述本公开的示例性实施例。应注意，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对实施例的描述上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。并且，在下面的说明中，对于相关领域普通技术人员已知的技术、方法和部件可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意，在附图中相同的附图标记表示相同的对象，因此，一旦某一对象在一个附图中被说明，则在后续的描述中不再对其进行进一步讨论。
下面参考图13以及图2至图10说明根据本公开一个实施例的半导体装置的制造方法。图2至图10均为部分截面图，其示意性地示出了在一个实施例中实现图13所示各步骤的具体工艺流程的多个阶段。本领域技术人员应当理解，图13所示各步骤也可以通过其它方式来实现。
如图13所示，首先，在步骤S11中，提供衬底101。如图2所示，所述衬底101包括有源区103和与所述有源区103邻接的至少一个沟槽隔离区105、107。注意，这里所示的沟槽隔离区105和107可以是完整的沟槽隔离区或其一部分。
在某些优选实施例中，沟槽隔离区105、107和有源区103两者的顶部表面可以齐平，因为在形成沟槽隔离区105、107的过程中通常会对衬底进行化学机械抛光(CMP)；然而，本公开不限于此。
接着，如图13所示，在步骤S12中，在有源区103上形成栅极结构(见图3)。
在一个实施例中，可以在所述有源区上形成栅极绝缘层309、在栅极绝缘层上的栅极311、以及在栅极上的硬掩模层313。在一个具体实现方式中，可以在衬底上沉积栅极绝缘层材料、栅极材料以及硬掩模材料，然后形成图案化的掩模，进行蚀刻以形成所述栅极绝缘层309、栅极311、以及硬掩模层313。之后，可以形成用于所述栅极的间隔物315，所述间隔物位于至少所述栅极和所述硬掩模层的侧面。例如，优选地，如图3中所示，间隔物315可以位于栅极绝缘层、栅极和硬掩模层构成的三层结构的侧面。
在某些实施例中，栅极311可以由多晶硅形成。硬掩模层313可以由氧化物、氮化物或者氮氧化物等形成，例如硅的氧化物、氮化物或者氮氧化物。
注意，根据本公开的半导体装置中，可以大大减小沟槽隔离区和栅极之间的距离X1’或X2’，稍后将更加详细说明。
另外，尽管在图中并未示出，然而本领域技术人员将理解，在形成栅极结构之后，可以例如以自对准的方式对有源区进行杂质注入以在有源区中限定(形成)源区和漏区。
接着，如图13所示，在步骤S13中，在衬底之上形成至少一个内部互连层(从图8A和8B中的801等可以更佳地看到)，所述内部互连层可以位于所述栅极结构的侧面，并且所述内部互连层可以覆盖覆盖所述有源区的一部分和所述相应的沟槽隔离区的至少一部分，如图8、11和12等所示。
尽管在附图中示出了在栅极结构的两侧都形成内部互连层，然而，这仅仅是优选的而非限制的。例如，在某些实施例中，如果需要，也可以仅在栅极结构的一侧形成内部互连层。换而言之，可以在源区、漏区、或者源区和漏区上形成内部互连层。
在一种示例实现方式中，可以通过沉积(如，CVD)或者溅射等，在衬底上形成内部互连材料层401，以覆盖所述沟槽隔离区、所述有源区和所述栅极结构，如图4所示。
这里，在某些实施例中，所述内部互连材料可以是例如多晶硅(优选地，掺杂的多晶硅)或者金属材料(例如，铝)等；然而本公开并不限于此，并且本领域技术人员将理解，可以使用的任何适当的导电材料来作为该内部互连材料，只要其与所应用的工艺兼容即可。
在内部互连材料是多晶硅的情况下，可以通过沉积，例如CVD等，来形成该内部互连材料层401。在这种情况下，可以通过另外的掺杂步骤来对多晶硅进行掺杂，或者可以在沉积时进行原位(in-situ)掺杂，以降低其自身的电阻以及接触电阻。
在内部互连材料是金属(例如，铝)等的情况下，可以通过溅射来形成所述内部互连材料层。注意，该内部互连材料层401是一种中间结构。在本实施例中，以多晶硅为例作为内部互连材料来进行说明。
接着，在所述内部互连材料层上形成图案化的硬掩模层701(见图7)。在一种更加具体的实施方案中，可以在图4所示的互连材料层401上形成硬掩模层501，如图5所示。
接着，在硬掩模层501上形成具有期望图案的掩膜601(例如，光掩膜或者光致抗蚀剂等)，如图6所示。这里，图案化的掩膜601的一部分覆盖到了硬掩模层501的在间隔物313的侧壁上的部分上。然而，如下面将说明的，这仅仅是作为有利于减小装置尺寸的一种有利示例，而非限制性的。
接着，利用该图案化的掩模601作为掩模对硬掩模层501进行蚀刻，从而形成图案化的硬掩模701。这里应当理解，附图中所示的形状仅仅是一种示意性的示例，而并未严格按实际制造过程中的形状绘制；并且本领域技术人员将理解，不同的蚀刻方法(例如湿法蚀刻和/或干法蚀刻)和蚀刻条件可以导致不同的廓形。
另外，硬掩模701优选采用与硬掩模313相同的材料，以减少工艺步骤。然而，本发明并非必须如此。
接着，以硬掩模701为掩模对内部互连材料层401进行蚀刻，以形成内部互连层801，如图8A和8B所示。所述蚀刻可以是干法蚀刻和/或湿法蚀刻。在内部互连材料层被蚀刻成形之后，栅极311上的硬掩模层313被露出。然后，去除硬掩模层313以及硬掩模701。
图8A示出了以硬掩模层701为掩模利用干法蚀刻形成内部互连层801的示例。在某些优选实现方式中，在对内部互连材料层进行干法蚀刻后，进行可控的湿法蚀刻处理以去除不期望的内部互连材料的残留物，并对廓形进行一定的修改，如图8B所示。注意，图8B中，硬掩模701以及313已经被去除。
类似地，应当理解，这里所示的廓形仅是示意性的；本领域技术人员将理解，不同的蚀刻方法和蚀刻条件可以导致不同的廓形；这些都在本发明的范围内。
在某些优选实施例中，内部互连层的厚度可以为约至约
接着，在某些优选实施例中，可以在内部互连层801以及多晶硅栅极311的表面处形成硅化物层901和903，如图9所示，以利于降低接触电阻。然而，本公开并不限于此。
之后，在衬底上例如利用TEOS等来形成绝缘层115以覆盖栅极结构和内部互连层(以及上述的硅化物层，如果有的话)；在绝缘层115中在期望的位置形成贯穿该绝缘层115的接触孔；并在接触孔中形成到内部互连层801(或者，内部互连层801上的硅化物层901，如果有的话)的接触件117，如图10所示。可以利用已知的或者将来开发的材料、工艺、步骤等来形成绝缘层115、接触孔以及接触件等。
以上参考图2至10说明了根据本公开一个示例性实施例的半导体装置的制造过程，其中，内部互连层由多晶硅形成。
图11示出了根据本公开另一实施例的半导体装置的示意性截面图。如图11所示，内部互连层1101由金属(例如，铝)形成。在一优选实现方式中，在有源区的用于连接的表面处形成了硅化物层，其可以降低接触电阻，并且可以防止金属向衬底(例如，硅衬底)的扩散。
图12示出了根据本公开又一实施例的半导体装置的示意性截面图。如图12所示，内部互连层1201可以不与用于栅极的间隔物交叠，而是与间隔物分离开一段距离。
因此，本公开还提供了一种半导体装置。所述半导体装置包括：衬底101，所述衬底101包括有源区103和与所述有源区103邻接的至少一个沟槽隔离区105/107；栅极结构，所述栅极结构位于所述有源区103上；至少一个内部互连层801，其位于所述衬底101之上，且在所述栅极结构的侧面，并且所述内部互连层至少覆盖所述有源区103的一部分和相应的沟槽隔离区105或107的至少一部分。
在一个具体示例中，如图7B中所示，所述栅极结构可以包括：栅极绝缘层309，所述栅极绝缘层形成于所述有源区103上；栅极311，所述栅极位于所述栅极绝缘层309上；硬掩模层313，所述硬掩模层位于所述栅极311上；以及间隔物315，所述间隔物位于至少所述栅极和所述硬掩模层的侧面。
在又一具体示例中，如图8所示，所述栅极结构可以包括：栅极绝缘层309，所述栅极绝缘层形成于所述有源区103上；栅极311，所述栅极位于所述栅极绝缘层309上；以及间隔物315，所述间隔物位于至少所述栅极的侧面。
如前所述的，内部互连层可以包括多晶硅(优选为掺杂的多晶硅)或者金属(例如，铝)；应理解，本公开并不限于此。
在某些具体示例中，内部互连层的厚度为约至约
另外，如图8所示，内部互连层还可以包括位于所述栅极结构中的间隔物上的部分。
在某些进一步的示例中，所述半导体装置还可以包括连接到所述内部互连层的接触件。在另一些示例中，所述内部互连层由多晶硅形成，在此情况下，优选地，所述半导体装置还可以包括形成在所述内部互连层和所述接触件之间的硅化物层，以降低内部互连层和接触件之间的接触电阻。
根据本公开的多种实施例，由于提供了内部互连层，因此该内部互连层可以用来接触件互连从而使得接触件无需直接连接到有源区(或其上的硅化物层)。而在现有技术中，接触件直接连接到有源区(或其上的硅化物层)，从而接触件的尺寸以及接触件(接触孔)-有源区设计规则所限定的最小覆盖难以进一步减小。因而，相对于现有技术，本公开可以大大减小有源区的尺寸，特别是，减小了栅极到隔离区的距离，如图10中所示；而不必使用昂贵的次世代的工艺技术。
至此，已经详细描述了根据本公开的半导体装置及其制造方法。为了避免使本公开的要点模糊，没有描述本领域所公知的一些细节。本领域技术人员根据本公开的教导，可以明白如何实施这里公开的技术方案及其具体细节。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是限制本公开的范围。并且本领域技术人员将理解，本公开的各实施例及其示例可以自由地组合。因此，本领域的技术人员应该理解，可以本公开的实施例进行多种修改和变更而不脱离本公开的范围和精神。因此，本公开的范围仅由所附权利要求来限定。

Claims (15)

1.一种制造半导体装置的方法，其特征在于，所述方法包括：
提供衬底，所述衬底包括有源区和与所述有源区邻接的至少一个沟槽隔离区；
在所述有源区上形成栅极结构；
在所述衬底之上形成至少一个内部互连层，所述内部互连层位于所述栅极结构的侧面，并且所述内部互连层至少覆盖所述有源区的一部分和相应的沟槽隔离区的至少一部分，
其中所述内部互连层的厚度为至
2.如权利要求1所述的方法，其特征在于，在所述有源区上形成栅极结构的步骤包括：
在所述有源区上形成栅极绝缘层、在栅极绝缘层上的栅极、以及在栅极上的硬掩模层；
形成用于所述栅极的间隔物，所述间隔物位于至少所述栅极和所述硬掩模层的侧面。
3.如权利要求1所述的方法，其特征在于，在所述衬底上形成至少一个内部互连层的步骤包括：
形成内部互连材料层，以覆盖所述沟槽隔离区、所述有源区和所述栅极结构；
在所述内部互连材料层上形成图案化的硬掩模层；
以所述图案化的硬掩模层图为掩模来蚀刻所述内部互连材料层，以形成所述至少一个内部互连层。
4.如权利要求1所述的方法，其特征在于，所述内部互连层包括多晶硅或者金属。
5.如权利要求3所述的方法，其特征在于，所述方法还包括去除所述图案化的硬掩模层。
6.如权利要求1所述的方法，其特征在于，
所述内部互连层还包括位于所述栅极结构中的间隔物上的部分。
7.如权利要求1所述的方法，其特征在于，所述方法还包括：
形成到所述内部互连层的接触件。
8.如权利要求1所述的方法，其特征在于，所述内部互连层包括多晶硅，并且
所述方法还包括：
在所述内部互连层的表面的至少一部分形成硅化物层；以及
形成到所述硅化物层的接触件。
9.一种半导体装置，其特征在于，所述半导体装置包括：
衬底，所述衬底包括有源区和与所述有源区邻接的至少一个沟槽隔离区；
栅极结构，所述栅极结构位于所述有源区上；
至少一个内部互连层，所述内部互连层位于所述衬底之上，且在所述栅极结构的侧面，并且所述内部互连层至少覆盖所述有源区的一部分和相应的沟槽隔离区的至少一部分，
其中所述内部互连层的厚度为至
10.如权利要求9所述的半导体装置，其特征在于，所述栅极结构包括：
栅极绝缘层，所述栅极绝缘层形成于所述有源区上；
栅极，所述栅极位于所述栅极绝缘层上；以及
间隔物，所述间隔物位于至少所述栅极的侧面。
11.如权利要求9所述的半导体装置，其特征在于，所述栅极结构包括：
栅极绝缘层，所述栅极绝缘层形成于所述有源区上；
栅极，所述栅极位于所述栅极绝缘层上；
硬掩模层，所述硬掩模层位于所述栅极上；以及
间隔物，所述间隔物位于至少所述栅极和所述硬掩模层的侧面。
12.如权利要求9所述的半导体装置，其特征在于，所述内部互连层包括多晶硅或者金属。
13.如权利要求9所述的半导体装置，其特征在于，
所述内部互连层包括位于所述栅极结构中的间隔物上的部分。
14.如权利要求9所述的半导体装置，其特征在于，所述半导体装置还包括：
接触件，其连接到所述内部互连层。
15.如权利要求9所述的半导体装置，其特征在于，所述内部互连层由多晶硅形成，所述半导体装置还包括：
接触件；以及
形成在所述内部互连层和所述接触件之间的金属硅化物层。
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