CN1579018A - 具有凸起桥的集成电路器件及其制造方法 - Google Patents

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Abstract

一种集成电路器件(20)，包括：硅衬底(21)，具有接触(23.1，23.2)的集成器件(22)，隔离层(24)，至少部分地覆盖集成器件(22)并且包括建立了到集成器件(22)的接触(23.1，23.2)的导电路径的导电区(24.1，24.2)。具有金属线(26.1，26.2，26.3，26.4)的金属化级(25)提供了到至少一个接触(23.2)的电连接。金属线(26.1，26.2，26.3，26.4)位于隔离层(24)上。位于金属化级(25)上的钝化层(27)，包括至少两个接触区(28.1，28.2)，用于部分地露出至少两个金属线(26.2，26.4)。凸起桥(29)包括导电的低阻材料，位于钝化层(27)上。凸起桥(29)具有高的高宽比并提供了至少两个金属线(26.2，26.4)之间的导电连接。它跨越位于金属化级(25)内的另一金属线(26.3)，同时没有接触该金属线(26.3)，凸起桥(29)的大部分由钝化层(27)支撑。

Description

具有凸起桥的集成电路器件及其制造方法
本发明总的涉及具有一个金属化层的集成电路器件。更具体地，本发明涉及具有ESD保护的集成电路器件。
现有许多集成电路器件仅包含一个构图的金属化层，以提供集成电路之间的连接以及提供到外部的连接。
这些集成电路器件的集成密度越高，越难以实现在单个金属化层内安排所有需要的互连。其中一个问题是要避免第一金属线与第二金属线相交叉的位置的交叉问题。
当单个金属化层不能实现线路安排的情况下，目前有两种选择。一些多晶硅互连提供在需要的位置处，或者添加另一金属化层。
多晶硅互连的一个缺点为由于多晶硅具有低电导率，因此要选择多晶硅互连的尺寸以便得到足够低的电阻。这意味着多晶硅互连通常较大，由此占据了器件表面区域的一部分，如果不这样的话，该部分可以用于集成的器件。
第二金属化层具有影响制备这种器件的成本的缺点，因为第二金属化层需要附加的处理和测试步骤。在许多情况中，这会使得集成电路器件太昂贵。
在有关有源区上凸起(Bumps on active BOA)的共同待审专利申请中，申请号00204814.8，申请日2000年12月22日，提出了一种新概念，首次在有源电路区上实现了金属凸起。这里介绍的本发明基于该共同待审专利申请。
在相当多的集成电路器件中，例如CMOS器件中包括静电放电器件(ESD)保护，以防止芯片上很敏感的电路受到放电时被损坏。例如当某个人接触芯片的管脚时将电压尖峰引入到电路内时会发生这种情况。
集成电路器件的ESD保护依赖于ESD保护网络内的低欧姆互连。这种ESD保护网络包括保护二极管和/或晶体管以及将这些二极管和/或晶体管与要被保护的集成电路器件的输入和/或输出连接在一起的金属互连线。通常各金属线要交叉。为了实现这种交叉，不得不使用两个金属化层。例如在单个金属单个多晶硅CMOS工艺中，这种交叉将使用金属用于一个布线轨迹以及多晶硅互连或扩散用于另一个。由于多晶硅或扩散的高表面电阻，这种做法具有该交叉的电阻相当高或者如上所述交叉占用了许多空间的缺点。
具有多晶硅互连的常规集成电路器件1的示意性剖面显示在图1中。器件1包括被集成在衬底11中的器件2。器件2为晶体管，具有漏和源扩散区3.1和3.2(例如，n+扩散区)、沟道4、多晶硅栅极15以及两个间隔层6.1和6.2。器件2具有两个接触7.1，7.2和隔离层8，隔离层例如为包括PSG覆盖集成器件2的层。存在导通区9.1和9.2，它们建立了到集成器件2的接触7.1和7.2的导电路径。具有金属线9.1，9.2，9.3，9.4的金属化级5提供了到集成电路器件1的各种器件的电连接。钝化层10形成在金属化级5的顶部。为了提供金属线9.2和9.4之间的低欧姆连接，提供厚的多晶硅互连12。多晶硅互连12连接两个金属过孔13.1，13.2。两个金属过孔13.1，13.2分别连接到金属线9.2和9.4。还有器件2旁边的场氧化物14。
多晶硅互连12的尺寸主要由需要的导电率决定。多晶硅具有约40Ω的较高表面电阻(Rsq)。为了提供低欧姆电阻，需要使用体多晶硅互连。如果互连的电阻太高，在ESD的情况中会发生热损伤。
多晶硅互连的宽度通常在50μm的数量级，厚度为0.8μm的数量级。当将多晶硅互连设计得与30μm宽金属线(例如，金属线9.3)交叉时，占据的最小面积将约50×36μm2。这种互连的电阻将约为20Ω。为了使用常规的多晶硅互连实现具有小于2Ω的电阻的交叉，需要10倍的该面积。这种多晶硅互连将占据约18000μm2。
添加第二金属化层将使芯片太昂贵并且依靠常规的多晶硅互连或扩散具有以上提出的缺点。
本发明的一个目的是提出一种克服了太昂贵或体积太大的已知措施的不足的方案。
本发明的一个目的是提供一种允许在仅具有一个金属化层的集成电路芯片中改善的金属线互连的方案。
本发明的目的是提供一种允许将ESD保护网络添加到密集封装的集成电路器件的方案。
本发明的另一目的是提供一种在仅具有一个金属化层的集成电路器件上制备低欧姆互连的方法。
本发明涉及允许在集成电路器件上提供低欧姆互连的方案。
通过根据权利要求1的集成电路器件可以实现这些和其它目的，该集成电路器件包括硅衬底；具有接触的集成器件；隔离层(PSG)，其至少部分地覆盖集成器件并且包括建立了到集成器件的接触的导电路径的导电区；具有导电金属线的金属化级，其提供了到至少一个接触的电连接，由此导电金属线位于隔离层之上；以及位于金属化级上的钝化层，其包括至少两个接触区域，用于露出至少两个金属线。集成电路器件还包括包括导电低阻材料的凸起桥，其位于钝化层之上，凸起桥提供了至少两个金属线之间的导电连接。凸起桥跨越位于金属化级内的另一金属线，而没有接触该金属线，凸起桥的主要部分由钝化层支撑。凸起桥具有高的高宽比，允许凸起桥建立到衬底上互连的导电连接。
其它有利的实施方式可由权利要求2-11得到。
根据本发明有利的驱动器电路要求在权利要求12-14中。公开了一种驱动器电路并要求用在包括根据本发明的至少一个凸起桥的显示系统中。
根据本发明的方法能够制备具有凸起桥的集成电路器件。方法包括以下步骤：
提供具有电路器件的半导体衬底，
提供至少部分地覆盖电路器件的隔离层，
提供隔离层中的接触区域，
淀积金属层，
构图金属层以便定义金属线，
提供具有至少两个接触区域的钝化层，用于部分地露出至少两个金属线，
提供凸起桥。所述凸起桥包括导电的低电阻材料，位于钝化层上，并提供了至少两个金属线之间的导电连接。它跨越位于金属化级内的另一金属线，同时没有接触该金属线，凸起桥由钝化层支撑。
各种有利的实施方式及方法的变型要求在权利要求16-19中。
到目前为止没有人提出以这里介绍的所要求保护的方式使用凸起桥的概念，是由于通常认为凸起如果放置在现有的集成器件顶部会引起短路。当将凸起桥放置在具有适当定义的接触区的钝化层上时，可以避免与常规的凸起有关的风险。其它的优点或者在下面详细的说明中指出或者从说明和附图中显而易见。
为了更完整地介绍本发明及本发明的其它目的和优点，结合附图进行了下述说明，其中：
图1为具有大体积的多晶硅互连的常规集成电路器件；
图2为根据本发明的第一实施例的集成电路器件和衬底；
图3示出了根据本发明另一实施例的集成电路器件的一部分；
图4示出了具有显示驱动器的显示器的方框图；
图5示出了根据本发明另一实施例的部分驱动器电路。
为了清楚起见，下文在包括MOS晶体管的集成电路的基础上说明本发明。然而，对于本领域中的技术人员来说显然集成电路器件可以含有多个集成器件，不必限制为MOS晶体管、电阻器以及电容器，同样可以包括双极晶体管或DMOS/VDMOS晶体管。因此，本发明总体上适用于CMOS和BICMOS集成电路器件。
本发明的第一实施例显示在图2中。示出的集成电路器件20(在本例中为CMOS器件)的示意性剖面图包括硅衬底21，具有两个接触23.1和23.2的至少一个集成器件22(例如，一个晶体管)。隔离层24(例如，包括PSG)至少部分地覆盖集成器件22。构图或形成层24以便提供导电区24.1，24.2，其建立到集成器件22的接触23.1和23.2的导电路径。
集成电路器件20具有通过形成金属层以及随后的构图工艺制成的单个金属化级25。该构图工艺的目的是提供铺设在金属化级25中的金属线26.1，26.2，26.3，26.4。这些金属线26.1，26.2，26.3，26.4提供了集成在集成电路器件20中的器件22之间的电连接。如图所示，金属线26.1，26.2，26.3，26.4位于隔离层24上。在金属线26.1，26.2，26.3，26.4的顶部上，形成了钝化层27。钝化层27例如可以包括PSG、Si3N4或SiO2。它包括至少两个接触区域28.1和28.2，用于部分露出金属线26.2和26.4中的至少两个。在本例中，两个接触区域28.1和28.2延伸穿过钝化层27，向下到达两个金属线26.2和26.4的上表面。两个接触区域28.1和28.2可以认为是准许进入下面的金属线的窗口。
现在假设两个金属线26.2和26.4之间需要低欧姆互连，例如以便能够提供到ESD器件(图2中未示出)的连接。问题在于存在另一交叉的金属线26.3，并且存在位于其下的有源器件22。假设不能通过改变金属化级25的布局来更改该金属线26.3的线路，那么不得不使用大体积的多晶硅互连，以便提供金属线26.2和26.4之间的低欧姆连接。然而，这种大体积的多晶硅互连不能为有源器件提供充分的空间。然而根据本发明，使用了凸起桥29。
凸起桥29包括导电的低阻材料。优选，凸起桥29包括金(Au)、钛(Ti)、钛-钨(TiW)、氮化钛(TiN)、铝(Al)、铜(Cu)或合金。还可以使用Pb/Sn凸起。如图所示，凸起桥29位于钝化层27上，由此提供了金属线26.2和26.4之间的导电连接。凸起桥29横越另一金属线26.3同时没有进行接触，是由于部分钝化层27位于凸起桥29和该金属线26.3之间。凸起桥29的大部分由钝化层27支撑。换句话说，凸起桥搁置在钝化层27上。凸起桥为基架(pedestal)。它具有1∶1的高宽比(垂直高度与横向宽度的比值)，优选1∶5或更小。凸起桥不仅桥接两个金属线。同样它还提供了与衬底16上互连的连接(在图2中没有示出这种互连)。当封装集成电路器件20时，根据公知的倒装芯片技术，它通常倒装在衬底16上。具有其互连的衬底16可以搁置在几个凸起桥上。
在下文中，给出了一个特定实施例的尺寸。扩散区通常具有约0.5lm的厚度，栅极具有约0.3lm的厚度。隔离层24和金属化层的每一个可以具有约1lm的厚度。钝化层为0.5和2lm之间的厚度。根据本发明的凸起桥具有1.0和1000μm之间的厚度。典型的例子为具有约2-3μm厚度的Al凸起、具有10和20μm之间厚度的Au凸起以及具有约300μm厚度的焊料凸起。
凸起桥29远小于多晶硅互连，是由于金属或合金具有相对低的表面电阻(Rsq)。金属的表面电阻通常在约0.1Ω到0.001Ω的范围内。为了提供低欧姆电阻小的凸起桥29足够。根据本发明的凸起桥的尺寸比可比的多晶硅互连的尺寸至少小10倍。根据本发明的凸起桥能够导通大于1A的电流。
本发明特别适合于用在例如包括静电放电器件(ESD)的集成电路器件中例如，CMOS器件。具有ESD输出保护装置的集成电路器件30的一部分显示在图3的示意图中。集成电路器件的ESD保护依赖于ESD保护网络内的低欧姆互连。这种ESD保护网络包括保护二极管和/或晶体管以及将这些二极管和/或晶体管与要被保护的集成电路器件的输入和/或输出相连接的金属互连线。当各金属线不得不交叉时，由于金属化级中的线路安排不能提供方便的互连，根据本发明使用凸起桥。
根据第二实施例的集成电路器件30包括多个集成器件。这些器件的每一个具有连接到器件的接触的金属线。应该注意这些接触在图3中看不到，是由于它们位于金属线下面。在图3中示出了两个集成的器件31和32。在该示意性俯视图中，集成的器件31和32显示为矩形。器件31和32都是CMOS晶体管。金属线33接触晶体管32的扩散区，金属线34接触晶体管31的扩散区。三个金属线33通过金属线35连接到电源电压Vss，并且三个金属线34通过金属线36连接到电源电压Vdd。晶体管31具有连接到晶体管的漏电极(没有显示栅极)的两个金属线37。两个金属线37通向接触垫38。晶体管32的漏极连接到两个金属线39。由于布局限制，每个金属线39具有它自己的接触垫40。晶体管31在本实施例中为集成电路器件30的输出级的一部分。为了保护该输出级不受到电压尖峰，提供了ESD保护装置。晶体管32为这些ESD保护装置的一部分。为了能够与对付电压尖峰，晶体管32为功率晶体管。必须在晶体管31的漏极和晶体管32的漏极之间提供低欧姆连接。在本实施例中，凸起桥41位于其中安排有金属线33，34，35，36，37和39的金属化级上。为了图3的清楚起见，凸起桥41显示为透明框(box)。在金属线顶部上存在钝化层。在图3中没有示出该钝化层。设置凸起桥41以使它将接触垫40与接触垫38连接，同时没有连接到金属线35(Vss)。钝化层机械地支撑凸起桥41并隔开了凸起桥41和金属线35。在本实施例中，凸起桥41起两个作用，是由于它提供了与金属线的交叉并且连接了ESD保护装置。
集成电路器件通常具有输出或输入金属线要与电源线交叉的区域。典型的例子是设计得驱动LCD显示器60的许多线的集成电路显示驱动器61或63，如图4所示。这种显示驱动器61或63通常具有大量的并联输出。为了将制备这种显示驱动器的成本保持在可接受的范围内，目前优选依赖单个金属的CMOS工艺。添加第二金属化层会使整个器件更昂贵。这里提出的凸起桥技术特别适合于这种集成电路器件。凸起桥允许集成电路器件61或62的许多输出器件横越向输出器件提供电源(例如，Vdd)的电源线。根据本发明的显示驱动器61的示意性方框图显示在图5中。ESD保护装置可以容易地集成到这种显示驱动器61内。
在详细介绍根据本发明的显示驱动器61之前，简要介绍图4。该图示出了具有控制电路的LCD显示器的示意性方框图。LCD显示器包括具有多个源极线67和多个栅极线68的LCD屏幕60。源极驱动器模块61用于驱动各源极线67。栅极驱动器63通常用于驱动整个一条栅极线68。CPU62控制全部栅极线68和源极线67的扫描。为此，CPU62借助总线66将视频信号(数据信号和控制信号)，例如RGB信号，提供到源极驱动器模块61，并借助总线69将行定时信号(控制信号)提供到栅极驱动器63。源极驱动器模块61可以包括几个源极驱动器。通常，每个源极线有一个源极驱动器。然而，还可以以多路复用方式使用源极驱动器，以使同一个源极驱动器可被用于驱动几个源极线67。
源驱动器模块61的每个输出器件70例如可包括数字模拟(D/A)转换器、缓冲器以及其它器件。缓冲器用LCD屏幕60的每个像素需要的电压驱动源极线67。源极线67(借助键合)连接到接触垫72，如图5所示。存在几个并联输出器件70的阵列(在图5中示出了两个这种输出器件)。每个输出器件70的输出75连接到接触垫72。存在电源线73，将电源电压Vdd通过连接74提供到输出器件70。存在至少第二电源线71，将电源电压Vss通过连接76提供到输出器件70。这些电源线71和73垂直于输出器件70的输出线75设置。在本实施例中，提供三个ESD器件ESD1、ESD2和ESD3用于每个输出器件70，以便保护器件70内的电路。第一ESD器件ESD1连接在输出线75和电源线73之间。第二ESD器件ESD2连接在输出线75和电源线71之间。第三ESD器件ESD3位于两个电源线71和73之间。ESD器件可以包括二极管、晶体管以及适合于在存在电压尖峰时为端子(例如，接地端)提供低阻路径的其它电路。重要的是器件61的某些线为需要的端子提供了低阻连接。这些线显示为粗线。所有其它线不需要为低欧姆。为了能够跨越一些线，可以使用凸起桥。优选，凸起桥形成了低欧姆连接的一部分。对于所有其它的连接，可以使用多晶硅。重要的是存在低欧姆连接的保护机构正常工作。
应该注意在钝化层27和凸起桥29之间可以存在一个薄层或者几个这种层的组合。该/这些层可以用于提高所述凸起桥和位于其上的钝化层之间的粘附性。此外或者类似地，可以设计该/这些层以便改善钝化层和凸起桥之间的热耦合。这有助于使温度差扩散得更均匀，或者降低了某个关键区域中的器件温度。薄层或者几个这种层的组合可以包括例如钛-钨(TiW)。
凸起桥29可以就形成在露出的金属线26.2和26.4的上表面上，或者凸起桥29可以形成在中间层(例如，作为电镀凸起桥的电镀基底的层)的顶部上。凸起桥29同样可以形成在阻挡层的顶部上。这种阻挡层可以包括例如TiW或Ti/Pt，并且可以具有10nm和400nm之间的厚度。
可以使用溅射淀积或者电镀工艺制成凸点桥。厚度通常在1.0和1000μm之间。优选，凸起桥的厚度在3和30μm之间。
在本发明的另一实施例中，凸起桥不仅用做跨越金属化级内一个或更多金属线的桥，也用做输出接触。由于凸起桥的尺寸，可以容易地与线或其它装置接触。由此本发明可用于简化集成电路器件的封装。
在另一实施例中，如线圈、电容器、电阻器或类似物的器件与凸起桥组合或者集成到凸起桥内。也可以设计凸起桥以便提供阻挡辐射的屏蔽。该措施可以保护光敏集成电路不受到例如外部的光。例如某些类型的晶体管需要保护免于到光子。凸起桥可以设置在晶体管的顶部，由此它覆盖至少敏感区域。如果凸起桥由金属制成，那么它将阻挡光子。
本发明还涉及具有凸起桥的集成电路器件的制造方法。本发明至少包括以下步骤：
提供具有电路器件22的半导体衬底21，
提供隔离层24，至少部分地覆盖电路器件22，
例如通过淀积后构图隔离层提供隔离层24中的接触区24.1，24.2，
淀积金属层25，
构图金属层25以便定义金属线26.1-26.4，
提供具有至少两个接触区28.1，28.2的钝化层27，用于部分地露出至少两个金属线26.2，26.4，
借助电镀或(溅射)淀积提供凸起桥，
所述凸起桥
包括导电的低阻材料，位于钝化层27上，
在至少两个金属线26.2，26.4之间提供导电连接，
跨越位于金属级层内的另一金属线26.3，同时没有接触该金属线26.3，以及
由钝化层27支撑。
本发明特别适合于用两个或多个电源电压(例如，Vdd、Vee和Vss)工作的集成电路器件。在这些种类的器件中，需要许多借助根据本发明的凸起桥可以容易地实现的交叉。
本发明的一个优点是可以使用例如单个金属单个多晶硅CMOS工艺制备集成电路器件。
许多现今的集成电路器件使用焊料凸起、金凸起或类似物，以便提供器件到外部的连接。这意味着已存在制备这种焊料凸起的相当多工艺。将本发明的凸起桥添加到这些器件，因此不需要添加完全新的处理步骤。
本发明避免了必须使用大体积的多晶硅互连，或者添加另一金属化级。与具有多晶硅互连的集成电路器件相比，这里提出的解决方案允许节约芯片面积。这允许实现更密集封装的集成电路器件。
本发明的一个优点不仅在于凸起桥小于可比电阻的多晶硅互连，而且有源器件可以位于凸起桥正下方的衬底中。
本发明的另一优点为凸起桥特别适合于的ESD事件期间导通电流。
根据本发明的器件允许避免由ESD事件期间高电流造成的热损伤。
在附图和说明书中陈述了本发明的优选实施例，虽然使用了具体的术语，但是以上说明使用了通用的术语，仅为说明的目的，而不是限制的目的。

Claims (19)

1.一种集成电路器件(20)，包括：
硅衬底(21)，
具有接触(23.1，23.2)的集成器件(22)，
隔离层(24)，其至少部分地覆盖集成器件(22)并且包括建立了到集成器件(22)的接触(23.1，23.2)的导电路径的导电区(24.1，24.2)，
具有金属线(26.1，26.2，26.3，26.4)的金属化级(25)，提供了到接触(23.2)中的至少一个的电连接，金属线(26.1，26.2，26.3，26.4)位于隔离层(24)之上，
位于金属化级(25)之上的钝化层(27)，其包括至少两个接触区(28.1，28.2)，用于部分地露出金属线(26.2，26.4)中的至少两个，
其中
包括导电的低阻材料的凸起桥(29)，位于钝化层(27)上，
凸起桥(29)提供金属线(26.2，26.4)中的至少两个之间的导电连接，
凸起桥(29)跨越位于金属化级(25)内的另一金属线(26.3)，同时没有接触该金属线(26.3)，
凸起桥(29)具有高的高宽比，允许封装之后凸起桥(29)连接到衬底(16)；以及
凸起桥(29)的大部分由钝化层(27)支撑。
2.根据权利要求1的集成电路器件(20)，其中低阻材料包括金(Au)、或钛(Ti)、或钛-钨(TiW)、或氮化钛(TiN)或铝(Al)、或铜(Cu)、或Pb/Sn、或合金。
3.根据权利要求1或2的集成电路器件(20)，其中集成器件(22)为晶体管，优选NMOS或PMOS晶体管。
4.根据权利要求1、2或3的集成电路器件(20)，其中隔离层(24)包括Si3N4或SiO2。
5.根据权利要求1、2、3或4的集成电路器件(20)，其中钝化层(27)包括玻璃，优选PSG或Si3N4或SiO2。
6.根据权利要求1到5之一的集成电路器件(20)，包括位于钝化层(27)的上表面和凸起桥(29)之间的一个薄层或一序列薄层。
7.根据权利要求1到6之一的集成电路器件(20)，包括一个薄层，优选阻挡层，其位于在两个接触区(28.1，28.2)中露出的金属线(26.2，26.4)的顶部上并在凸起桥(29)下面。
8.根据以上任何一个权利要求的集成电路器件(20)，其中凸起桥具有1.0和1000μm之间的厚度，优选在3和30μm之间。
9.根据以上任何一个权利要求的集成电路器件(20)，其中凸起桥具有在约0.1Ω到0.001Ω范围内的表面电阻。
10.根据以上任何一个权利要求的集成电路器件(20)，其中凸起桥(29)互连两个或多个金属线。
11.根据以上任何一个权利要求的集成电路器件(20)，包括ESD保护装置(74)，其中凸起桥(29)提供至少一个集成器件(22)的端子到ESD保护装置(74)之间的低欧姆连接，和/或其中凸起桥(29)提供集成电路器件(20)的电源线和ESD保护装置(74)之间的低欧姆连接。
12.一种驱动器电路(61)，包括：
多个集成器件(70)，每个具有输出接触(72)和电源电压接触，
具有金属线(74，75，76)的金属化级，提供到输出接触(72)和集成器件(70)的电源电压接触的电连接，
位于金属化级上的钝化层，其包括用于部分地露出几个金属线的接触区，
多个凸起桥，包括导电的低阻材料，位于钝化层上，
每个凸起桥提供了几个金属线的至少两个之间的导电连接，
凸起桥跨越位于金属化级内的金属线，同时没有接触该金属线，以及
凸起桥具有高的高宽比，允许封装之后凸起桥连接到衬底；以及
凸起桥的大部分由钝化层支撑。
13.根据权利要求12的驱动器电路(61)，还包括ESD保护装置(74)，由此至少一些凸起桥(71)提供了到ESD保护装置(74)或者来自ESD保护装置(74)的低欧姆连接。
14.包括根据权利要求12或13的驱动器电路的显示器驱动电路。
15.一种具有凸起桥的集成电路器件的制造方法，包括以下步骤：
提供具有电路器件(22)的半导体衬底(21)，
提供隔离层(24)，至少部分地覆盖电路器件(22)，
在隔离层(24)中提供接触区(24.1，24.2)，
淀积金属层(25)，
构图金属层(25)以便定义金属线(26.1-26.4)，
提供具有至少两个用于部分地露出至少两个金属线(26.2，26.4)的接触区(28.1，28.2)的钝化层(27)，
提供凸起桥(29)，所述凸起桥(29)
包括导电的低阻材料，位于钝化层(27)上，
提供金属线(26.2，26.4)中的至少两个之间的导电连接，
跨越位于金属化级内的另一金属线(26.3)，同时没有接触该金属线(26.3)，
具有高的高宽比，以及
由钝化层(27)支撑。
16.根据权利要求15的方法，由此淀积隔离层(24)并且在淀积之后构图以便在隔离层(24)中形成接触区(24.1，24.2)。
17.根据权利要求15或16的方法，由此借助电镀或淀积形成凸起桥(29)。
18.根据权利要求15、16或17的方法，其中凸起桥(29)包括金(Au)、或钛(Ti)、或钛-钨(TiW)、或氮化钛(TiN)或铝(Al)、或铜(Cu)、或Pb/Sn、或合金。
19.根据权利要求15-18之一的方法，其中集成电路器件倒装在衬底上，由此凸起桥提供了集成电路器件上的元件与为衬底一部分的互连之间的导电连接。
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