CN103563086A - 低轮廓局部互连及其制造方法 - Google Patents

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Abstract

本发明的实施例提供一种结构。该结构包括：多个场效应晶体管，这些场效应晶体管具有形成在半导体基板的顶部上的栅极堆叠，栅极堆叠具有形成在其侧壁的间隙壁；以及一个或多个导电接触，直接形成在半导体基板的顶部上，并且将多个场效应晶体管之一的至少一个源极/漏极互连到多个场效应晶体管的另一个的至少一个源极/漏极，其中一个或多个导电接触是低轮廓局部互连的一部分，低轮廓局部互连的高度低于栅极堆叠的高度。

Description

低轮廓局部互连及其制造方法
技术领域
本发明总体上涉及半导体器件制造领域，特别是低轮廓局部互连的结构及其制造方法。
背景技术
为半导体器件，例如，场效应晶体管，形成接触和/或局部互连的现有技术通常包括下列步骤，在半导体器件的顶部上沉积然后平坦化绝缘前金属电介质（"PMD"）层；在PMD层的顶部上形成一个或多个接触和/或局部互连掩模以在PMD层内产生孔或开口的图案；以及将导电材料镶嵌在PMD层中的孔或开口中以形成接触（CAs）和/或局部互连（LIs）。
经历了很多代的发展之后，特别是由于被接触的结构的尺寸已经缩减到100nm以下，上述"接触孔蚀刻"方法上的工艺控制变得日益困难和有问题。例如，发现的工艺问题涉及：1）通常由氮化物制造的栅极侧壁膜和/或间隙壁的腐蚀；以及2）在CA/LI孔的底部基板/硅化物的腐蚀。栅极侧壁膜用于防止栅极不短路到CA/LI，并且因此这些膜的腐蚀可能降低器件产率的，以及增大在图像大小和覆盖合起来交叠CA/LI与栅极时的泄漏电流。同样，基板/硅化物腐蚀也可引起泄漏。而且，因为工艺中所用覆盖蚀刻的速率通常非常高，所以非常难以实现在非常小的间隔上的零至微小（zero-to-tiny）腐蚀。在光刻工艺期间，必须将特征印刷为大于它们所希望的最终尺寸以便保证成像质量，并且随后印刷的特征必须在蚀刻工艺期间收缩。由于整个图像尺寸的较大部分上增加具有变化性的小孔，控制该收缩工艺变成了主要的挑战。难以避免特征尺寸/位置控制中的上述问题。
解决上述问题的一个方法是在PMD层下增加蚀刻停止层。由氮化物制造的衬层最初用于该目的。然而，氮化物的所需厚度快速填充栅极至栅极间隙，该厚度可比的尺寸通常为22nm且超过节点。结果，通常需要增加氮化物过蚀刻作为CA/LI形成工艺一部分。解决上述问题的其它方法可包括采用其它类型的蚀刻停止层，例如HfSiOx，其与氮化物具有不同的特性。然而，除了PMD蚀刻后去除HfSiOx的工艺还必须证明为可靠的外，采用HfSiOx可给器件增加不希望的电容（因为HfSiOx的介电常数非常高）。
另外，传统的方法通常产生的互连结构的高度至少为场效应晶体管的栅极堆叠的高度。为了形成相邻层金属接触，通常已知为M1金属线，在其间通常需要电介质绝缘层，以便保持M1金属线和其下互连结构之间的足够间隙以避免短路。
发明内容
本发明的实施例提供了一种结构，例如可为半导体结构。该结构包括：多个场效应晶体管，该多个场效应晶体管具有形成在半导体基板的顶部上的栅极堆叠，该栅极堆叠具有形成在其侧壁的间隙壁；以及一个或多个导电接触，直接形成在半导体基板的顶部上，并且将多个场效应晶体管中的一个场效应晶体管的至少一个源极/漏极互连到多个场效应晶体管中的另一个场效应晶体管的至少一个源极/漏极，其中一个或多个导电接触是低轮廓局部互连（LPLI）的一部分，其LPLI的高度低于栅极堆叠的高度。
在本发明的一个方面中，LPLI的一个或多个导电接触直接形成为与栅极堆叠的间隙壁相邻。
在一个实施例中，该结构还可包括一个或多个过孔，其形成在一个或多个导电接触的顶部上且直接与栅极堆叠的间隙壁毗邻。
在本发明的一个方面中，一个或多个过孔与一个或多个导电接触由相同的材料制造，并且与栅极堆叠的高度具有相同的高度。
在另一个实施例中，栅极堆叠包括在其顶部上的盖层，该结构还包括导电通路线，其直接形成在LPLI的一个或多个导电接触的上方但不与其接触，导电通路线形成在栅极堆叠的至少一个的盖层的顶部上且与其接触。
在本发明的一个方面中，导电通路线与其下的一个或多个导电接触由电介质材料层绝缘。
在本发明的另一个方面中，导电通路线与一个或多个过孔的至少一个接触，并且通过一个或多个过孔电连接到一个或多个导电接触中的至少一个。
在本发明的再一个方面中，导电通路线在其顶部上通过盖层中形成的开口与栅极堆叠的至少一个接触，开口填充有导电材料。
附图说明
结合附图，从下面优选实施例的详细描述中将更加全面地理解和认识本发明，附图中：
图1是根据本发明实施例的半导体结构在其制造过程中的顶视图和截面图的说明性图示；
图2是根据本发明实施例的半导体结构在图1所示的步骤后的制造过程中的顶视图和截面图的说明性图示；
图3是根据本发明实施例的半导体结构在图2所示的步骤后的制造过程中的顶视图和截面图的说明性图示；
图4是根据本发明实施例的半导体结构在图3所示的步骤后的制造过程中的顶视图和截面图的说明性图示；
图5是根据本发明实施例的半导体结构在图4所示的步骤后的制造过程中的顶视图和截面图的说明性图示；
图6是根据本发明实施例的半导体结构在图5所示的步骤后的制造过程中的顶视图和截面图的说明性图示；
图7是根据本发明实施例的半导体结构在图6所示的步骤后的制造过程中的顶视图和截面图的说明性图示；
图8是根据本发明实施例的半导体结构在图7所示的步骤后的制造过程中的顶视图和截面图的说明性图示；以及
图9是根据本发明实施例的半导体结构在图7所示的步骤后的制造过程中的另一个顶视图和截面图的说明性图示。
应理解，为了图示简明和清楚的目的，附图中的元件不必按比例。例如，为了清楚的目的，某些元件的尺寸可相对于其他元件夸大。
具体实施方式
在下面的详细描述中，阐明了大量的具体细节以便提供本发明各种实施例的透彻理解。然而，应理解，本发明的实施例可在没有这些具体细节的情况下实施。
为了不掩盖对本发明的实质和/或实施例的表述，在下文的详细描述中，本领域已知的某些工艺步骤和/或操作为了表述和/或示例的目的可结合在一起，并且在某些情况下可不详细描述。在其它情况下，本领域已知的某些工艺步骤和/或操作可能完全不描述。另外，某些已知的器件加工技术可不详细描述，并且在某些情况下，可能是指其它的公知技术、专利和/或公开的专利申请作为参考，以便不掩盖本发明的实质和/或实施例的描述。应理解，下面的描述可更注重对本发明各种实施例的区别性特征和/或元件上讨论。
图1是根据本发明实施例的半导体结构在其制造过程中顶视图和截面图的说明性图示。为了更好地了解且进一步理解，图1还包括半导体结构的透视图，尽管在下面的详细描述中仅参照该结构的顶视图和截面图。出于同一目的，本申请中的其它视图也可包括该半导体结构在不同制造阶段上的透视图，只要适合和/或必要。
半导体结构100例如可以是半导体芯片或晶片或其一部分，为了制造半导体结构100，本发明的实施例提供了一种制造方法，其从图1所示的半导体基板101开始。该方法可包括在半导体基板101中形成一个或多个有源硅岛102。有源硅岛102可形成和/或设计为其上可构建一个或多个场效应晶体管（FETs）的区域。有源硅岛102通常包括沟道区域以及与沟道区域毗邻的源极区域和漏极区域。有源硅岛102形成为通过一个或多个浅沟槽隔离（STI）区域103与基板101的其余部分隔离。
本发明的实施例还可包括在有源硅岛102中的沟道区域之上形成一个或多个栅极电极（在下文将其统称为栅极电极线104），栅极介电层（未示出）通常设置在栅极电极线104和有源硅岛102之间。栅极介电层可由二氧化硅（SiO2）、氧化铪（HfO）、氮氧化铪硅（HfSiOxNy）或任何其它适当的栅极介电材料组成或制成。另一方面，栅极电极线104可由诸如各种金属的导电材料制造，并且覆盖有盖层105。盖层105可由电介质材料制造，例如，氮化硅（Si3N4）或其它适当的绝缘材料，并且根据一个实施例，可精心选择为适合于用作后续制造阶段中的抛光停止层，下文参考图3将更加详细地讨论。在一个实施例中，为了在某些情况下需要的间隙壁去除工艺过程中增加选择性，盖层105可优选由具有化学稳定性和热稳定性的材料制造，例如，可耐受标准氮化物间隙壁去除工艺条件的碳化硅SiC或碳氮化硅SiCN。
如图1所示，半导体结构100可包括一组或多组的FET，例如，FET组100a、100b和100c。每个FET组可包括栅极电极线104和在其顶部上的盖层105。共同地，在下文中将栅极电极线104和其顶部上的盖层105称为栅极堆叠106。
图2是根据本发明实施例的半导体结构100在图1所示的步骤后的制造工艺期间的顶视图和截面图的说明性图示。在形成图1所示的栅极堆叠106后，栅极间隙壁201可采用本领域已知的任何常规和/或标准前端线（FEOL）技术形成为与栅极堆叠106的侧壁毗邻。间隙壁201可为单层间隙壁或具有相同或不同的材料的多层间隙壁。例如，间隙壁201可由氮化物和/或氧化物材料层制成。结果，栅极电极104可由其顶部的电介质盖层105和其侧壁的绝缘间隙壁201包封。单独地和/或随后，FET组100a、100b和100c的源极和漏极区域可经受硅化工艺，其在硅岛102的至少部分顶表面形成硅化物202，例如，硅化镍。硅化物202改善FET组100a、100b和100c的源极和漏极的导电性，并且通常用于在其上形成电接触。
在如图2所示形成栅极堆叠106且围绕栅极间隙壁201后，传统上在基板101的顶部上沉积前金属电介质（“PMD”）材料的绝缘层以覆盖FET组或器件100a、100b和100c；接触孔或局部互连开口形成在PMD层内；并且随后孔或开口填充有金属或导电材料以形成接触或局部互连。然而，根据本发明的实施例，在该阶段上不形成绝缘PMD层，导电覆盖层可沉积在基板101和FET器件100a、100b和100c的顶部上，其导电覆盖层包含用于局部互连的适当材料或适当材料层。
本发明的实施例可应用于通过其它现有或未来发展工艺和/或技术形成的FET器件，例如，可应用于通过置换金属栅极（RMG）工艺制造的FET器件。假设图2也说明性地示出了由RMG工艺制造的FET器件，则FET器件100a、100b和100c的电极线104可为置换金属栅极，其可包括一个或多个功函调整金属衬层或膜，给间隙壁201和栅极下的沟道区域的顶表面加衬，因此与其毗邻。在形成置换金属栅极（也称为RMG）的工艺过程中通常围绕栅极堆叠106和间隙壁201的电介质层被去除后，置换金属栅极104可由电介质盖层105覆盖。
图3是根据本发明实施例的半导体结构100在图2所示的步骤后的制造工艺期间的顶视图和截面图的说明性图示。更具体而言，本发明的实施例可包括沉积导电材料覆盖层301，其覆盖半导体结构100包括基板101和FET器件100a、100b和100c的大部分区域。例如，导电覆盖层301可至少覆盖要形成接触和局部互连的区域。在一个实施例中，导电覆盖层301的厚度可为使其不仅覆盖基板101，而且覆盖位于栅极电极线104顶部的盖层105。换言之，半导体结构100的整个上表面可由导电覆盖层301覆盖。
导电层301的材料可包括例如铝、镍、铜、钨或其以多层形式的组合。例如，导电层301可由铝（Al）层顶部上的一层钨（W）制造，Al层为其下的结构加衬。这种多层形式的结构可有助于该导电层301的选择性蚀刻工艺，这将在下文参考图4更加详细的描述。根据用于导电层301的材料类型，导电层301的沉积可通过例如电镀工艺、化学气相沉积工艺、溅射工艺、任何其它现有或未来发展工艺和/或其组合工艺进行。
在形成导电覆盖层301后，本发明的一个实施例可包括通过例如化学机械抛光（CMP）工艺抛光导电层301以生产或产生平坦顶表面302。在CMP期间，盖层105，例如如上文所述，其可由氮化硅制成，并且具有与导电层301的抛光特性充分不同的抛光特性，可用作抛光停止层，从而CMP工艺在暴露栅极电极线104的顶部上的盖层105时停止。优选地，栅极电极线104顶部上的所有绝缘盖层105通过CMP工艺暴露，并且为保证如此，绝缘盖层105可出现某种程度的腐蚀，但是这样的腐蚀在一定程度上是可接受的。
图4是根据本发明实施例的半导体结构100在图3所示的步骤后的制造工艺期间的顶视图和截面图的说明性图示。例如，一旦暴露了所有的绝缘盖层105，绝缘盖层现在由局部互连材料的导电层301围绕，则表示要形成的接触和/或局部互连的形状的光致抗蚀剂图案401可形成在表面302的顶部上。不希望有接触和局部互连的区域没有被光致抗蚀剂图案401覆盖而暴露。
例如，作为非限定性的示例，光致抗蚀剂图案401可包括用于无边界局部互连的抗蚀剂形状401b和用于部分边界局部互连的抗蚀剂形状401a。采用光致抗蚀剂图案401（包括401a和401b二者）作为保护掩模，导电层301的暴露部分可被蚀刻掉。优选地，导电层301的蚀刻通过反应离子蚀刻工艺（RIE）或任何其它适当的技术进行，该蚀刻对硅化物202有选择性（图2），因此对FET器件100a、100b和100c的源极和漏极导电性产生最小损害。例如，钨（W）和铝（Al）的结合可用作导电层301。尽管为了低电阻可通常优选钨（W）为接触或局部互连的材料，但是钨（W）下的铝（Al）层可相对于硅化物202提高蚀刻选择性，因此在对硅化物202选择性地直接蚀刻钨时减小由于过蚀刻对硅化物202的潜在损害。同时，为了最小化局部互连电阻的增加，可采用薄铝层。
在一个实施例中，导电层301的蚀刻工艺可通过例如细心选择和调整应用的化学物质成为或设计为各向异性，从而产生可接受范围内的倾斜。另外，局部互连和栅极电极线之间的间隔也可通过调整而适当设计，例如，对于图4所示的情况，调整光致抗蚀剂形状401a和中心FET组100b的盖层105之间的距离。在其它情况下，某些局部互连，例如由抗蚀剂形状401b表示的局部互连，可跨过多个硅岛，并且形成在诸如STI103的隔离物的顶部上。
图5是根据本发明实施例的半导体结构100在图4所示的步骤后的制造工艺期间的顶视图和截面图的说明性图示。在通过例如RIE工艺蚀刻掉暴露的和没有保护的导电层301后，光致抗蚀剂图案401可采用任何已知的溶剂剥离或去除，因此暴露下层局部互连结构501a和501b，在本申请中可称为“大块”局部互连（BLI）。大块局部互连501a和501b的典型特性是它们的高度与栅极堆叠106相同。
此外，由抗蚀剂图案401b形成的大块局部互连501b可为与栅极堆叠106没有边界的无边界BLIs，而由抗蚀剂图案401a形成的大块局部互连501a可为与作为FET组100b的一部分的中心FET中的栅极堆叠106有边界的局部无边界BLI。形成局部互连的传统方法中接触孔需要适当地与下层FET器件对齐，与任何传统的方法不同，如上所述，根据本发明实施例形成的大块局部互连结构501a和501b因其直接沉积在器件上而与下层FET器件的栅极电极或电极线自对准，栅极电极的顶部上的材料通过平坦化工艺去除。
图6是根据本发明实施例的半导体结构100在图5所示的步骤后的制造工艺期间的顶视图和截面图的说明性图示。在通过去除没有保护的导电层301而形成大块局部互连501a和501b后，本发明的实施例可包括选择性地降低大块局部互连501a和501b的某个部分或某些部分的高度以形成一组低轮廓局部互连（LPLI）。例如，位于图6所示FET组100c的右侧的大块局部互连501b的第一部分的高度可降低，以产生U状导电接触，其可为低轮廓局部互连结构601的一部分。U状导电接触的高度低于位于FET组100c的顶部的盖层105的高度。此外，例如，大块局部互连501b的如图6所示的在FET组100b和100c之间的第二部分的高度可降低以产生另一个导电接触，该导电接触可为另一个低轮廓局部互连结构602的一部分。有时，低轮廓局部互连601和602可统称为单一LPLI。低轮廓局部互连601和602的形成节省了垂直方向上的有效空间，其能在低于传统结构的位置形成金属层-1（M1）导电通路线，这将在下文进行更加详细的描述。
大块局部互连501a和/或501b的部分高度降低例如可通过使大块局部互连501a和/或501b经受光刻图案化和在很多其它技术当中的选择性蚀刻工艺而实现。例如，根据一个实施例，通过在大块局部互连501a和501b周围的沉积可形成牺牲层，以产生与大块局部互连501a和501b共面的表面。然后，可应用标准光刻图案化工艺以形成LPLI的光致抗蚀剂图案。在LPLI图案的区域中去除曝光的光致抗蚀剂后，可应用诸如RIE工艺的选择性蚀刻去除没有保护的导电层301的顶部，这是大块局部互连501a和/或501b的一部分，因此形成LPLI图案。LPLI形成为与栅极堆叠106的间隙壁201无边界、直接与其相邻。
根据另一个实施例，低轮廓局部互连601和602的形成可在形成大块局部互连501a和501b时同时在该阶段上实现。例如，在形成大块局部互连501a和501b的步骤中局部蚀刻掉没有保护的导电层301之后，光致抗蚀剂掩模401可用新的光致抗蚀剂掩模取代，新的光致抗蚀剂掩模可表示低轮廓局部互连601和602的新形状，导致之前保护的导电层301（在光致抗蚀剂掩模401下）的部分与导电层301至此已经蚀刻的其余部分同时蚀刻。当最初没有被光致抗蚀剂掩模401保护的区域蚀刻掉时，LPLI601和602可用层301的剩余导电材料形成。
本领域的技术人员应认识到，在不脱离本发明精神的情况下，可以采用其它的选择性方法和/或手段来实现各种LPLI结构，例如图6所示的LPLI601和602。
这里，应注意，LPLI结构不仅限于BLI的高度已经降低的那些部分。BLI结构相邻于高度降低LPLI结构的某些部分实际上可包括LPLI的一部分或多个部分。例如，BLI结构（或其一部分）可看作包括形成为与其下的LPLI（BLI的下部）接触的过孔（BLI的上部）。更具体而言，如图6所示的示例，BLI501b的位于FET组100c的右侧且与LPLI601毗邻的部分，其高度没有降低，实际上可看作包括形成在LPLI601的一部分（BLI的底部）的顶部上的过孔（BLI的顶部）。换言之，LPLI601可看作包括如前所述BLI501b的部分的下部。大块局部互连501a和501b在形成LPLI期间没有被蚀刻掉的顶部实际上可为或者用作过孔或多个过孔，并且可称为V0。显然，如图6所示，过孔和LPLI在过孔下的部分由相同的导电材料形成，并且实际上整体形成。过孔或多个过孔形成为与FET组无边界，以直接与FEG组的栅极堆叠106的间隙壁201毗邻。
图7是根据本发明实施例的半导体结构100在图6所示的步骤后的制造工艺期间的顶视图和截面图的说明性图示。例如，该方法可包括沉积绝缘材料层701，例如，电介质材料，以覆盖半导体基板101以及到目前为止形成在其上的结构和器件的某些或全部，包括低轮廓局部互连601和602、大块局部互连（或过孔）501a和501b以及盖层105。在一个实施例中以及在随后的一个步骤中，绝缘层701的高度可通过抛光降低，策略上再一次采用盖层105作为抛光停止层。例如，通过抛光，绝缘层701的高度可降低为使表面702与盖层105共面且与大块局部互连（或过孔）501a和501b的顶表面共面。在再一个实施例中，绝缘层701的高度可制作为高于盖层105，并且下文将参照图9更加详细描述的M1导电通路线可直接形成在绝缘层701内以接触过孔501a和/或501b以及栅极电极线104。
图8是根据本发明实施例的半导体结构100在图7所示的步骤后的制造工艺期间的顶视图和截面图的说明性图示。在沉积绝缘层701且使其与过孔501a和过孔501b共面后，例如，可通过例如选择性蚀刻工艺打开盖层105在FET组100a顶部上的部分，以暴露下层栅极电极线104。在另一个实施例中，栅极电极线104的顶部上的开口可在之前的步骤中形成，例如，在导电覆盖层301形成为覆盖半导体结构100包括基板101和FET器件100a、100b和100c的大部分区域之前的步骤中（图3）。在该实施例中，覆盖层301的导电材料可填充开口，随后可用作导电钉。
在绝缘层701沉积且制作为与过孔501a和过孔501b共面后形成开口时，开口随后填充有导电材料，例如，铜（Cu）或铝（Al），以形成导电钉804（图9），其将下层栅极电极线104电连接到其后形成的M1层导电通路线。例如，可形成一个或多个M1导电通路线801、802和803。更具体而言，M1导电通路线801可制作为连接到FET组100a的栅极电极104；M1导电通路线802可制作为连接到FET组100a和100b的源极/漏极；并且M1导电通路线803可制作为连接到FET组100b和100c的源极/漏极，如图8说明性所示的示例。金属通路线或导电通路线801、802和803可形成为直接位于FET组100a、100b和100c的盖层105的顶部上且与其接触，与通常要求M1导电通路线和FET的盖层105的顶部之间的间隙或一定距离的情况相反。这通过利用降低高度的低轮廓局部互连是可能的。
导电通路线801-803，其在下文的描述中也可称为金属线，通过电介质材料层701与LPLI601和/或602的下层导电接触绝缘。例如，M1金属线或导电通路线802制作为能连接到FET组100a和100b之间的过孔而不接触FET组100b和100c之间的低轮廓局部互连602或者在FET组100c右侧的LPLI601。图8中示出了M1金属线或导电通路线802通过电介质层701与LPLI601隔离。此外，例如，M1金属线或导电通路线803能到达FET组100b和100c之间的过孔而不接触LPLI601。
在图8中，说明性地示出了金属线801、802和803形成在电介质层801的顶部上，其可通过应用任何现有的或未来发展的技术实现。作为选择，金属线801、802和803可用任何已知的或未来发展的镶嵌技术形成在电介质层701内，镶嵌技术可涉及利用光刻、蚀刻和沉积工艺。如果金属线形成在电介质层701内，则可在之前的步骤中形成电介质层701，以使其高度高于盖层105的顶部的高度，如图9的说明性所示。
图9是根据本发明实施例的半导体结构100在图7所示的步骤后的制造工艺期间的另一个顶视图和截面图的说明性图示。在该实施例中，电介质层901，取代电介质层701，可形成为使其高度在FET组100a、100b和100c的顶表面之上且将其覆盖。在此情况下，仅镶嵌形成的M1金属线801、802和803从其顶部可见。沿着截面B-B’（与前面的截面A-A’不同）剖取的截面图示出了M1金属线801连接到FET组100a的栅极电极104，其中，盖层105的一部分用某些导电材料取代，例如，铜或铝，以形成导电钉804。
尽管本文中已经示出和描述了本发明的某些特征，但是现在对本领域的技术人员将出现很多修改、替代、变化和等同方案。因此，应理解所附权利要求旨在覆盖落入本发明精神内的所有这样的修改和变化。
本申请要求2011年6月27日提交的标题为“Low-Profile LocalInterconnect and Method of Making the same”的美国专利申请S/N:13/169,081的优先权的权益，其内容通过全文引用结合于此。

Claims (20)

1.一种结构，包括：
多个场效应晶体管（100a、100b、100c），具有形成在半导体基板（101）顶部上的栅极堆叠（106），所述栅极堆叠具有形成在其侧壁的间隙壁（201）；以及
一个或多个导电接触（601、602），直接形成在所述半导体基板的顶部上，并且将所述多个场效应晶体管之一的至少一个源极/漏极（202）互连到另一个所述多个场效应晶体管的至少一个源极/漏极（202），
其中所述一个或多个导电接触是低轮廓局部互连（LPLI）的一部分，所述LPLI的高度低于所述栅极堆叠的高度。
2.如权利要求1所述的结构，其中所述LPLI的所述一个或多个导电接触形成为直接相邻于所述栅极堆叠的所述间隙壁。
3.如权利要求1所述的结构，还包括一个或多个过孔（501a、501b，图6），形成在所述一个或多个导电接触的顶部上且直接毗邻所述栅极堆叠的所述间隙壁。
4.如权利要求3所述的结构，其中所述一个或多个过孔由与所述一个或多个导电接触的材料相同的材料制成，并且与所述栅极堆叠的所述高度具有相同的高度。
5.如权利要求3所述的结构，其中所述栅极堆叠包括在其顶部上的盖层（105），还包括：
导电通路线（801、802），直接形成在所述LPLI的所述一个或多个导电接触的上方但不与其接触，所述导电通路线形成在至少一个所述栅极堆叠的所述盖层的顶部上且与其接触。
6.如权利要求5所述的结构，其中所述导电通路线通过电介质材料层（701）与其下的所述一个或多个导电接触绝缘。
7.如权利要求5所述的结构，其中所述导电通路线与所述一个或多个过孔中的至少一个接触，并且通过所述一个或多个过孔电连接到所述一个或多个导电接触中的至少一个。
8.如权利要求5所述的结构，其中所述导电通路线（801）通过至少一个所述栅极堆叠的顶部上的所述盖层中形成的开口与该至少一个栅极堆叠接触，所述开口填充有导电材料（804）。
9.一种结构，包括：
多个场效应晶体管（100a、100b、100c），具有形成在半导体基板（101）的顶部上的栅极堆叠（106），所述栅极堆叠具有形成在其侧壁的间隙壁（201）；以及
低轮廓局部互连（LPLI）（601、602），直接形成在所述半导体基板的顶部上，所述LPLI具有一个或多个导电接触（601、602），该一个或多个导电接触（601、602）将所述多个场效应晶体管中的一个场效应晶体管的源极/漏极（202）互连到所述多个场效应晶体管中的至少另一个场效应晶体管的源极/漏极（202），
其中所述LPLI的高度低于所述栅极堆叠的高度。
10.如权利要求9所述的结构，其中所述LPLI的所述一个或多个导电接触直接形成为与所述栅极堆叠的所述间隙壁的下部（图6）相邻。
11.如权利要求9所述的结构，还包括一个或多个过孔（501a、501b），无缝地形成在所述一个或多个导电接触的顶部上且直接与所述栅极堆叠的所述间隙壁毗邻，所述一个或多个过孔由与所述一个或多个导电接触的材料相同的材料制成，并且与所述栅极堆叠的所述高度具有相同的高度。
12.如权利要求11所述的结构，其中所述栅极堆叠包括在其顶部上的盖层（105），还包括：
M1金属线（801、802、803），直接形成在所述LPLI的所述一个或多个导电接触的上方但不与其接触，所述M1金属线形成在所述栅极堆叠中的至少一个栅极堆叠的所述盖层（图8）的顶部上且与其接触。
13.如权利要求12所述的结构，其中所述M1金属线通过电介质材料层（701）与其下的所述一个或多个导电接触隔离，且与所述一个或多个过孔（501a、501b）中的至少一个接触，并且通过所述一个或多个过孔电连接到所述LPLI。
14.如权利要求12所述的结构，其中所述M1金属线通过开口（804）与所述栅极堆叠中的至少一个接触，所述开口（804）形成在该至少一个栅极堆叠的顶部上的所述盖层内，所述开口填充有导电材料。
15.一种半导体结构，提供到形成在半导体基板（101）的顶部上的多个场效应晶体管（100a、100b、100c）的接触，所述半导体结构包括：
低轮廓局部互连（LPLI）（601、602），直接形成在所述半导体基板的顶部上，所述LPLI具有一个或多个导电接触，该一个或多个导电接触将所述多个场效应晶体管中的一个场效应晶体管的源极/漏极（202）互连到所述多个场效应晶体管中的至少另一个场效应晶体管的源极/漏极（202），
其中所述LPLI的高度低于所述多个场效应晶体管的栅极堆叠的高度。
16.如权利要求15所述的半导体结构，其中所述LPLI的所述一个或多个导电接触形成为与一组间隙壁（201）的下部相邻，所述一组间隙壁形成为与所述栅极堆叠的侧壁毗邻。
17.如权利要求15所述的半导体结构，还包括一个或多个过孔（501a、501b），形成在所述一个或多个导电接触的顶部上且与其形成在一起，所述一个或多个过孔与所述栅极堆叠的所述间隙壁（图8）毗邻，由与所述一个或多个导电接触的材料相同的材料制成，并且与所述栅极堆叠的所述高度具有相同的高度。
18.如权利要求17所述的结构，其中所述栅极堆叠包括在其顶部上的盖层，还包括：
至少一个M1金属线（802），直接形成在所述LPLI的所述一个或多个导电接触的上方但不与其接触，所述至少一个M1金属线形成在至少一个所述栅极堆叠中的至少一个栅极堆叠的所述盖层（105）的顶部上且与其接触。
19.如权利要求18所述的结构，其中所述至少一个M1金属线通过电介质材料层（701）与其下的所述一个或多个导电接触隔离，且与所述一个或多个过孔的至少一个接触，并且因此通过所述一个或多个过孔电连接到所述LPLI。
20.如权利要求19所述的结构，还包括另一个M1金属线（801），通过开口与所述栅极堆叠的至少一个接触，所述开口形成在所述至少一个栅极堆叠的顶部上的所述盖层内，所述开口填充有导电材料（804）。
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