CN102487009B - 一种nmos器件源极和漏极的制作方法 - Google Patents
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Abstract
本发明提供了一种NMOS器件源极和漏极的制作方法，提供具有栅极的半导体衬底，该方法包括：以第一掺杂能量和第一掺杂剂量，对所述栅极两侧的半导体衬底进行非晶化的第一掺杂后，以第二掺杂能量和第二掺杂剂量，对所述栅极两侧的半导体衬底进行消除缺陷的第二掺杂；再以不同的注入能量和注入剂量，对所述栅极两侧的半导体衬底多次离子注入；在最后退火所述半导体衬底，形成源极和漏极的过程中，该方法的非晶体掺杂和消除缺陷掺杂，一方面使衬底表面的非晶化到晶化过程的原子排列更具有周期性，更多杂质被激活，另一方面通过消除离子注入时源极和漏极中的缺陷，抑制了掺杂离子的扩散，从而在降低NMOS器件电阻的同时，有效防止源极和漏极的穿通。
Description
技术领域
本发明涉及半导体制造领域，特别涉及NMOS器件源极和漏极制造。
背景技术
目前，典型的金属氧化物半导体场效应晶体管(Metal-OxideSemiconductor Field Effect Transistor，MOS)的器件结构包括：有源区、源极、漏极和栅极；其中，有源区位于硅衬底中，栅极位于有源区上方，栅极两侧的有源区分别进行离子注入形成源极和漏极，源极与衬底之间，及漏极与衬底之间的界面形成PN结；当MOS器件加电压后，栅极下方的硅衬底中形成导电沟道。根据导电沟道中载流子类型的不同，MOS又分为空穴型金属氧化物半导体场效应晶体管(PMOS)和电子型金属氧化物半导体场效应晶体管(NMOS)。相比PMOS，NMOS具有功耗低、响应速度快的优点，广泛应用于大规模集成电路中。
随着MOS器件的栅极尺寸不断减小，业界在源极和漏极掺杂工艺中，一方面要求改善MOS器件的短沟道效应，一方面需要尽可能避免源极与漏极穿通导致的导电沟道消失，MOS器件失去开关特性。NMOS器件源极和漏极掺杂工艺，普遍用五族元素作为掺杂的杂质，例如：砷或磷，将上述杂质分为两到三次进行离子注入后，再通过退火工艺的热效应，一方面重新排列源极和漏极中掺杂的杂质离子同时激活杂质，另一方面尽可能减少离子注入带来的缺陷，最终形成源极和漏极。
结合图2～5详细说明图1所示的现有技术中源极和漏极制作的工艺流程的具体步骤。
步骤101、如图2所示，提供已经形成栅极的半导体衬底200(此为省略了实际NMOS器件的其他部分的简化图，以下同)，以第一能量、第一剂量对所述栅极两侧的半导体衬底200进行第一次离子注入211；
本步骤中，提供半导体衬底200，所述半导体衬底200可以是单晶硅、多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、砷化镓或硅锗化合物；所述半导体衬底200还可以具有外延层或绝缘层硅结构；所述半导体衬底200还可以是其他半导体材料，这里不再一一列举。
所述半导体衬底200中具有P阱201，所述P阱可以用本领域技术人员所习知的方法形成，例如，在半导体衬底100上先通过光刻工艺定义出P阱201的区域，然后进行离子注入，形成P阱201，注入的离子为空穴型(P型)离子；
本步骤中，第一次离子注入211以栅极作为掩膜，第一次离子注入211是N型掺杂，第一次离子注入211掺入的杂质是砷(As)或磷(P)，以P为例，第一能量的范围是20到30千电子伏特(KeV)，第一剂量的范围是，1E13原子/平方厘米到1.5E15原子/平方厘米；第一次离子注入211后在栅极两侧的P阱201中第一掺杂层203；需要说明的是，第一掺杂层203的结深随第一能量的增大而加深。
步骤102、如图3所示，以第二能量、第二剂量对所述栅极两侧的半导体衬底200进行第二次离子注入212；
本步骤中，第二次离子注入以栅极作为掩膜，第二次离子注入212是N型掺杂，第二次离子注入212掺入的杂质是第一次离子注入211的同族元素，例如：砷(As)，第二能量的范围是15到25KeV，第二剂量的范围是，2E15原子/平方厘米到3E15原子/平方厘米；第二次离子注入在P阱201中形成第二掺杂层204，此步骤为现有技术，不再赘述。需要注意的是，通过选择第一能量和第二能量的大小，使得第二次离子注入212形成的第二掺杂层204的结深小于第一次离子注入211形成的第一掺杂层203的结深。
步骤103、如图4所示，以第三能量、第三剂量对所述栅极两侧的半导体衬底200进行第三次离子注入213；
本步骤中，第三次离子注入以栅极作为掩膜，第三次离子注入213是N型掺杂，第三次离子注入213掺入的杂质是P，第三能量的范围是5到8KeV，第三剂量的范围是，2E15原子/平方厘米到3E15原子/平方厘米；第三次离子注入213在靠近半导体衬底200表面的P阱201区域形成第三掺杂层205，此步骤为现有技术，不再赘述。第三次离子注入213的第三能量小于第二能量，因此第三掺杂层205的结深最浅。
以上步骤101、步骤102和步骤103的三次离子注入，在源极和漏极区域，形成不同结深和掺杂浓度的N型掺杂区域；其中，第一掺杂层203的作用是形成PN结缓冲，减缓源极和漏极与P阱之间的PN结载流子浓度的变化；第二掺杂层204的作用是控制源极和漏极的电阻值；第三掺杂层205的作用是在源极和漏极表面形成超浅结，通过增大第三次离子注入的第三剂量，改善源极206和漏极207表面的欧姆接触，为后续金属互连工艺提供有利条件。
步骤104、如图5所示，半导体衬底200退火，在栅极202两侧的半导体衬底200中形成源极206和漏极207。
本步骤中，退火过程中，第一掺杂层203和第二掺杂层204中掺杂的杂质离子在热作用下在P阱201中进一步扩散和激活，同时使掺杂的杂质离子再次分布尽可能消除上述几次离子注入时产生的缺陷，此步骤为现有技术，不再赘述。需要注意的是，虽然As和P在退火过程中的扩散能力不同，尤其是P的扩散效应更为显著，但是，可以通过调整第一、第二和第三能量的大小，在第一、第二和第三掺杂层之间形成适当的结深差，即使退火步骤后，也不改变三者在源极和漏极中的排列顺序。
现有技术中的源极和漏极掺杂过程中，一方面为了减小NMOS器件的电阻和防止栅极损耗(prevent poly depletion)，要求增加第二次离子注入和第三次离子注入的注入剂量，但是，在后续的退火工艺中，较大剂量的注入离子会随退火工艺的热作用在P阱中扩散，导致源极206和漏极207之间穿通，导电沟道消失，NMOS器件失效；另一方面，，还可以同时降低第三次离子注入的第三能量和第三剂量，更好地控制和调节源极206和漏极207表面形成的超浅结的结深(junction depths，Xj)，避免源极206与漏极207的穿通，却由于降低了掺杂浓度使NMOS器件的电阻增大，阈值电压升高。因此，往往需要在减小NMOS器件的电阻和防止源极和漏极穿通两者之间进行折中，进行源极206和漏极207掺杂。
发明内容
有鉴于此，本发明解决的技术问题是：在NMOS器件源极和漏极制作中，降低NMOS器件的电阻和防止源极和漏极的穿通之间的矛盾。
为解决上述问题，本发明的技术方案具体是这样实现的：
一种NMOS器件源极和漏极的制作方法，提供具有栅极的半导体衬底，以不同的注入能量和注入剂量，对所述栅极两侧的半导体衬底进行多次离子注入，该方法还包括：
在所述多次离子注入之前或之后，对所述栅极两侧的半导体衬底进行非晶化的第一掺杂和消除所述离子注入造成空位缺陷的第二掺杂；
所述半导体衬底退火，形成源极和漏极。
所述第一掺杂的杂质元素是锑或者铋。
所述第一掺杂的第一掺杂能量的范围是10千电子伏特到500千电子伏特；所述第一掺杂的第一掺杂剂量的范围是5E14原子/平方厘米到1E16原子/平方厘米。
所述第二掺杂的杂质元素是氟或者碳。
所述第二掺杂的第二掺杂能量的范围是5千电子伏特到30千电子伏特；所述第二掺杂的第二掺杂剂量的范围是1E13原子/平方厘米到2.5E15原子/平方厘米。
所述多次离子注入是三次离子注入，每次离子注入的杂质元素是砷或者磷，至少有一次为磷；当所述离子注入的杂质元素是砷时，所述注入能量的范围是20千电子伏特到35千电子伏特，所述注入剂量的范围是2E15原子/平方厘米到3E15原子/平方厘米；当所述离子注入的杂质元素是磷时，所述注入能量的范围是5千电子伏特到40千电子伏特，所述注入剂量的范围是1E13原子/平方厘米到1.5E15原子/平方厘米。
由上述的技术方案可见，本发明提出的NMOS器件源极和漏极制作方法，通过加入非晶体掺杂和消除缺陷掺杂两个步骤，在后续退火形成源极和漏极的过程中，一方面使衬底表面的非晶化到晶化过程的原子排列更具有周期性，更多杂质被激活，另一方面通过消除离子注入时源极和漏极中的缺陷，抑制了掺杂离子的扩散，从而在降低NMOS器件电阻的同时，有效防止源极和漏极的穿通。
附图说明
图1为现有技术NMOS器件源极和漏极制作方法的工艺流程图；
图2～5为现有技术NMOS器件源极和漏极制作的剖面图结构示意图；
图6为本发明NMOS器件源极和漏极制作方法的工艺流程图；
图7～12为本发明NMOS器件源极和漏极制作的剖面图结构示意图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
具体实施例一
结合图7～12详细说明图6所示的本发明提出的源极406和漏极制作的工艺流程的具体步骤。
步骤301、如图7所示，提供已经形成栅极402的半导体衬底400(此为省略了实际NMOS器件的其他部分的简化图，以下同)，以第一掺杂能量、第一掺杂剂量，对所述栅极402两侧的半导体衬底400进行非晶化的第一掺杂411；
本步骤中，提供P阱401，所述半导体衬底400可以是单晶硅、多晶硅或非晶硅；所述半导体衬底400也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底400还可以具有外延层或绝缘层硅结构；所述半导体衬底400还可以是其他半导体材料，这里不再一一列举。
所述半导体衬底400中具有P阱401，所述P阱可以用本领域技术人员所习知的方法形成，例如，在半导体衬底400上先通过光刻工艺定义出P阱401的区域，然后进行离子注入，形成P阱401，注入的离子为空穴型(P型)离子；
本步骤中，第一掺杂411以栅极402作为掩膜，采用离子注入的方法在P阱中形成第一掺杂层403，第一掺杂411的杂质为锑或者铋，以锑为例，第一掺杂能量的范围是10千电子伏特(KeV)到70KeV，例如，10KeV、40KeV和70KeV；第一掺杂剂量的范围是5E14原子/平方厘米到1E16原子/平方厘米，例如，5E14原子/平方厘米、5E15原子/平方厘米和1E16原子/平方厘米，注入角度范围是0度到11度，例如0度、5度和11度；如果第一掺杂411的杂质为铋，第一掺杂能量的范围是50KeV到500KeV，例如，50KeV、200KeV和500KeV；第一掺杂剂量的范围是5E14原子/平方厘米到2E15原子/平方厘米，例如，5E14原子/平方厘米、1E15原子/平方厘米和2E15原子/平方厘米，注入角度范围是0度到11度，例如0度、5度和11度；因为铋的原子量大于锑的原子量，所以即使铋的第一掺杂剂量小于锑也能在退火步骤后达到较好的非晶化效果。需要注意的是，第一掺杂能量的选择，要保证掺杂锑形成的第一掺杂层403的深度能够大于后续步骤304中第二次离子注入砷(As)形成的第四掺杂层406的深度。
由于第一掺杂411工艺中掺杂的锑的原子量远大于P阱401中硅的原子量，因此在第一掺杂411后，硅原子呈现非晶化的状态，也就是说杂质锑的掺杂使硅原子的周期性排列发生改变，变为无周期性的短程无序排列；在后续的退火工艺中，注入的杂质离子在热作用下重新排列，使绝大部分注入的离子都可以替代硅原子的位置，呈现晶体化的周期性排列，处于这种周期性状态的杂质离子被激活，增加了源极和漏极中载流子的浓度，降低NMOS器件的电阻。此外，锑和铋为五族元素，其化学性质更接近后续注入的磷和砷，进一步增加源极406和漏极中的载流子浓度，减小NMOS器件电阻。
步骤302、如图8所示，以第二掺杂能量、第二掺杂剂量，对所述栅极402两侧的半导体衬底400进行消除缺陷的第二掺杂412；
第二掺杂412以栅极402作为掩膜，第二掺杂412采用离子注入的方法，第二掺杂412的杂质为氟或碳，以氟元素为例，第二掺杂能量的范围是5KeV到30KeV，例如，5KeV、15KeV和30KeV；第二掺杂剂量的范围是1E13原子/平方厘米到2.5E15原子/平方厘米，例如，1E13原子/平方厘米、1E14原子/平方厘米和2.5E15原子/平方厘米，注入角度范围是0度到11度，例如0度、5度和11度；需要注意的是，第二掺杂能量的选择，要保证掺杂氟或碳形成的第二掺杂层404的深度大于后续步骤303中第一次离子注入磷(P)形成的第三掺杂层405的深度。
研究表明，在后续退火工艺中，本步骤中掺入的杂质氟能够通过捕获离子注入工艺造成的空位缺陷，将空位缺陷束缚在氟原子周围，通过限制空位缺陷的移动，有效阻止掺杂离子与空位缺陷的复合，进而抑制掺杂离子的扩散，尤其是掺杂的磷随空位缺陷的扩散。
需要说明的是，步骤301和步骤302的执行顺序可以调换，甚至可以与后续步骤303、步骤304和步骤305的执行顺序相互调换。只要在执行步骤305的退火工艺之前完成上述五个步骤即可，因为退火工艺才会使掺杂的杂质离子在热作用下进一步扩散和激活，所以上述五个步骤执行顺序的不同不会影响NMOS器件的性能。
步骤303、如图9所示，以第一能量、第一剂量对所述栅极402两侧的半导体衬底400进行第一次离子注入413；
本步骤中，第一次离子注入以栅极402作为掩膜，第一次离子注入413掺入的杂质是磷(P)，第一能量的范围是5KeV到40KeV，例如，5KeV、15KeV和40KeV，第一剂量的范围是1E13原子/平方厘米到1.5E15原子/平方厘米，例如，1E13原子/平方厘米、1E15原子/平方厘米和1.5E15原子/平方厘米；第一次离子注入413后在P阱401区域中形成第三掺杂层405，此步骤为现有技术，不再赘述。
步骤304、如图10所示，以第二能量、第二剂量对所述栅极402两侧的半导体衬底400进行第二次离子注入414；
本步骤中，第二次离子注入以栅极402作为掩膜，第二次离子注入414掺入的杂质是第一次离子注入的同族元素砷(As)，第二能量的范围是40KeV到35KeV，例如，40KeV、40KeV和35KeV，第二剂量的范围是2E15原子/平方厘米到3E15原子/平方厘米，例如，1E15原子/平方厘米、2..5E15原子/平方厘米和3E15原子/平方厘米；第二次离子注入414后在P阱401区域中形成第四掺杂层406，此步骤为现有技术，不再赘述。
步骤305、如图11所示，以第三能量、第三剂量对所述栅极两侧的半导体衬底400进行第三次离子注入415；
本步骤中，第三次离子注入以栅极作为掩膜，第三次离子注入415掺入的杂质是P，第三能量的范围是5到8KeV，第三剂量的范围是2E15原子/平方厘米到3E15原子/平方厘米，例如，1E15原子/平方厘米、2..5E15原子/平方厘米和3E15原子/平方厘米；第三次离子注入415在靠近半导体衬底400表面的P阱401区域形成第五掺杂层407，此步骤为现有技术，不再赘述。第三次离子注入415的第三能量小于第二能量，因此第五掺杂层407的结深最浅。
步骤306、如图12所示，半导体衬底400退火，在栅极402两侧的P阱401中形成源极408和漏极409。
本步骤中，退火过程中，第一掺杂层403和第二掺杂层404中掺杂的杂质离子在热作用下，在第四掺杂层406和第五掺杂层407中实现掺杂杂质离子的非晶化到晶化排列使掺杂杂质激活，同时将步骤302掺杂的杂质离子氟或碳再次分布，消除上述几次离子注入产生的缺陷；此步骤为现有技术，不再赘述。相对于砷，磷在退火过程中的扩散效应更为显著，在退火之后，半导体衬底400中的杂质离子磷和砷都会在P阱401中横向扩散(沿导电沟道方向)和纵向扩散(沿P阱401的深度方向)，尤其是磷，很容易向P阱401中的缺陷处扩散，但是，由于步骤302中，第二掺杂412工艺掺入的杂质离子氟或碳已经将缺陷捕获，因此有效阻止了磷原子的扩散，特别是阻止了源极和漏极的横向扩散，从而保持有效短沟道长度，抑制NMOS器件的短沟道效应，在增大了源极408和漏极409的掺杂浓度，降低阈值电压。
本发明提供了一种NMOS器件源极和漏极的制作方法，该方法在现有的源极和漏极步骤中加入了非晶体掺杂和消除缺陷掺杂两个步骤，在后续退火工艺中，一方面使得非晶化原子的重新排列效果更好，更多杂质被激活，另一方面通过消除源极和漏极中的缺陷，抑制了掺杂离子的扩散，达到在降低NMOS器件电阻的同时，防止源极和漏极之间穿通的目的。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种NMOS器件源极和漏极的制作方法，提供具有栅极的半导体衬底，以不同的注入能量和注入剂量，对所述栅极两侧的半导体衬底进行多次离子注入，其特征在于，该方法还包括：
在所述多次离子注入之前或之后，对所述栅极两侧的半导体衬底进行非晶化的第一掺杂和消除所述离子注入造成空位缺陷的第二掺杂；
所述半导体衬底退火，形成源极和漏极；
所述多次离子注入是三次离子注入；其中，第一次离子注入形成第三掺杂层，以形成PN结缓冲；第二次离子注入形成第四掺杂层，以控制源极和漏极的电阻值；第三次离子注入形成第五掺杂层，以在源极和漏极表面形成超浅结。
2.根据权利要求1所述的方法，其特征在于，所述第一掺杂的杂质元素是锑或者铋。
3.根据权利要求1所述的方法，其特征在于，所述第一掺杂的第一掺杂能量的范围是10千电子伏特到500千电子伏特；所述第一掺杂的第一掺杂剂量的范围是5E14原子/平方厘米到1E16原子/平方厘米。
4.根据权利要求1所述的方法，其特征在于，所述第二掺杂的杂质元素是氟或者碳。
5.根据权利要求1所述的方法，其特征在于，所述第二掺杂的第二掺杂能量的范围是5千电子伏特到30千电子伏特；所述第二掺杂的第二掺杂剂量的范围是1E13原子/平方厘米到2.5E15原子/平方厘米。
6.根据权利要求1所述的方法，其特征在于，所述多次离子注入是三次离子注入，每次离子注入的杂质元素是砷或者磷，至少有一次为磷；当所述离子注入的杂质元素是砷时，所述注入能量的范围是20千电子伏特到35千电子伏特，所述注入剂量的范围是2E15原子/平方厘米到3E15原子/平方厘米；当所述离子注入的杂质元素是磷时，所述注入能量的范围是5千电子伏特到40千电子伏特，所述注入剂量的范围是1E13原子/平方厘米到1.5E15原子/平方厘米。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20121116 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121116 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |