CN102598254A - 用于硅通孔的esd/天线二极管 - Google Patents

用于硅通孔的esd/天线二极管 Download PDF

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Abstract

概括地说，在围绕TSV的禁止区内至少部分地形成天线二极管，并且通过金属1层导体将其连接到所述TSV，同时将所述TSV连接到放置在所述禁止区外的一个或多个晶体管的扩散区或栅极多晶硅。

Description

用于硅通孔的ESD/天线二极管
技术领域
本发明涉及用于解决在存在硅通孔的情况下器件经历的ESD和天线效应的方法和结构。
背景技术
成品集成电路器件通常在硅晶片的主体中包括扩散区和注入区。位于硅本身上方的是栅极介电层(例如，氧化物)，并且在栅极介电层上方为其中图案化有晶体管栅极的栅极层。栅极层通常为多晶硅，但是在一些制造工艺中，其可为金属。在栅极层之上为数个金属互连层，各自由电介质与前一层隔开。在两个层彼此需要互连之处，形成穿过中间介电层的开口，并且以导电材料填充。可对此结构进行许多变化，但是所描述的结构较为常见。
若其互连两个金属互连层，则层间互连被称为“过孔”；若其将第一金属互连层连接到硅或栅极层，则层间互连被称为“接触”。为了论述的简单，本文中在“接触”和“过孔”之间不做区分，并且所述两个术语在本文中可交换使用。
位于晶片本身之上的第一金属互连层被称为“金属1”，或者简称为M1。在制造过程中，此层形成于底层(underlying)电介质之上，并且随后将其图案化以形成单独的导体。随后，在M1之上形成下一个介电层，并且视需要在此层中对过孔进行开口；接着，形成金属2(M2)层并且将其图案化。此过程通过M3、M4等继续直至到达最高金属层。
在制造集成电路的工艺期间，常常通过接触将M1导体连接到MOSFET的栅极多晶硅。在反应离子蚀刻工艺步骤期间，M1导体从等离子体中拾取电荷，并且可相对于衬底建立足够高的电压以击穿用于将栅极多晶硅与衬底隔开的薄电介质。此破坏性现象被称为“等离子体引发的栅极氧化物损坏”，或者更通俗地说，“天线效应”。在制造后，天线效应通常不是问题，因为此时每个M1导体具有至少一个与其相连接的驱动器。驱动器包括源极或漏极扩散或注入，该源极或漏极扩散或注入与其所在的较大硅主体形成二极管。无论是正向偏置还是反向偏置，在M1导体上的电压到达栅极电介质被击穿的量值之前，此二极管不是导电就是非破坏性击穿。
但是，因为导电路径常常以在不同的金属层之间跳转的方式布线，因此，常常，直到在晶片上形成更高的金属层，才完成晶体管栅极端子到驱动器的连接。因此，在制造过程中将存在M1导体被连接到栅极多晶硅而任何地方都不连接到驱动器的一段时间。在这些时段中，由于在其所连接的M1导体上累积的电荷，栅极电介质经受击穿风险。
存在与制造过程中发生的等离子体引发的栅极氧化物损坏(本文中称为“天线效应静电放电(ESD)损坏”)相关的来源。出现此问题是因为在制造过程中，一些M1导体通过接触连接到N沟道晶体管的漏极扩散或注入，由此为在导体上累积的电荷在栅极电介质耦合到栅极多晶硅时将其击穿提供另一路径。
上述两种现象均发生在制造过程中，并且其出现是因为导体从蚀刻等离子体或从其它来源拾取电荷。其不同于电荷引发的栅极电介质损坏的第三来源(本文中称为“外部ESD”)。外部ESD源自于暴露至外部静电放电源，例如人体接触。外部ESD通常出现在制造之后的成品器件处理过程中。通过在芯片上包括较大的ESD保护电路并将其连接到所有的I/O焊盘来解决外部ESD的问题。
已使用至少三种不同的解决方案来解决制造过程中的破坏性电荷累积的问题。在一种解决方案中，改变电路的布线，从而使仅M1的较小区段直接连接到栅极，并且通过更高层级的金属对网络的其余部分进行布线。于是，在制造工艺过程中，连接到栅极多晶硅的M1材料的长度极短，并且直到形成也形成与驱动器的最终连接的更高的金属层才变长。因为当导体的长度较小时导体从蚀刻等离子体拾取有害电荷的能力被大大减弱，所以通过此技术可将天线效应栅极电介质损坏的风险降至最低。另一方面，此解决方案对布线软件施加较重的负担。
第二解决方案与第一解决方案的类似之处在于将晶体管栅极直接连接到最高金属层。其不同之处在于，还在每个栅极附近提供另一过孔以向下连接到可进行更标准的布线的M1。类似于第一解决方案，连接到栅极的M1中的导体长度极短，直到涂覆最高金属层，其为形成与驱动器的最终连接相同的步骤。但是，对布线软件的影响被最小化，因为在缺失M1的天线考虑中将出现的每个互连的几乎整个长度保持在M1内。另一方面，每个栅极两个过孔的要求不理想地占用宝贵的芯片面积。
在第三解决方案中，邻近每个输入形成额外的二极管(称为“天线二极管”)并且将其连接到M1层级中的晶体管栅极。例如，通过在P-衬底中注入N+区域或在N衬底中注入P+区域形成所述二极管。在正常的电路操作中，将这些二极管反向偏置；但是，在制造过程中，在M1导体上的电压到达栅极电介质将被击穿的量值之前，这些二极管通过非破坏性击穿来保护栅极电介质。通常将天线二极管放置在其所保护的晶体管栅极附近。在一些芯片上，仅在处于天线效应损坏风险中的那些晶体管附近添加天线二极管，例如，仅在连接有较长M1导体的那些晶体管附近，并且其中所述M1中的导体也没有连接到驱动器。在其它芯片上，天线二极管添加在每个晶体管附近。因为，若多个晶体管均位于一个二极管附近并且具有互连的栅极，则所述一个二极管可保护这些晶体管，所以通常只为单元的每个输入提供一个天线二极管。例如，在CMOS反相器单元中，将仅提供一个天线二极管以保护N沟道晶体管和P沟道晶体管二者的栅极电介质。常常提供两个完整的单元库，其中一个包括用于每个输入的天线二极管，另一个不包括天线二极管。对于特定设计，芯片设计者在设计中通常选择完整地使用一个库或另一个库，由此实际上在整个设计中选择包括或不包括天线二极管。
在第四解决方案中，布线器在较长的路径中“插入”天线二极管。
如在上述第三解决方案和第四解决方案中的天线二极管的使用可避免第一解决方案和第二解决方案中的问题，但是其不理想地占用了宝贵的芯片面积。其还可增大单元输入处经历的电容。因此，当使用时，在给定制造工艺时，这些二极管通常保持所允许的尽可能地小(在所占用的芯片面积方面)。尤其，在平面图中，二极管阴极的M1接触面积等于制造工艺所允许的最小接触尺寸，并且其下方的N+区域的面积等于制造工艺所要求的用于封闭所述最小接触面积的最小值。作为一个示例，接触可为0.18微米见方，而N+区域可为0.38微米见方，从而在接触的四边均允许0.1微米的余量。
在I/O焊盘上提供的用于保护其不受外部ESD事件影响的ESD保护电路通常也并入有二极管。然而，这些二极管比天线二极管大很多，因为其设计用于耗散大得多且更突发的电荷累积。不应将其与更多地设计用于排放更缓慢积聚的较低层级电荷的天线二极管混淆。
单独而言，由于集成电路缩减随着每个技术节点变得日益困难，三维(3D)集成技术已成为实现所必需的集成密度的可行替代技术。3D集成改善系统性能并且允许电路块的异种集成。许多3D集成技术包括使用硅通孔(TSV)的垂直互连。TSV为穿过芯片整个主体的过孔，其用于将芯片顶面的M1连接到芯片底面的金属连接。TSV具有极高的纵横比，因此在制造过程中展现出与M1导体在制造过程中所展现的许多相同的电荷积聚风险。对于TSV，此问题实际上更为严重，因为许多TSV旨在连接到不具有中间I/O结构提供的标准ESD保护的下一个层叠芯片上的接触。因此，那些在芯片上连接到栅极多晶硅的TSV在层叠之前不会被连接到驱动器，由此使栅极电介质暴露于来自整个芯片制造工艺中的电荷拾取以及制造后处理过程中的外部ESD事件的双重破坏。
提出了用于TSV的一个解决方案为形成覆盖晶片的整个下侧的临时金属层，其作为晶片制造的最后步骤。这种金属化将所有的TSV短接在一起，由此较广地分布在制造后处理过程中和芯片堆叠之前拾取的任何电荷。随后，在对所述堆叠进行最终组装之前，去除TSV与背面金属化之间的连接。然而，在芯片制造工艺中，TSV通常相对较早形成，在M1层之前。由于在晶片制造的最后步骤之前未施加背面金属化，因此其不能保护栅极电介质不受在从M1向上的所有层的图案化过程中出现的所有的蚀刻步骤中的电荷积聚的影响。不同于此解决方案，可使用上述天线二极管，但是以上述芯片面积为代价。
发明内容
因此，对于在集成电路制造工艺过程中的TSV的电荷拾取问题，需要一种强有力的解决方案。由此可获得更佳的芯片产量、更紧密且更强大的电路、部件和系统。
众所周知，TSV具有复杂的几何结构，其由具有各不相同的机械性质的各种金属构成。在制造工艺过程中，这些几何结构经历可向周围的硅引入热-机械应力的热循环。TSV也向活性硅中引入热失配应力，并且影响载流子迁移率。在TSV附近的不同位置，载流子迁移率受到不同的影响，导致迁移率变化，其可显著影响布置在TSV附近的晶体管的性能。本领域技术人员对这些应力的典型回应是在其周围定义一个其中不放置晶体管的区域。
尤其，现有技术通常规定其中避免晶体管放置的“避开区”或“禁止区”。例如，在通过参考引入于此的Vandevelde等人在9th Int.Conf.on Therm.，Mech.and Multi-Physics Simulations and Exper.inMicroelec.and Micro-Systems(EuroSimE)，2008，第1-7页上发表的“Thermo-mechanics of 3D-Wafer Level and 3D Stacked IC PackagingTechnologies”中，对于P沟道晶体管和N沟道晶体管独立地规定避开区，并且对于与[110]晶向平行和垂直的晶体管电流方向位置独立地规定避开区。在Vandevelde的文献中，禁止区似乎被定义为以TSV的中心为圆心的圆，并且其半径等于距迁移率改变的量值超过5％的TSV的中心的最大距离(在所有的角位置上)。对于Vandevelde等人研究的特定材料，发现P沟道晶体管的禁止区延伸到距TSV大约0.5微米到大约5微米的距离，这依赖于硅的掺杂水平和TSV的半径。Vandevelde报告的试验未发现从TSV延伸少于0.5微米的P沟道晶体管的禁止区。对于N沟道晶体管，发现禁止区延伸到距TSV大约1微米到大约1.5微米的距离。对于半径为2.5微米或更小的铜TSV，Vandevelde将允许紧邻TSV布置N沟道晶体管。但是，对于通常包括彼此紧邻的P沟道晶体管和N沟道晶体管两者的CMOS工艺，更灵敏的P沟道晶体管的禁止区半径定义所有晶体管的禁止区半径。因此，Vandevelde发现的CMOS的最小禁止区为以TSV的中心为圆心并且从TSV边界延伸出0.5微米的圆。在许多其它情况下，禁止区要大得多，常常为5微米左右。
申请人认识到，对于集成电路制造工艺过程中的TSV的电荷拾取问题，TSV禁止区的使用是有利的。尤其，概括地描述，在TSV周围的禁止区内可形成一个或多个天线二极管，并且将其在M1中连接到TSV。由于在其它方面此区域未被使用，可实现保护而不会对电路密度产生任何影响。此外，可形成这种天线二极管而无需任何额外的掩模或制造工艺步骤。
概括地说，本发明的一个方面涉及将天线二极管至少部分地放置在围绕TSV的禁止区内，并且通过金属1层导体将其连接到所述TSV，同时将所述TSV连接到放置在所述禁止区外的一个或多个晶体管的扩散区或栅极多晶硅。
在另一方面中，将天线二极管至少部分地安置在TSV的0.5微米处内。
在另一方面中，使天线二极管横向围绕所述TSV，而所述二极管垂直延伸到所述衬底或阱中。
在另一方面中，垂直定向的天线二极管至少具有横向定位在所述TSV与最近的晶体管扩散区之间的部分。
在另一方面中，连接到TSV的天线二极管大于任何未连接到TSV的天线二极管，或至少大于芯片上的所有天线二极管的平均面积。
在另一方面中，提供一种用于对电路设计进行布局的方法，用于形成供在衬底上制造集成电路中使用的光刻掩模组，所述方法供具有处理器和存储器的计算机系统使用，所述方法包括以下步骤：识别将放置TSV的集成电路上的位置；确定横向围绕所述TSV的禁止区；对晶体管进行布局，所述晶体管具有位于所述衬底内的扩散区、栅极导体以及将所述栅极导体与所述衬底隔开的栅极电介质，所述扩散区安置在所述禁止区外；在所述衬底中且至少部分地在所述禁止区内对第一区域进行布局，所述第一区域掺杂为展现第一导电类型，而位于邻近所述第一区域的至少第二区域内的所述衬底掺杂为展现与所述第一导电类型相反的第二导电类型；以及对M1层导体进行布局，所述M1层导体将所述TSV、所述第一区域以及所述扩散区或所述栅极导体互连。
在本发明的另一方面中，通过使用以下步骤制造集成电路：提供半导体衬底；形成穿过所述衬底的TSV，所述衬底具有横向邻近所述TSV的禁止区；在所述衬底中同时形成第一扩散区、第二扩散区和第三扩散区，所述第一扩散区至少部分地安置在所述禁止区内，而所述第二扩散区和第三扩散区安置在所述禁止区外，所述第一扩散区、第二扩散区和第三扩散区掺杂为展现第一导电类型，而位于邻近所述第一区域的至少一个区域内的衬底掺杂为展现与所述第一导电类型相反的第二导电类型；在所述衬底之上形成栅极电介质并且在所述栅极电介质之上形成栅极导体，所述第二扩散区和第三扩散区、所述栅极导体和所述栅极电介质均构成晶体管的部分；以及形成M1层导体，其将所述TSV、所述第一扩散区以及所述第二扩散区或所述栅极导体互连。
提供上述本发明的发明内容以提供对本发明的一些方面的基本理解。本发明内容并不旨在于标识本发明的主要或关键元件，或描绘本发明的范围。其唯一目的是为以简化形式呈现本发明的一些概念，以作为下文将呈现的更详细的描述的序言。权利要求书、说明书和附图中描述了本发明的特定方面。
附图说明
将根据本发明的特定实施例并参照附图对本发明进行描述，其中：
图1示出说明性数字集成电路设计流程的简化表示。
图2为包含四个例示性TSV的硅衬底的区域的简化结构的平面图。
图3为集成电路衬底的例示性区域的平面图，其示出衬底中的晶体管和图2的一个TSV。
图4为沿图3中视线A-A′截取的图3的禁止区的横截面图。
图5为另一实施例中的集成电路衬底的例示性区域的平面图，其示出衬底中的晶体管和TSV。
图6为示出与本文所论述的一些实施例有关的设计流程的方面的流程图。
图7为用于对电路进行布局的图6中步骤的流程图细节。
图8为可用于实现并入有本发明的各个方面的软件的计算机系统的简化框图。
图9A-图9D为制造示图，示出可用于制造根据本发明的器件的方法。
具体实施方式
呈现下列描述以使本领域技术人员能够构造和使用本发明，并且在特定应用及其要求的上下文中提供这些描述。本领域技术人员将容易明白对公开的实施例的各种修改，并且可将本文定义的一般原理应用于其它实施例和应用，而不背离本发明的精神和范围。因此，本发明并不旨在局限于所示的实施例，而是遵从与本文所公开的原理和特征一致的最广范围。
图1示出说明性数字集成电路设计流程的简化表示。在高层级上，所述过程开始于产品概念(步骤100)，并且在电子设计自动化(EDA)软件设计过程中实现(步骤110)。当设计定稿时，可对其进行流片(taped-out)(步骤127)。在流片之后的一段时间，执行制造工艺(步骤150)以及封装和组装工艺(步骤160)，从而最终实现成品集成电路芯片(步骤170)。
EDA软件设计过程(步骤110)实际上是由大量的步骤112-130组成，为简单起见，以线性方式示出。在实际集成电路设计过程中，特定设计可能必须返回步骤，直到通过特定的测试。类似地，在任何实际设计过程中，这些步骤可以不同的顺序和组合出现。因此，通过上下文和一般解释提供此描述，而不是通过特殊集成电路的特定或推荐的设计流程。
现将提供对EDA软件设计过程(步骤110)的组成步骤的概述。
系统设计(步骤112)：设计者描述其想要实现的功能性，其可执行假设分析规划来提炼功能性、检验成本等等。此阶段可出现硬件-软件架构划分。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括Model Architect、Saber、System Studio和DesignWare
Figure BPA00001546635500091
产品。
逻辑设计和功能验证(步骤114)：在此阶段，编写用于系统中模块的VHDL或Verilog代码，并且检验设计的功能准确性。更具体地说，检验设计以确保其响应于特定输入激励产生正确输出。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括VCS、VERA、DesignWare
Figure BPA00001546635500092
Magellan、Formality、ESP和LEDA产品。
综合和测试设计(步骤116)：此处，将VHDL/Verilog转换成网表。可针对目标技术对网表进行最优化。此外，出现允许对成品芯片进行检验的测试的设计和实现。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括Design Compiler
Figure BPA00001546635500093
PhysicalCompiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX和DesignWare
Figure BPA00001546635500101
产品。
网表验证(步骤118)：在此步骤，检验网表与定时约束的顺应性，以及与VHDL/Verilog源代码的一致性。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括Formality、PrimeTime和VCS产品。
设计规划(步骤120)：此处，针对定时和顶层布线来构造并分析芯片的整体平面布置图。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括Astro和Custom Designer产品。
物理实现(步骤122)：此步骤进行放置(电路元件的定位)和布线(电路元件的连接)。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括Astro和IC Compiler产品。
分析和提取(步骤124)：在此步骤，在晶体管级验证电路功能，而此验证允许假设分析提炼。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括AstroRail、PrimeRail、PrimeTime和Star-RCXT产品。
物理验证(步骤126)：在此步骤，执行各种检验功能以确保制造、电气问题、光刻问题和电路的正确性。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括Hercules产品。
流片(步骤127)：此步骤提供(若适合，在施加光刻增强之后)将用于光刻掩模生产的“流片”数据以生产成品芯片。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括ICCompiler和Custom Designer系列的产品。
分辨度增强(步骤128)：此步骤涉及布局的几何学处理以改善设计的可制造性。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括Proteus、ProteusAF和PSMGen产品。
掩模数据制备(步骤130)：此步骤提供用于生产成品芯片的光刻掩模生产的掩模制造就绪“流片”数据。可用于此步骤的来自Synopsys公司的例示性EDA软件产品包括CATS(R)系列的产品。
图2为包含四个例示性TSV 212、214、216和218的硅衬底210的区域的简化结构的平面图。在一个实施例中，所述四个TSV均位于单个芯片上，而在另一个实施例中，图2的图像表示切割之前的晶片的部分；并且在切割之后，TSV 212、214、216和218中的一个或多个将位于与其它一个或多个TSV不同的芯片上。在平面图中，以由SiO2阻挡电介质包围的圆形铜过孔表示图2中的每个TSV，但是在其它实施例中针对导体和阻挡电介质两者可使用其它材料。在具有TSV的硅晶片的制造工艺过程中，所述结构经历从例如250摄氏度的高温到室温(～25摄氏度)的冷却。当结构冷却时，硅和铜材料两者均收缩，但是铜收缩的程度大于硅。这在硅中在垂直于TSV圆周的方向(即，径向)产生张应力，而此张应力继而在硅中在与TSV圆周相切的方向产生压应力。随着与TSV边缘的距离的增大，所述应力的量值下降。
图3为集成电路衬底的例示性区域300的平面图，示出衬底320中的一个TSV 212和大量的晶体管312。类似结构(未示出)存在于其它TSV 214、216和218的周围。如本文中所使用，术语“区域”表示三维体积。此外，如本文中所使用，术语“垂直”表示垂直于晶片主表面的方向，而术语“横向”表示平行于晶片主表面的任意方向。此外，包括物理上处于衬底内的部分和位于衬底之上的部分的结构，例如晶体管，在本文中称为位于衬底“中”或“上”，其所要表达的意义没有差别。
在图3中，将TSV 212示为单个圆，但是应理解，还存在用于将其与硅晶片主体电隔离的阻挡电介质(未示出)。为图解的清晰性，在图3中看不到金属层。而且，在图3中将晶体管312示为规则图案。此规则性可为类似于存储器阵列的高度重复电路的典型，但是将为其中晶体管放置更为随机的逻辑电路的非典型。而且，在图3中，所有扩散区具有相同的宽度，并且每对扩散区仅用于单个晶体管。在许多布局中，常常在多于一个的晶体管之间共用扩散区，并且扩散区可具有不同的宽度。然而，图3的规则布局将用作本论述。本文使用术语“扩散区”描述晶体管漏极区和源极区，尽管其在一些工艺中可能是通过注入或通过扩散以外的其它方式形成。
图3还示出表示禁止区的圆314，在其中布局软件未放置任何晶体管的任何源极区或漏极区的部分。如本文中所使用，“禁止区”为由布局/放置软件(例如可从Synopsys公司获得的IC Compiler或Custom Designer)建立的区域。禁止区尺寸可为软件中的固定尺寸，或可响应于来自布局工程师的输入进行配置。“禁止区”为布局软件避免放置例如晶体管等有源器件的真实区域。其可具有围绕芯片上所有TSV的恒定尺寸；或者在不同的实施例中，其尺寸在不同的TSV之间可发生变化。软件可为不同导电类型的晶体管定义不同的禁止区，但是若这样定义，则本文使用的术语“禁止区”为不同种类器件的禁止区的交集。即，其为其中布局软件不放置任何晶体管源极区或漏极区的区域。应理解，本文所定义的“禁止区”是真实的并且可从布局软件在对特定的集成电路芯片进行布局时所使用的软件配置(包括其它来源)进行确定。
图3还示出围绕TSV 212但是位于禁止区314内的N+区域316。过孔318被示为位于区域316之上，其穿过硅和M1层之间的任何电介质层。M1中的导体(图3中未示出)通过各个过孔318将TSV212连接到N+区域316。
图4为沿图3中视线A-A′截取的禁止区314的横截面图。如同本文中的所有附图，图4非按比例绘制。图4示出垂直穿过衬底320的TSV 212，其在图4的实施例中所示出的区域内为P-掺杂。同样，存在阻挡电介质，但是在图4中未示出。硅的顶面表示为412。还示出围绕TSV 212的N+环316，还示出了两个过孔318。应注意，如本文中所使用，“环”无需为圆形。图4还示出M1中的导体410，其根据实现设计的功能性的需要将TSV 212连接到其它电路。其还通过过孔318连接到N+区域316。
N+区域316与在其所安置的P-掺杂硅的较大主体320形成二极管414(图4中以虚线象征性地示出)。N+区域316为二极管414的阴极，并且其在M1中连接到TSV。可将P-衬底接地，但是非绝对必要，因为其较大的体积允许其吸收大量的静电荷而其电压不会显著变化。在制造过程中，在形成M1导体410和在过孔318中形成导电材料之前形成N+区域316。因此，在形成M1层的过程中发生TSV 212与二极管414的连接，其为可以将TSV 212连接到晶体管源极、漏极或栅极导体的同一工艺步骤。因此，二极管414充当天线二极管，从而在将TSV 212连接到任何这种晶体管之后，其可保护TSV 212可能连接的任何晶体管的栅极电介质不受在制造工艺过程中在TSV 212中可能累积的任何电荷的影响。若不希望的电荷累积增大TSV 212上相对于衬底320的电压，则二极管414将被反向偏置并且将在栅极电介质击穿之前被击穿。若电荷累积将TSV 212的电压推至负电压，则二极管414将被正向偏置。接着，在电压差超出正向偏置的二极管的电压降之后，二极管414将导通，其中所述电压降也低于栅极电介质将被击穿的电压量值。
在集成电路的正常操作过程中，TSV 212上的电压根据需要发生变化，但是保持二极管414反向偏置。所述电压也不会超出二极管414的反向偏置的击穿电压，也不会相对于衬底320下降得过低以至于将二极管414正向偏置。因此，尽管二极管414增加了电路的电容和功率消耗，但是其不会在其它方面影响电路的操作。对N+区域316和P-区域320进行掺杂以实现超出电路的正常操作电压的反向偏置的击穿电压，但是其小于栅极电介质击穿的电压。说明性地，对于电源电压为+1.5V和0V的典型逻辑电路，可将二极管414设计为具有例如3.5V的反向偏置击穿电压。
应理解，图3和图4的实施例中的N+区域316完全位于围绕TSV212的禁止区314内。此特征是有利的，因为不管怎样，禁止区314内的面积未被使用。因此，TSV 212的天线二极管不占用在其它方面将用于有源器件的芯片面积。因此，不会对电路密度产生负面影响。此外，在于晶片内形成其它N+区域的同一工艺步骤中形成N+区域316。类似地，在形成其它此类过孔的同一工艺步骤中形成过孔318，并且在形成其它M1导体的同一工艺步骤中形成与TSV 212和N+区域316两者的M1连接。因此，TSV 212的天线二极管的实现也不会对制造工艺产生负面影响。
还应理解，图3和图4的实施例中的N+区域316中最接近TSV212的点比衬底上所有晶体管的扩散区内的最近的点更接近TSV212。实际上，图3和图4的实施例中的N+区域316整体比衬底上的所有晶体管的最近的扩散区更接近TSV 212。
图5为另一实施例中的集成电路衬底的例示性区域500的平面图，其示出衬底520中的TSV 212和大量的晶体管512。图5类似于图3，不同之处在于其示出一些常规天线二极管522、524和526以及一些M1层导体。具体地，导体528将天线二极管522与晶体管534和536的栅极互连；导体530将天线二极管524与其它两个未编号的晶体管的栅极互连；而导体532将TSV 212、N+区域316、天线二极管526和两个其它未编号的晶体管的栅极互连。如前述，N+区域316形成其自身的天线二极管，但是此连接到TSV的二极管的芯片面积远大于未连接到TSV的天线二极管522和524的任意一个的芯片面积。如前述，在给定制造工艺时，使用于保护晶体管栅极电介质的天线二极管通常尽可能地小，但是可将由N+区域316形成的天线二极管制造得较大，因为其不占用在其它方面将可用于有源电路的芯片面积。实际上，在图5的实施例中，由N+区域316形成的天线二极管的芯片面积大于芯片中未连接到TSV的每个天线二极管的芯片面积。
应注意，一些芯片可包括未连接到TSV的一个或一些天线二极管，并且由于一些原因，其大于由N+区域316形成的天线二极管。然而，即使在这种情况下，由N+区域316形成的天线二极管仍大于芯片中未连接到TSV的所有天线二极管所占用的平均面积。
存在用于实现二极管414的许多其它变型。在图3和图4的实施例中，N+区域316为正方形，并且完全围绕TSV 212。在其它实施例中，N+区域可被圆化，甚至与禁止区314共同扩张地延伸。N+区域316的内边界还可具有任何所期望的形状，并且在一个实施例中，其可一直延伸到围绕TSV 212的阻挡电介质。在其它实施例中，N+区域无需完全环绕TSV 212。N+区域可部分地环绕TSV 212，或者除了一个缝隙外几乎完全环绕TSV 212。替代地，N+区域可由一个或多个单独的N+区域形成，其中每个单独的N+区域的面积远小于图3所示的区域316的面积。在此最后一个变型中，N+区域将形成均并联连接的单独的天线二极管，但是其一起将具有与单个较大天线二极管类似的特性。此外，在一个实施例中，N+区域可限制为位于TSV边界的0.5微米内，而不考虑任何禁止区的尺寸。
类似地，TSV 212与一个或多个N+区域的互连在M1中可为正方形，其完全覆盖TSV 212和如图3所示的N+区域316外边界内的整个面积，或者其可为小于完整正方形的图形。例如，其可由将TSV212连接到N+区域的一个或多个狭窄导体组成。唯一告诫是其形成从TSV到将在制造过程中参与保护栅极电介质不受在TSV 212中电荷累积影响的每个N+区域的导电路径。
还可存在其它变型。例如，尽管将N+区域316的横向范围限制为保持在禁止区314内可避免侵入在其它方面可用于有源器件的芯片面积，但是若对电路密度的影响在可接受的范围内，则不存在N+区域不能延伸出禁止区314外的原因。尤其，若二极管414也将防止外部传递的ESD，其中面积限制在禁止区314的二极管的可能远不够大时，则这将是期望的。在这种情况下，N+区域316可远大于禁止区314。只要N+区域包括位于禁止区内的至少一部分，则就可获得之前被认为是不可能的优点。
在另一变型中，电路在相对于衬底的负电压而非正电压下操作。在这种情况下，在正常操作过程中，预期TSV 212承载0V到例如-5V之间的电压。为了与此相适应，天线二极管以相反的方向形成，其中阳极而非阴极连接到TSV 212。可对体硅进行N-掺杂，而对区域316进行P+掺杂。因此，通常可以说区域316和其中形成区域316的体硅区320具有“相反的导电类型”。应理解，所有N型掺杂水平(不管其被称为N、N-或N+)均具有与所有的P型掺杂水平(不管其被称为P、P-或P+)相反的导电类型。如本文中所使用，N-和N+掺杂水平仅被看作是“N”掺杂的特例，而P-和P+掺杂水平仅被看作是“P”掺杂的特例。
设计和布局过程
图6为示出与本文所论述的一些实施例有关的设计流程的方面的流程图。对于本文所描述的所有流程图和制造步骤顺序，应理解，许多步骤可被组合、并行执行或以不同的顺序执行，而不影响所达到的功能。在一些情况下，只有当做出特定的其它改变时，步骤的重新排列才可实现相同结果；并且，在其它情况下，只有当满足特定的条件时，步骤的重新排列才可实现相同结果。
参照图6，在步骤610中，设计电路。步骤610大致对应于图1的步骤100和步骤112-118。如本文中所使用，术语“电路设计”表示在从Verilog或VHDL设计表示或类似设计表示编译之后且在布局之前的栅极或晶体管级设计。在步骤610之后，电路设计以网表文件表示。在大致对应于图1的步骤120-126的步骤612中，对电路设计进行布局。以几何文件表示布局，其中所述几何文件定义了将在用于在制造过程中暴露晶片的各个掩模上形成的所有形状，等等。几何文件可具有若干标准格式中的任意一种，例如GDSII、OASIS、CREF等，或者其可具有非标准格式。所述文件以对将产生的每个掩模的掩模定义的形式描述电路设计的布局。每个掩模定义定义了多个多边形。在本实施例中，在步骤612的结尾，尚未执行分辨度增强(RET)。因此，由步骤612产生的布局几何结构在某种意义上是理想化的，因为其尚未考虑到使用尺寸比得上或大于所述布局中的几何结构尺寸的光波长的光刻印刷的缺陷。例如，矩形是长方形的，并且尚未进行衍射效应预先校正。
在大致对应于步骤128的步骤614中，通过大量的步骤对布局进行修订以更好地实现设计者意图。从理想化的布局形状(例如，从沟道宽度洞悉出的预期驱动电流)来洞悉设计者的意图，并且做出修改以在最终集成电路中更好地实现该意图。在此步骤中出现光学接邻近修正，以及如下文将描述的形状工程隆起或突出的添加。再次以通常使用上述几何文件格式之一的几何文件表示修订后的布局。
在步骤616中，基于来自步骤614的经修改的布局创建光刻掩模组。制作掩模的方法不是本发明的重要方面，因此可使用当前已知的或将来研发的任何掩模制作技术。作为一个示例，可使用美国专利第6,096,458号、第6,057,063号、第5,246,800号、第5,472,814号和第5,702,847号中提出的技术来印刷掩模；对于其掩模印刷技术的示教，将上述所有专利通过引用的方式结合在本文中。
在制作掩模组之后，在步骤618中，使用所述掩模组制造集成电路。
图7为用于对电路进行布局的步骤612的流程图细节。图7为高度复杂的过程的简化，其大多数细节对于本发明的理解不是很重要，并且图中未示出。参照图7，在步骤710中，为引入的网表中所指定的各个电路器件选择库单元。库单元包括(除了别的以外)器件所需的布局几何结构，包括晶体管扩散区、栅极堆叠、天线二极管、TSV和例如316(图3、图4和图5)的掺杂区的布置。在一个实施例中，库包括含有TSV和附近掺杂区316两者的单元，如本文其它地方所描述。在第二实施例中，并非如此。
在步骤712中，将库单元放置到布局中，并且根据电路设计，在互连层定义对其进行互连的导线。此步骤考虑了大量因素，其中的大多数对本发明的理解不是很重要。然而，根据本发明的一个方面，此步骤包括在M1中定义导体，该导体将TSV、区域316和晶体管的栅极、源极或漏极互连，如本文其它地方所描述。在一个实施例中，布局过程包括：识别将放置TSV的集成电路上的位置；以及确定横向围绕所述TSV的禁止区。在一个实施例中，此步骤中确定的禁止区可为以TSV的中心为圆心的具有固定半径例如0.5微米或5微米的圆。替代地，对于集成电路中将使用的特定衬底掺杂浓度和TSV尺寸，可参照Vandevelde报告的关系或通过任何其它参考源确定所述禁止区。作为另一替代方案，可以通过分析特定环境下的TSV的应力后果并从其导出5％的迁移率变化等高线来确定禁止区。可使用许多其它方法确定禁止区。
在确定禁止区之后，以使得其所有扩散区均位于禁止区外的方式对电路中的所有晶体管进行布局。还对N+区域，例如316进行布局，以使其至少部分地位于禁止区内；并且对M1层互连进行布局，其将TSV、区域316和晶体管之一的一个扩散区或栅极导体的任意一个互连。
布局步骤612高度迭代。因此，在步骤714中，分析所布局的电路的所使用的芯片面积、定时、功率耗散以及许多其它因素；并且在步骤716中，确定所布局的电路性能是否是可接受的。若否，则所述过程返回步骤712以尝试电路器件的不同放置或布线(包括重新考虑源极/漏极选择和来自前一迭代的分裂扩散)，或者若必须，则返回步骤710以选择用于电路器件的不同的库单元，或者若必须，则所述过程甚至可返回步骤610(图6)以便以某种方式对电路的设计进行修改。在步骤716中确定电路性能是可接受的之后，完成布局步骤612(步骤718)。
图8为可用于实现并入有本发明各个方面的软件的计算机系统810的简化框图。计算机系统810包括处理器子系统814，其通过总线子系统812与大量的外围设备通信。这些外围设备可包括：存储子系统824，其包含存储器子系统826和文件存储子系统828；用户接口输入设备822；用户接口输出设备820；以及网络接口子系统816。输入设备和输出设备可实现与计算机系统810的用户交互。网络接口子系统816提供至外部网络的接口(包括至通信网络818的接口)，并且通过通信网络818耦合到其它计算机系统中的对应的接口设备。通信网络818可包含许多互连的计算机系统和通信链路。这些通信链路可为有线链路、光学链路、无线链路或用于信息传送的任何其它机制。尽管在一个实施例中通信网络818为因特网，但是在其它实施例中通信网络818可为任何适当的计算机网络。
网络接口的物理硬件部件有时被称为网络接口卡(NIC)，尽管其无需呈现为卡的形式：例如，其可呈现为直接安装到母板上的集成电路(IC)或连接器的形式，或者呈现为与计算机系统的其它部件一起在单个集成电路芯片上制造的宏单元的形式。
用户接口输入设备822可包括键盘，例如鼠标、轨迹球、触控板或图形输入板的定点设备，扫描仪，并入显示器的触摸屏，例如语音识别系统、麦克风的音频输入设备，以及其它类型的输入设备。通常，术语“输入设备”的使用旨在于包括用于向计算机系统810或计算机网络818输入信息的所有可能类型的设备和方式。
用户接口输出设备820可包括显示器子系统、打印机、传真机或非可视显示器(例如音频输出设备)。显示器子系统可包括阴极射线管(CRT)、如液晶显示器(LCD)的平板设备、投影设备或用于创建可视图像的一些其它机制。显示器子系统还可通过例如音频输出设备提供非可视显示器。通常，术语“输出设备”的使用旨在于包括用于从计算机系统810向用户或向另一机器或计算机系统输出信息的所有可能类型的设备和方式。
存储子系统824存储可提供本发明特定实施例的功能性的基础编程和数据结构。例如，可将用于实现本发明特定实施例的功能性的各种模块存储在存储子系统824中。通常，由处理器子系统814执行这些软件模块。
存储器子系统826通常包括大量的存储器，该大量的存储器包括用于在程序执行过程中存储指令和数据的主随机存取存储器(RAM)830以及其中存储固定指令的只读存储器(ROM)832。文件存储子系统828提供对程序和数据文件的持久存储，并且可包括硬盘驱动器、连同相关联的可移动介质的软盘驱动器、CD-ROM驱动器、光学驱动器或盒式可移动介质。可由文件存储子系统828存储用于实现本发明特定实施例的功能性的数据库和模块。主机存储器826含有计算机指令，当由处理器子系统814执行时，所述计算机指令可致使计算机系统操作或执行本文所描述的功能。如本文中所使用，被称为在所述在“主机”或“计算机系统”中或在“主机”或“计算机系统”上运行的过程和软件响应于包括用于这种指令和数据的任何其它本地或远程存储装置的主机存储器子系统826中的计算机指令和数据在处理器子系统814上执行。
总线子系统812提供用于使计算机系统810的各种部件和子系统如所期望那样彼此通信的机制。尽管将总线子系统812示意性地示出为单个总线，但是总线子系统的替代实施例可使用多个总线。
计算机系统810本身可为各种类型，包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视机、大型机或任何其它数据处理系统或用户设备。由于计算机和网络的不断变化性质，图8中所描绘的对计算机系统810的描述仅旨在作为用于示出本发明的特定实施例的特定示例。还可为具有比图8中所描绘的计算机系统更多或更少部件的许多其它配置的计算机系统810。
尽管图6和图7中提出的步骤，可为特定类型的电路手动执行，在一个实施例中，其可在软件的控制下由具有处理器(例如处理器子系统814)和存储器(例如存储子系统824)的计算机系统执行，其中所述软件包括可由处理器子系统814来执行以实现所示步骤的指令。软件还可包括处理器对其操作的数据。软件存储在计算机可读介质上，如本文中所使用，所述计算机可读介质为其上可存储信息并且可由计算机系统读取的介质。其示例包括软盘、硬盘驱动器、RAM、CD、DVD、闪速存储器、USB驱动器等。计算机可读介质可以经解码以供特定数据处理系统实际使用的编码格式存储信息。如本文中使用的术语，单个计算机可读介质还可包括多于一个物理项，例如多个CD-ROM或RAM的多个区段或数个不同种类的介质的组合。当将存储所述软件的计算机可读介质与图8的计算机系统组合时，所述组合将为可执行本文所提出的步骤的机器。用于执行每个步骤的装置由与用于执行所述步骤的软件模块相组合的计算机系统(或仅为执行所述步骤所需的部件)构成。存储软件的计算机可读介质也能够独立于计算机系统而部署，并且形成其自身的商品。
此外，在步骤612之后和在步骤614之后这两者，包含电路设计表示的网表文件以及存储布局的几何文件自己存储在计算机可读介质上。这种介质可独立于计算机系统而部署，并且形成其自身相应的商品。当与以软件进行编程以对网表或几何文件进行读取、修订和写入的计算机系统组合时，其又形成可执行本文提出的步骤的另一种机器。
制造过程
图9A-图9D为制造示图，其示出可制造根据本发明的器件的方法。此仅为一个示例，并且应理解，本领域普通技术人员可对其进行各种变型。而且，为简单起见，省略了本领域普通技术人员易于了解的并且对本发明的理解不是很重要的许多细节和整个步骤。
图9A示出P-掺杂晶片区910的横截面。已穿过晶片开凿用于TSV 912的孔，所述孔已利用绝缘阻挡物914加衬，并且已在孔内形成TSV导体。
在形成TSV 912之后，如图9B所示，可形成覆盖TSV 912以及晶片表面上其它区域的区域916以用于稍后的集成。随后，在晶片区910中形成有源器件，例如晶体管918。晶体管918包括N+源极和漏极区920和922、位于沟道926之上的栅极电介质材料924以及位于栅极电介质材料924之上的多晶硅栅极导体928。通过STI区932横向约束晶体管。还示出紧邻TSV 912的N+区域930，其与P-衬底910一起形成天线二极管。重要的是，尽管未作要求，但是可在形成晶体管918的N+源极和漏极区920和922的同一工艺步骤中形成N+区域930。无需额外的工艺步骤来形成N+区域930。
在形成N+区域920、922和930以及形成栅极多晶硅928之后，在所述区域之上形成介电层，并且在其中蚀刻过孔，如图9C所示。示出过孔934暴露TSV 912，示出过孔936暴露N+区域930，示出示出过孔938和942暴露源极区和漏极区920和922，以及示出过孔940暴露栅极电极928。重要的是，尽管未作要求，但是可在蚀刻其它过孔934、938、940和942中的任何一个或全部的同一工艺步骤中蚀刻通向N+区域930的过孔936。无需额外的工艺步骤来蚀刻通向N+区域930的过孔。
在蚀刻所述过孔之后，如图9D所示，对其进行填充并且形成和蚀刻第一金属层M1。在图9D中示出M1层导体944，并且可看出，其将TSV 912连接到栅极多晶硅928。同时，N+区域930也连接到导体944。还可将其它M1层导体连接到源极区和漏极区920和922；但是，为了图解的清晰性，图9D中未示出。
可看出，在将TSV 912连接到晶体管栅极多晶硅928的同一工艺步骤中将TSV 912连接到由N+区域930形成的天线二极管，由此在器件的制造过程中保护栅极电介质924不受TSV 912的电荷拾取的影响。为了在制造过程中保护栅极电介质924不受TSV 912拾取的ESD的影响，在其中将M1层导体944连接到源极或漏极区920或922而不是栅极多晶硅928可使用图9A-图9D中的相同序列。
如本文中所使用，在各种实施例中，被称为位于其它层“之上”或“之下”的层可通过一个或多个中间层与所述其它层隔开。相同的解释将用于被描述为“重叠”、“支承”、“覆盖”另一层或位于另一层“之下”或“之上”，或位于两层“之间”或“隔开”两个层的层。除非明确地提出，否则不要求紧靠在一起。
上述对本发明优选实施例的描述是用于说明和描述目的而提供的。其非旨在为穷举性的或将本发明限制为所公开的精确形式。明显地，本领域技术人员易于理解诸多修改和变型，包括被称为“早钻孔(via early)”的所有配置。尤其，但非局限于此，本专利申请的背景技术部分所描述、建议或通过参考并入的任何及所有变型将通过参考具体地并入本文对本发明实施例的描述中。选择和描述本文所述的实施例以最佳地解释本发明的原理及其实际应用，由此使本领域其它技术人员能够理解本发明的适用于预期特定使用的各种实施例和各种修改。旨在使本发明的范围将由所附的权利要求及其等同方案来限定。

Claims (36)

1.一种集成电路器件，包括：
半导体衬底；
TSV，穿过所述衬底并且具有与其横向邻近的禁止区；
晶体管，具有位于所述衬底中的扩散区、栅极导体以及将所述栅极导体与所述衬底隔开的栅极电介质，所述扩散区安置在所述禁止区外；
第一区域，其安置在所述衬底中且至少部分地位于所述禁止区内，所述第一区域掺杂为展现第一导电类型，位于邻近所述第一区域的至少第二区域中的所述衬底掺杂为展现与所述第一导电类型相反的第二导电类型；以及
M1层导体，其将所述TSV、所述第一区域以及由所述扩散区和所述栅极导体构成的组中的一者互连。
2.根据权利要求1所述的器件，其中所述M1层导体将所述TSV、所述第一区域和所述栅极导体互连。
3.根据权利要求1所述的器件，其中所述M1层导体将所述TSV、所述第一区域和所述扩散区互连。
4.根据权利要求1-3中任一项所述的器件，其中所述第一区域横向围绕所述TSV。
5.根据权利要求1-4中任一项所述的器件，其中所述第一导电类型为N而所述第二导电类型为P。
6.根据权利要求1-5中任一项所述的器件，其中所述第一区域完全安置在所述禁止区内。
7.一种集成电路器件，包括：
半导体衬底；
TSV，其穿过所述衬底；
晶体管，其具有位于所述衬底中的扩散区、栅极导体以及将所述栅极导体与所述衬底隔开的栅极电介质，所述扩散区完全安置在距所述TSV 0.5微米以外；
第一区域，其安置在所述衬底中并且至少部分地位于距所述TSV0.5微米内，所述第一区域掺杂为展现第一导电类型，位于邻近所述第一区域的至少第二区域中的衬底掺杂为展现与所述第一导电类型相反的第二导电类型；以及
M1层导体，其将所述TSV、所述第一区域以及由所述扩散区和所述栅极导体构成的组中的一者互连。
8.根据权利要求7所述的器件，其中所述M1层导体将所述TSV、所述第一区域和所述栅极导体互连。
9.根据权利要求7-8中任一项所述的器件，其中所述M1层导体将所述TSV、所述第一区域和所述扩散区互连。
10.根据权利要求7-9中任一项所述的器件，其中所述第一区域横向围绕所述TSV。
11.根据权利要求7-10中任一项所述的器件，其中所述第一导电类型为N而所述第二导电类型为P。
12.根据权利要求7-11中任一项所述的器件，其中所述第一区域完全安置在距所述TSV 0.5微米内。
13.一种集成电路器件，包括：
半导体衬底；
TSV，其穿过所述衬底；
晶体管，其具有扩散区、栅极导体以及将所述栅极导体与所述衬底隔开的栅极电介质，所述扩散区安置在所述衬底中；
第一区域，其安置在所述衬底中并且横向围绕所述TSV，所述第一区域掺杂为展现第一导电类型，位于邻近所述第一区域的至少第二区域中的所述衬底掺杂为展现与所述第一导电类型相反的第二导电类型；以及
M1层导体，其将所述TSV、所述第一区域以及由所述扩散区和所述栅极导体构成的组中的一者互连。
14.根据权利要求13所述的器件，其中所述M1层导体将所述TSV、所述第一区域和所述栅极导体互连。
15.根据权利要求13-14中任一项所述的器件，其中所述M1层导体将所述TSV、所述第一区域和所述扩散区互连。
16.根据权利要求13-15中任一项所述的器件，其中所述第一导电类型为N而所述第二导电类型为P。
17.根据权利要求13-16中任一项所述的器件，其中所述TSV具有相关联的禁止区，
并且其中所述第一区域完全安置在所述禁止区内。
18.一种集成电路器件，包括：
半导体衬底；
TSV，其穿过所述衬底；
位于所述衬底上的多个晶体管，每个晶体管具有第一扩散区和第二扩散区、栅极电介质以及覆盖所述栅极电介质的栅极导体，所述多个晶体管包括特定晶体管，所述特定晶体管具有特定扩散区、特定栅极电介质以及覆盖所述特定栅极电介质的特定栅极导体；
不同于所述衬底上的所有晶体管的所有扩散区的对象区，所述对象区掺杂为展现第一导电类型，位于邻近所述对象区的至少第二区域中的所述衬底掺杂为展现与所述第一导电类型相反的第二导电类型；以及
M1层导体，其将所述TSV、所述对象区以及由所述特定扩散区和所述栅极导体构成的组中的一者互连，
其中与所述衬底上的所有晶体管的扩散区的距离TSV最近的点相比，所述对象区中最接近所述TSV的点更接近所述TSV。
19.根据权利要求18所述的器件，其中与所述衬底上的所有晶体管的扩散区的距离TSV最近的点相比，所述整个对象区更接近所述TSV。
20.根据权利要求18-19中任一项所述的器件，其中所述M1层导体将所述TSV、所述对象区和所述栅极导体互连。
21.根据权利要求18-20中任一项所述的器件，其中所述M1层导体将所述TSV、所述对象区和所述扩散区互连。
22.根据权利要求18-21中任一项所述的器件，其中所述对象区横向围绕所述TSV。
23.根据权利要求18-22中任一项所述的器件，其中所述对象区至少部分地安置在距所述TSV 0.5微米内。
24.根据权利要求18-23中任一项所述的器件，其中所述TSV具有相关联的禁止区，
并且其中所述对象区至少部分地安置在所述禁止区内。
25.根据权利要求18-24中任一项所述的器件，进一步包括：
位于所述衬底中的多个天线二极管，每个天线二极管连接到所述多个晶体管中的晶体管的一个或多个栅极导体，所述衬底中的每个天线二极管在所述衬底中占用相应的横向面积；
其中所述对象区占用的横向面积大于所述衬底中未连接到TSV的每个天线二极管横向占用的平均面积。
26.根据权利要求18-25中任一项所述的器件，其中所述对象区占用的横向面积大于所述衬底中未连接到TSV的每个天线二极管横向占用的面积。
27.根据权利要求18-26中任一项所述的器件，其中所述第一导电类型为N而所述第二导电类型为P。
28.一种集成电路器件，包括：
半导体衬底；
TSV，其穿过所述衬底；
位于所述衬底中的多个晶体管，每个晶体管具有栅极端子；
位于所述衬底中的多个天线二极管，每个天线二极管连接到所述多个晶体管中的晶体管的一个或多个栅极端子，所述衬底中的每个天线二极管在所述衬底中占用相应的横向面积；
M1层导体，其将所述TSV、所述栅极导体中的特定一个和所述天线二极管中的特定一个互连，
其中所述特定天线二极管占用的横向面积大于所述衬底中未连接到TSV的所有天线二极管横向占用的平均面积。
29.根据权利要求28所述的器件，其中所述特定天线二极管占用的横向面积大于所述衬底中未连接到TSV的每个天线二极管横向占用的面积。
30.根据权利要求28-29中任一项所述的器件，其中所述TSV为穿过所述衬底的多个TSV中的一个，
所述器件包含相应的M1层导体，所述相应的M1层导体将相应的一个TSV、相应的一个栅极导体和相应的一个天线二极管互连；
并且其中所述衬底中连接到TSV的每个天线二极管占用的横向面积大于所述衬底中未连接到TSV的所有天线二极管横向占用的平均面积。
31.根据权利要求28-30中任一项所述的器件，其中所述衬底中连接到TSV的每个天线二极管占用的横向面积大于所述衬底中未连接到TSV的每个天线二极管横向占用的面积。
32.根据权利要求28-31中任一项所述的器件，其中所述特定天线二极管横向围绕所述TSV。
33.根据权利要求28-32中任一项所述的器件，其中所述TSV具有相关联的禁止区，
并且所述特定天线二极管完全安置在所述禁止区内。
34.一种用于对电路设计进行布局的方法，用于形成供在衬底上制造集成电路使用的印刷掩模组，所述方法供具有处理器和存储器的计算机系统使用，其中所述方法包括以下步骤：
计算机系统识别将放置TSV的集成电路上的位置；
所述计算机系统确定横向围绕所述TSV的禁止区；
所述计算机系统对晶体管进行布局，所述晶体管具有位于所述衬底中的扩散区、栅极导体以及将所述栅极导体与所述衬底隔开的栅极电介质，所述扩散区安置在所述禁止区外；
所述计算机系统在所述衬底中且至少部分地在所述禁止区内对第一区域进行布局，所述第一区域掺杂为展现第一导电类型，而位于邻近所述第一区域的至少第二区域中的所述衬底掺杂为展现与所述第一导电类型相反的第二导电类型；以及
所述计算机系统对M1层导体进行布局，所述M1层导体将所述TSV、所述第一区域以及由所述扩散区和所述栅极导体构成的组中的一者互连。
35.一种用于制造集成电路的方法，包含以下步骤：
提供半导体衬底；
形成穿过所述衬底的TSV，所述衬底具有横向邻近所述TSV的禁止区；
在所述衬底中同时形成第一扩散区、第二扩散区和第三扩散区，所述第一扩散区至少部分地安置在所述禁止区内，所述第二扩散区和第三扩散区安置在所述禁止区外，所述第一扩散区、第二扩散区和第三扩散区掺杂为展现第一导电类型，而位于邻近所述第一区域的至少一个区域中的衬底掺杂为展现与所述第一导电类型相反的第二导电类型；
在所述衬底之上形成栅极电介质并且在所述栅极电介质之上形成栅极导体，所述第二扩散区和第三扩散区、所述栅极导体和所述栅极电介质均构成晶体管的部分；以及
形成M1层导体，所述M1层导体将所述TSV、所述第一扩散区以及由所述第二扩散区和所述栅极导体构成的组中的一者互连。
36.根据权利要求35所述的方法，进一步包含以下步骤：
在所述衬底之上形成介电层；以及
在形成所述M1层的步骤之前，同时穿过用于所述M1层导体的介电层蚀刻过孔以连接到所述TSV、所述第一扩散区以及由所述第二扩散区和所述栅极导体构成的组中的一者。
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