CN103035639B - 集成电路及其设计方法 - Google Patents

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Abstract

一种设计集成电路的方法包括在第一标准单元中布置有源区域。至少一个栅电极被布线，与第一标准单元中的有源区域重叠。至少一个金属线结构被布线，与第一标准单元中的有源区域重叠。至少一个金属线结构基本上平行于栅电极。与第一标准单元中的至少一个金属线结构基本垂直地对第一供电轨道进行布线。第一供电轨道与至少一个金属线结构重叠。第一供电轨道具有与至少一个金属线结构相邻的平坦边缘。第一连接插塞被布置在第一供电轨道与第一标准单元中的至少一个金属线结构重叠的区域中。

Description

集成电路及其设计方法
技术领域
本公开总体上涉及半导体器件领域，更具体地，涉及集成电路及其设计方法。
背景技术
确定对于新定义的集成电路(例如，将多种功能集成到一个芯片中)的需求的系统级设计者通常使用基于专用集成电路(ASIC)或芯片上系统(SOC)单元的设计。在该方法中，提供已知功能的库，并且在通过选择和连接这些标准功能指定器件的功能设计以及使用电子设计自动化(EDA)工具验证最终电路的适当操作之后，库元素被映射到预定的布局单元上，其包含诸如晶体管的预示元件。利用所关注的特定半导体工艺部件和参数选择单元，并创建设计的工艺参数化物理表示。设计流程通过使用标准单元执行形成最终设计所需局部和全局连接的放置和布线而从该点继续。最终，在设计规则检查、设计规则验证、定时分析、临界路径分析、静态和动态电源分析以及对设计的最终修改之后，形成“下线(tapeout)”步骤以产生光掩模生成数据。然后，该光掩模生成(PG)数据被用于创建用于在晶片制造设备中的光刻工艺中制造半导体器件的光掩模。
发明内容
为解决上述问题，本发明提供了一种设计集成电路的方法，方法包括：在第一标准单元中布置有源区域；对至少一个栅电极进行布线，至少一个栅电极与第一标准单元中的有源区域重叠；对至少一个金属线结构进行布线，至少一个金属线结构与第一标准单元中的有源区域重叠，至少一个金属线结构基本平行于栅电极；对第一供电轨道进行布线，第一供电轨道基本上垂直于第一标准单元中的至少一个金属线结构，第一供电轨道与至少一个金属线结构重叠，其中，第一供电轨道具有与至少一个金属线结构相邻的平坦边缘；以及在第一供电轨道与第一标准单元中的至少一个金属线结构重叠的区域中布置第一连接插塞。
其中，对至少一个金属线结构进行布线包括：对与第一标准单元中的有源区域重叠的第一金属线进行布线；以及对与第一金属线和第一标准单元中的第一供电轨道重叠的第二金属线进行布线。
其中，第一金属线具有第一长度，第一长度基本上等于或短于有源区域的宽度。
其中，第二金属线具有第二长度，第二长度基本上等于或长于有源区域的宽度。
该方法还包括：使第一标准单元和第二标准单元邻接，其中，第二标准单元包括第二供电轨道和与第二供电轨道重叠的第二连接插塞；以及用第三连接插塞替换第一连接插塞和第二连接插塞，其中，第三连接插塞的面积大于第一连接插塞和第二连接插塞的面积总和。
其中，用第三连接插塞替换第一连接插塞和第二连接插塞包括：确定第一连接插塞和第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则第一连接插塞和第二连接插塞被第三连接插塞替换。
其中，用第三连接插塞替换第一连接插塞和第二连接插塞包括：确定第一连接插塞和第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则第一连接插塞和第二连接插塞被合并以形成第三连接插塞。
其中，用第三连接插塞替换第一连接插塞和第二连接插塞包括：布置覆盖第一连接插塞的伪槽，其中，伪槽的面积大于第一连接插塞的面积；在使第一标准单元和第二标准单元邻接之后，确定第二连接插塞是否与伪槽重叠，其中，如果第二连接插塞与伪槽重叠，则第一连接插塞和第二连接插塞被第三连接插塞替换或者被合并以形成第三连接插塞。
此外，还提供了一种设计集成电路的方法，方法包括：在第一标准单元中布置有源区域；对至少一个栅电极进行布线，至少一个栅电极与第一标准单元中的有源区域重叠；对第一金属线进行布线，第一金属线与第一标准单元中的有源区域重叠，第一金属线基本平行于至少一个栅电极；对第二金属线进行布线，第二金属线与第一金属线重叠，第二金属线基本上平行于至少一个栅电极；对第一供电轨道进行布线，第一供电轨道基本上垂直于第一标准单元中的第二金属线结构，第一供电轨道与第二金属线结构重叠，其中，第一供电轨道具有与至少一个金属线结构相邻的平坦边缘；在第一供电轨道与第一标准单元中的第二金属线结构重叠的区域中布置第一连接插塞；使第一标准单元和第二标准单元邻接，其中，第二标准单元包括第二供电轨道和与第二供电轨道重叠的第二连接插塞；以及用第三连接插塞替换第一连接插塞和第二连接插塞，其中，第三连接插塞的面积大于第一连接插塞和第二连接插塞的面积总和。
其中，第一金属线具有第一长度，第一长度基本上等于或短于有源区域的宽度。
其中，第二金属线具有第二长度，第二长度基本上等于或长于有源区域的宽度。
其中，用第三连接插塞替换第一连接插塞和第二连接插塞包括：确定第一连接插塞和第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则第一连接插塞和第二连接插塞被第三连接插塞替换。
其中，用第三连接插塞替换第一连接插塞和第二连接插塞包括：确定第一连接插塞和第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则第一连接插塞和第二连接插塞被合并以形成第三连接插塞。
其中，用第三连接插塞替换第一连接插塞和第二连接插塞包括：布置覆盖第一连接插塞的伪槽，其中，伪槽的面积大于第一连接插塞的面积；在使第一标准单元和第二标准单元邻接之后，确定第二连接插塞是否与伪槽重叠，其中，如果第二连接插塞与伪槽重叠，则第一连接插塞和第二连接插塞被第三连接插塞替换或者被合并以形成第三连接插塞。
此外，还提供了一种集成电路，包括：第一标准单元，设置在衬底的上方，其中，第一标准单元包括：有源区域；至少一个栅电极，与第一标准单元中的有源区域重叠；至少一个金属线结构，与第一标准单元中的有源区域重叠，至少一个金属线结构基本上平行于栅电极；第一供电轨道，基本上垂直于第一标准单元中的至少一个金属线结构，第一供电轨道与至少一个金属线结构重叠，其中，第一供电轨道具有与至少一个金属线结构相邻的平坦边缘；以及第一连接插塞，位于第一供电轨道与第一标准单元中的至少一个金属线结构重叠的区域中。
其中，至少一个金属线结构包括：第一金属线，与有源区域重叠；以及第二金属线，与第一金属线和第一供电轨道重叠。
其中，第一金属线具有第一长度，第一长度基本上等于或短于有源区域的宽度。
其中，第二金属线具有第二长度，第二长度基本上等于或长于有源区域的宽度。
该集成电路还包括：第二标准单元，与第一标准单元邻接，第一标准单元和第二标准单元共享第一供电轨道，其中，第二连接插塞与第一供电轨道重叠，第一标准单元和第二标准单元共享第二连接插塞，第二连接插塞的面积大于第一连接插塞的面积。
附图说明
当读取附图时，从以下详细描述中更好地理解本公开。应该强调的是，根据工艺的标准实践，各种部件不按比例绘制并且只是为了示出的目的。实际上，为了讨论的清楚，可以任意增加或减小各种部件的数量和尺寸。
图1是设计集成电路的示例性方法的流程图。
图2A是NAND栅极标准单元的示意图。
图2B是示出NAND栅极标准单元的示例性布局层的示意图。
图3是单元级设计之后的示例性方法的流程图。
图4A至图4B是示出替换或合并相邻连接插塞的示例性方法的示意图。
图5A至图5C是示出替换或合并相邻连接插塞的另一示例性方法的示意图。
图6A是已知锁存标准单元的布局。
图6B是该应用的示例性锁存标准单元的布局。
图7是示出用于电路设计的示例性计算机系统的示意图。
具体实施方式
随着半导体工艺的发展，器件尺寸持续减小。由于晶体管尺寸收缩与技术节点的发展相称，所以器件特性和性能变得由物理布局效果所支配。器件还由于半导体工艺的变化而显示出较宽的性能差异。期望坚固设计来实现这些效果。
随着技术节点的收缩，标准单元的面积变下。标准单元中的布局变得复杂和困难。在单元级设计中，金属层M1通常针对电连接标准单元中的各种晶体管进行布线。在这种情况下，金属层M2用于电连接不被金属层M1连接的节点。
在放置和布线(P&R)工艺中，设计标准单元通过多级互连耦合在一起。如果单元级中的金属层M2具有大量的面积成本，则P&R工艺可需要互连的附加级来耦合各种标准单元并避免与单元级中金属层M2的布线冲突。互连中的额外金属层增加了制造成本、工艺周期时间等。
应该理解，本公开提供了可在各种特定环境下具体化的许多可应用发明概念。所讨论的具体实施例仅仅示出了制造和使用的特定方法，并且不限于限制本公开的范围。此外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，而不是表示所讨论的各个实施例和/或结构之间的关系。此外，以下本公开中一个部件形状在另一部件上、连接至和/或耦合至另一部件可包括部件被形成为直接接触的实施例，并且还可以包括可以形成夹置在部件之间的附加部件使得部件没有直接接触的实施例。此外，空间相对术语，例如，“下”、“上”、“水平”、“垂直”、“之上”、“之下”、“向上”、“向下”、“顶部”、“底部”等以及它们的派生词(例如，“水平地”、“向下地”、“向上地”等)用于方便描述本公开一个部件与另一部件的关系。空间相对术语用于覆盖包括部件的器件的不同定向。
图1是设计集成电路的示例性方法的流程图。应该理解，为了更好地理解本公开的概念而简化了图1。因此，应该注意，可以在图1的方法100之前、期间和之后提供附加工艺，并且一些其他工艺可以在仅在本文进行简要描述。
参照图1，设计集成电路的方法100可包括在第一标准单元中布置有源区域(块110)。至少一个栅电极被布线(route)，覆盖第一标准单元中的有源区域(块120)。至少一个金属线结构被布线，覆盖第一标准单元中的有源区域(块130)。第一供电(power)轨道被布线并且基本上与第一标准单元中的至少一个金属线结构垂直(块140)。第一连接插塞被布置在第一供电轨道与第一标准单元中的至少一个金属线结构重叠的区域中(块150)。
在一些实施例中，集成电路包括独立设计然后集成的各种标准单元和/或功能电路。在一些实施例中，集成电路可以为数字电路、模拟电路、混合信号电路、静态随机存取存储器(SRAM)电路、嵌入式SRAM电路、动态随机存取存储器(DRAM)电路、嵌入式DRAM电路、非易失性存储电路(例如，FLASH、EPROM、E2PROME)、现场可编程门电路、微处理器、电信芯片、图形芯片、和/或它们的任意组合。在一些实施例中，集成电路包括至少一个标准单元。标准单元可包括至少一个晶体管和至少一个互连结构，其可以提供Boolean逻辑功能、存储功能、和/或其他功能。在一些实施例中，标准单元可以为AND门、NAMD门、OR门、NOR门、XOR门、XNOR门、任何其他逻辑门、反相器、触发器、锁存器或任何其他标准单元。
例如，图2A是NAND门的示意图。在图2A中，NAND门200包括P型晶体管201和203以及N型晶体管205和207。P型晶体管201和203以并列方式进行电耦合。N型晶体管205和207串联进行电耦合。输出节点VOUT在并联P型晶体管201和203以及串联N型晶体管205和207之间。P型晶体管201和N型晶体管205的栅极被配置为接收信号A。P型晶体管203和N型晶体管207的栅极被配置为接收信号B。通过控制到达晶体管的信号A和B，在输出节点VOUT上生成NAND逻辑运算的输出。
图2B是包括NAND门的示例性布局层的示意图。注意，图2B所示示意图仅示出了有源区域、栅电极层、插塞层和各种金属层的重叠。注意，图2B所示NAND门200的各种层的布线仅仅是示例性的。本领域的技术人员可以修改层的布线和/或配置以实现各种标准单元。
参照图1和图2B，块110包括在第一标准单元中布置有源区域。例如，如图2B所示，在标准单元200中布置有源区域210a和210b。有源区域210a和210b被设计分别用于P型晶体管201和203以及N型晶体管205和207。有源区域210a和210b周围的区域被称为场氧化区域，其中形成有浅沟槽隔离(STI)结构和/或硅的局部氧化(LOCOS)结构。
参照图1和图2B，块120包括对与第一标准单元中的有源区域重叠的至少一个栅电极进行布线。例如，如图2B所示，在布线方向上对栅电极220a至220d进行布线。在一些实施例中，栅电极220a和220d被称为伪栅电极。栅电极220b被P型晶体管201和N型晶体管205共享。栅电极220c被P型晶体管203和N型晶体管207共享。栅电极220b和220c横跨有源区域210a和210b进行布线并部分地与有源区域210a和210b重叠。
参照图1和图2B，块130包括对与第一标准单元中的有源区域重叠的至少一个金属线结构进行布线。例如，如图2B所示，在标准单元200中对金属线结构230a至230f进行布线。金属线结构230a至230f被配置为用作P型晶体管201、203和N型晶体管205、207的源极/漏极(S/D)区域的一部分。在一些实施例中，有源区域210a和210b与对应的金属线结构230a至230f的组合结构被称为P型晶体管201和203以及N型晶体管205和207的S/D区域。
在图2B中，金属线结构230a至230f基本上平行于栅电极220a至220d。金属线结构230a至230c和230d至230f分别与有源区域210a和210b电耦合，用于减小P型晶体管201和203以及N型晶体管205和207的S/D阻抗。注意，金属线结构230a至230f没有被配置为用作在P&R工艺期间布置的互连结构的电连接。
在一些实施例中，块130包括分别对与有源区域210a和210b重叠的金属线231a至231c和231d至231f进行布线。块130还包括对与对应的金属线231a至231f重叠的金属线235a至235f进行布线。在一些实施例中，如图2B所示，金属线231a具有长度L1，其基本上等于或短于有源区域210a的宽度W。金属线235a具有长度L2，其基本上等于或长于有源区域210a的宽度W。
参照图2B，金属线231a至231c和231d至231f分别与有源区域210a和210b电耦合并与其邻接。金属线235a至235f被设置在对应的金属线231a至231f的上方并与其邻接。在一些实施例中，金属线231a至231f和235a至235f的层可以分别被称为M0_OD1层和M0_OD2层。需要注意，金属线231a至231f和235a至235f被配置为用作P型晶体管201和203以及N型晶体管205和207的S/D区域的一部分。
在一些实施例中，金属结构237a和237b被任选地分别设置在栅电极220b和220c的上方并与其邻接。例如，金属结构237a设置在栅电极220b的上方并与其邻接，使得金属结构237a和栅电极220b的高度基本上等于金属线231a和235a的高度。在一些实施例中，金属结构237a在与金属线235a相同的层中。在其他实施例中，金属结构237a和237b的层可以被称为M0_PO层。
参照图1和图2B，块140包括对基本上垂直于第一标准单元中的至少一个金属线结构的第一供电轨道进行布线。例如，如图2B所示，供电轨道240a和240b在金属线结构230a至230c和230d至230f的上方进行布线并基本上垂直于金属线结构230a至230c和230d至230f。在一些实施例中，供电轨道240a和240b分别与金属线235a、235c和235f重叠并基本上与它们垂直。供电轨道240a和240b被配置为分别提供电源VDD和VSS。供电轨道240a和240b具有与金属线235a和235f相邻的对应平坦边缘241a和241b。
在一些实施例中，任选包括的金属结构237a和237b、金属线240c和240e分别在金属结构237a和237b的上方进行布线并与金属结构237a和237b重叠。金属线240d在金属线235b至235d的上方进行布线、与它们重叠并且连续地从金属线235b延伸到金属线235d。金属线240c至240e和供电轨道240a至240b形成在相同层中。注意，图2B所示金属线240c至240e的布线仅仅是示例性的。该申请的范围不限于此。
参照图1和图2B，块150包括在第一供电轨道与第一标准单元中的至少一个金属线结构重叠的区域中布置第一连接插塞。例如，如图2B所示，连接插塞250a、250c和250e被布置在供电轨道240a和240b分别与金属线235a、235c和235f重叠的区域中。在NAND门200中，连接插塞250a和250c被设置在供电轨道240a的下方和分别用于电连接的金属线250a和250c的上方。连接插塞250e设置在供电轨道240b的下方和用于电连接的金属线235f的上方。
参照图2B，连接插塞250b和250d设置在对应的金属线235b和235d的上方和用于电连接的金属线240d的下方。连接插塞250f和250g设置在金属结构237a和237b的上方和分别用于电连接的金属线240c和240e的下方。在一些实施例中，连接插塞250a至250g的层可以被称为VIA0层。
应该注意，供电轨道240a和240b的平坦边缘241a和241b不具有突出和/或齿形结构。当转印到衬底上时，这种图样会由于光刻工艺引起的倒角(rounding)和/或缩短效应而变形。如图2B所示，金属线235a、235c和235f在对应的供电轨道240a和240b的下方延伸并通过对应的连接插塞250a、250c和250e与对应的供电轨道240a和240b电耦合。由于在边缘241a和241b上没有突出和/或齿形结构，金属线240c至240e具有更多的空间来布置在平坦边缘241a和241b之间。金属线240c至240e可以电连接单元中的NAND门200的节点。不使用附加金属层，NAND门200可以被设计到单元级的预定区域中。
以下是关于替换和/或合并共享相同供电轨道的邻接标准单元的两个相邻连接插塞的示例性方法的描述。参照图3，在上面参照图1和图2A至图2B描述单元级设计之后，执行放置和布线(P&R)工艺310以集成各种标准单元和电路。P&R工艺310包括对用于将各种单元和电路连接到一起的各种金属层进行布线。在一些实施例中，互连布线可以被称为“顶层连接”。顶层连接不同于上面参照图2B描述的在单元级中进行布线的金属线231a至231f、235a至235f和240a至240e。
在一些实施例中，P&R工艺310包括上面参照图2B描述的将标准单元200与另一标准单元邻接。例如，如图4A所示，标准单元200与标准单元400邻接。图4A是包括邻接标准单元的共享供电轨道和连接插塞的示意图。在图4A中，在单元级中，标准单元400包括与供电轨道440a重叠的供电轨道440a和连接插塞450a。由于供电轨道240a和440a被配置为提供相同的电源电压(例如，VDD)，所以供电轨道240a和440a相互重叠并被邻接的标准单元200和400共享。
参照图4A，在邻接标准单元200和400之后，连接插塞250a和450a彼此相邻并通过间隔S相互隔离。在P&R工艺310之后，如图3所示，执行设计规则检查/布局与原理图比较(DRC/LVS)工艺320。执行DRC以检查是否存在集成电路的任何设计规则违例。执行LVS以检查集成电路的布局连线表是否与集成电路的示意连线表相匹配。
在一些实施例中，DRC工艺检查连接插塞250a和450a之间的间隔S是否违反了集成电路的设计规则。例如，如果间隔S小于预定尺寸，则DRC工艺增加用于DRC违例的标记。应该注意，连接插塞250a和450a电耦合至相同的供电轨道240a。关于连接插塞250a和450a之间间隔S的DRC违例可以处理为消息。如图4B所示。该消息被处理以利用较大的连接插塞451替换连接插塞250a和450a或者合并连接插塞250a和450a变为较大的连接插塞451。如图4B所示，在顶视图中，连接插塞451的面积大于连接插塞250a和450a的面积总和。在一些实施例中，在替换或合并连接插塞250a和450a之后，可以可选地执行另一DRC/LVS工艺以清除真正的DRC违例和/或LVS失配。
参照图3，在生成连接插塞451之后，下线工艺330将集成电路的数据库文件转换为图形数据库系统(GDS)文件(例如，GDSII文件)。然后，GDS文件用于制造各种掩模层来用于集成电路制造。在一些实施例中，布局数据库可以存储为可由LayoutEditor或XL-LayoutEditor(从美国加利福尼亚圣何塞CadenceDesignSystems购买)或者LAKERTM(从台湾Springsoft股份有限公司购买)处理的格式。
注意，代替DRC/LVS工艺320，在下线工艺330中执行替换或合并连接插塞250a和450a。例如，在检查关于连接插塞250a和450a之间的间隔S的DRC违例之后，包括DRC违例的数据库被转送至下线工艺330。然后，下线工艺330替换或合并连接插塞250a和450a。
在替换或合并连接插塞250a和450a的一些实施例中，在单元级设计中提供伪层。例如，如图5A所示，在单元级设计期间，布置覆盖连接插塞250a的伪层的伪槽251。从顶视图看，伪槽251具有大于连接插塞250a的面积。
然后，上面参照图3描述的P&R工艺310将标准单元200和400邻接，使得如图5B所示，供电轨道240a被标准单元200和400共享。在DRC/LVS工艺320期间，确定连接插塞450a是否与伪槽251重叠。在一些实施例中，连接插塞450a与伪槽251重叠意味着连接插塞450a被伪槽251包围。在其他实施例中，连接插塞450a与伪槽251重叠意味着连接插塞450a的至少三侧被伪槽251包围。在又一些实施例中，连接插塞450a与伪槽251重叠意味着连接插塞450a和伪槽251之间至少部分重叠。
如图5C所示，响应于连接插塞450a与伪槽251重叠，连接插塞250a和450a被替换或合并以生成较大的连接插塞451。注意，可以在DRC/LVS工艺320或此后的下线工艺330中执行替换或合并连接插塞250a和450a。
如上面参照图2B所描述的，由于在边缘241a和241b上没有突出和/或齿形结构，NAND门200可以被设计到单元级的预定面积中。例如，图6A是已知锁存标准单元的示意图。图6A仅仅示出了单元级的连接插塞层和两个金属层。如图6A所示，VDD和VSS供电轨道边缘上的齿形结构牺牲供电轨道之间的高度H。可以在高度H内抑制利用锁存标准单元针对例如晶体管、二极管、和/或其他器件的器件之间的电连接进行布线的金属层M1。为了完全使单元级的晶体管的剩余节点电连接，使用附加连接插塞层VIA1和金属层M2。由于金属层M2的使用，减小了上面参照图3描述的P&R工艺310期间顶部层互连的金属布线的间隔。可以要求顶部层互连的附加金属层。
相反，图6B所示锁存标准单元的VDD和VSS供电轨道不具有图6A所示的齿形结构。没有齿形结构，VDD和VSS供电轨道之间的高度H′可以沿着高度H′的方向容纳更多金属层M1的布线。由于锁存标准单元高度H′的放宽，在单元级设计中节省了图6A所使用的金属层M2。增加了P&R工艺310期间顶部层互连的金属布线的空间和灵活性。
注意，包括图2B、图4B、图5C和/或图6B图样的数据库文件可以通过下线工艺330转换以形成多层光掩膜。在任何适当的半导体工艺中使用光掩模以转换衬底上的图样。
例如，有源区域210a和210b(图2B所示)可以形成在衬底中。有源区域210a和210b可以通过隔离结构分离。在一些实施例中，衬底可包括基本半导体材料、化合物半导体材料或合金半导体材料或者任何其他适当材料或它们的组合。基本半导体材料可包括晶体的硅或锗、多晶硅、或无定形结构。化合物半导体材料可包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟。合金半导体材料可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP。在一个实施例中，合金半导体衬底可具有梯度SiGe部件，其中，Si和Ge组成从一个位置的一个比率变为另一位置的另一比率。在其他实施例中，合金SiGe形成在硅衬底的上方。在另一实施例中，SiGe衬底发生应变。此外，半导体衬底可以为绝缘体上半导体，诸如绝缘体上硅(SOI)或薄膜晶体管(TFT)。在一些实例中，半导体衬底可包括掺杂外延层或埋入层。在其他实例中，化合物半导体衬底可具有多层结构，或者衬底可包括多层化合物半导体结构。
在一些实施例中，N型阱区域和P型阱区域109可分别形成在有源区域210a和210b中。N型阱区域可以具有诸如砷(As)、磷(P)、其他V族元素或它们的组合的掺杂物。P型阱区域可以具有诸如硼(B)和/或其他III族元素的掺杂物。
P型晶体管201和203可包括源极区域和漏极区域。在一些实施例中，源极区域和漏极区域包括被配置为对P型晶体管201和203的沟道提供应力的应力结构。受到应力的沟道可以修改其中载流子的迁移，以改变P型晶体管201和203的电特性(例如，电流)。在一些实施例中，漏极和源极区域中的应力结构可以被称为凸起(raised)源极和凸起漏极。在一些实施例中，应力结构分别包括单个SiGe或SixGe1-x层、多层SiGe或SixGe1-x结构、外延结构、化合物材料结构、可修改P型晶体管201和203的载流子迁移率的其他材料或任何它们的组合。
在一些实施例中，源极和漏极区域可选地包括P型轻掺杂漏极(LDD)。P型LDD分别具有与N型阱区域相反的掺杂物类型。在其他实施例中，源极和漏极区域分别包括硅化物区域。硅化物区域可以由至少一种材料制成，诸如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适当的材料或者任何它们的组合。
在一些实施例中，N型晶体管205和207的每一个都包括源极和漏极区域。在一些实施例中，源极和漏极区域任选地包括N型轻掺杂漏极(LDD)。N型LDD具有与P型阱区域相反的掺杂物类型。在其他实施例中，源极和漏极区域分别包括硅化物区域。
在其他实施例中，N型晶体管205和207的源极区域和漏极区域可以分别包括应力结构(未示出)。应力结构可以修改N型晶体管205和207的沟道中的载流子迁移率。在一些实施例中，应力结构分别包括单个SiC或SixC1-x层、多层SiC或SixC1-x结构、外延结构、化合物材料结构、可修改N型晶体管205和207的载流子迁移率的其他材料、或任何它们的组合。
参照图2B，栅电极220a至220d分别包括界面介电层。界面介电层可设置在衬底的上方。界面介电层可包括诸如氧化硅、氮化硅、氮氧化硅、其他栅极电介质材料或任何它们的组合的材料。
在一些实施例中，栅电极220a至220d分别包括多层结构，其可以包括至少一个高介电常数(高k)层和至少一个金属功函数层。至少一个高k电介质材料可形成在界面层的上方。高k介电层可包括高k电介质材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他适当高k电介质材料或任何它们的组合。在一些实施例中，可进一步从金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝合金、其他适当材料或任何它们的组合中选择高k材料。
在一些实施例中，多层结构的至少一个金属功函数层可包括至少一个P金属功函数层和/或至少一个N金属功函数层。在其他实施例中，P型晶体管201和203的栅电极220a至220d的每一个的至少一个金属功函数层可以仅包括至少一个P金属功函数层而没有N金属功函数层。在一些实施例中，P型功函数材料可包括诸如钌、钯、铂、钴、镍、和导电金属氧化物和/或其他适当材料的合成物。N型金属材料可包括诸如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛或碳化铝)、铝化物、和/或其他适当材料的合成物。
在一些实施例中，N型晶体管205和207的栅电极220a至220d的至少一个金属功函数层可以仅包括至少一个N型金属功函数层而没有P型金属功函数层。在一些实施例中，N型金属材料可包括诸如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛或碳化铝)、铝化物、和/或其他适当材料的合成物。
在一些实施例中，多层结构可包括至少一个扩散阻挡。至少一个扩散阻挡可设置在栅极电介质材料和功函数金属材料之间。扩散阻挡可以被配置为防止功函数金属材料的金属离子扩散到栅极电介质材料中。扩散阻挡可包括诸如氧化铝、铝、氮化铝、钛、氮化钛(TiN)、钽、氮化钽、其他适当材料、和/或它们的组合的至少一种材料。
参照图2B，栅电极220a至220d分别包括导电层。导电层可以被多层结构环绕。导电层可以由诸如铝、铜、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、和/或其他适当材料的至少一种材料制成。
参照图2B，金属线231a至231c和231d和231f分别设置在有源区域210a和210b的上方并与有源区域210a和210b电耦合。金属线235a至235f分别设置在金属线231a至231f的上方并与金属线231a至231f电耦合。在一些实施例中，金属线231a至231f和235a至235f在它们的底部区域中分别包括至少一个阻挡层(未示出)。阻挡层可包括诸如氧化铝、铝、氮化铝、钛、氮化钛(TiN)、钽、氮化钽、其他适当材料、和/或它们的组合的至少一种材料。在一些实施例中，金属线231a至231f和235a至235f可以分别由诸如铝、铜、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、和/或其他适当材料的至少一种导电材料制成。
注意，金属结构237a和237b可以可选地分别形成在栅电极220b和220c的上方并与栅电极220b和220c电耦合。在一些实施例中，金属结构237a和237b可以由与金属线235a至235f相同或类似的材料制成。
参照图2B，连接插塞250a至250g被分别设置在金属线235a至235d、235f和金属结构237a和237b的上方并与它们电耦合。在一些实施例中，连接插塞250a至250g在它们的底部区域中分别包括至少一个阻挡层(未示出)。阻挡层可包括诸如氧化铝、铝、氮化铝、钛、氮化钛(TiN)、钽、氮化钽、其他适当材料、和/或它们的组合的至少一种材料。在一些实施例中，连接插塞250a至250g分别由诸如铝、铜、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、和/或其他适当材料的至少一种导电材料制成。
参照图2B，供电轨道240a和240b分别被设置在连接插塞250a、250c和250e的上方并与连接插塞250a、250c和250e电耦合。金属线240至240e分别在连接插塞250f、250b、250d和250g的上方进行布线并与它们电耦合。在一些实施例中，供电轨道240a和240b以及金属线240c至240e在它们的底部区域中分别包括至少一个阻挡层。阻挡层可包括诸如氧化铝、铝、氮化铝、钛、氮化钛(TiN)、钽、氮化钽、其他适当材料和/或它们的组合的至少一种材料。在一些实施例中，供电轨道240a和240b以及金属线240c至240e分别由诸如铝、铜、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、和/或其他适当材料的至少一种导电材料制成。
图7是示出用于电路设计的示例性计算机系统的示意图。在图7中，计算机系统700可包括与处理器715电耦合的计算机可读存储介质711。
在一些实施例中，计算机可读存储介质711被配置为存储与上面参照图2B、图4A至图4B、图5A至图5B和图6B描述的布局相对应的数据库文件。在一些实施例中，计算机可读存储介质711可以为电、磁、光、电磁、红外、半导体系统(或装置或设备)、和/或传播介质。例如，计算机可读存储介质711可包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质711可包括压缩盘只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)、和/或数字通用盘(DVD)。
在一些实施例中，处理器715可被配置为执行上面参照图3描述的工艺310至330中的至少一个。例如，处理器715可执行将布局的数据库文件转换为多层光掩模的下线工艺。在一些实施例中，处理器可以用计算机程序码来编码。处理器715可被配置为执行用于设计集成电路的计算机程序码。处理器715可以为中央处理单元(CPU)、多处理器、分布处理系统、和/或任何适当的处理单元。
在本申请的第一示例性实施例中，设计集成电路的方法包括：在第一标准单元中布置有源区域。至少一个栅电极被布线，与第一标准单元中的有源区域重叠。至少一个金属线结构被布线，与第一标准单元中的有源区域重叠。至少一个金属线结构基本上平行于栅电极。与第一标准单元中的至少一个金属线结构基本垂直地对第一供电轨道进行布线。第一供电轨道与至少一个金属线结构重叠。第一供电轨道具有与至少一个金属线结构相邻的平坦边缘。第一连接插塞被布置在第一供电轨道与第一标准单元中的至少一个金属线结构重叠的区域中
在本申请的第二示例性实施例中，集成电路包括设置在衬底上方的第一标准单元。第一标准单元包括有源区域。至少一个栅电极与第一标准单元中的有源区域重叠。至少一个金属线结构与第一标准单元中的有源区域重叠。至少一个金属线结构基本上平行于栅电极。第一供电轨道基本上垂直于第一标准单元中的至少一个金属线结构。第一供电轨道与至少一个金属线结构重叠。第一供电轨道具有与至少一个金属线结构相邻的平坦边缘。第一连接插塞被设置在第一供电轨道与第一标准单元中的至少一个金属线结构重叠的区域中。
前面概述了多个实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面，本领域的技术人员应该理解，它们可以容易地将本公开用作设计和修改用于执行与本文所引入实施例相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效构造不背离了本公开的精神和范围，并且他们可以进行各种改变、替换和修改而不背离本公开的精神和范围。

Claims (19)

1.一种设计集成电路的方法，所述方法包括：
在第一标准单元中布置有源区域；
对至少一个栅电极进行布线，所述至少一个栅电极与所述第一标准单元中的所述有源区域重叠；
对至少一个金属线结构进行布线，所述至少一个金属线结构与所述第一标准单元中的所述有源区域重叠，所述至少一个金属线结构基本平行于所述栅电极；
对第一供电轨道进行布线，所述第一供电轨道基本上垂直于所述第一标准单元中的所述至少一个金属线结构，所述第一供电轨道与所述至少一个金属线结构重叠，其中，所述第一供电轨道具有与所述至少一个金属线结构相邻的平坦边缘；以及
在所述第一供电轨道与所述第一标准单元中的所述至少一个金属线结构重叠的区域中布置第一连接插塞。
2.根据权利要求1所述的方法，其中，对所述至少一个金属线结构进行布线包括：
对与所述第一标准单元中的所述有源区域重叠的第一金属线进行布线；以及
对与所述第一金属线和所述第一标准单元中的所述第一供电轨道重叠的第二金属线进行布线。
3.根据权利要求2所述的方法，其中，所述第一金属线具有第一长度，所述第一长度基本上等于或短于所述有源区域的宽度。
4.根据权利要求2所述的方法，其中，所述第二金属线具有第二长度，所述第二长度基本上等于或长于所述有源区域的宽度。
5.根据权利要求1所述的方法，还包括：
使所述第一标准单元和第二标准单元邻接，其中，所述第二标准单元包括第二供电轨道和与所述第二供电轨道重叠的第二连接插塞；以及
用第三连接插塞替换所述第一连接插塞和所述第二连接插塞，其中，所述第三连接插塞的面积大于所述第一连接插塞和所述第二连接插塞的面积总和。
6.根据权利要求5所述的方法，其中，用所述第三连接插塞替换所述第一连接插塞和所述第二连接插塞包括：
确定所述第一连接插塞和所述第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则所述第一连接插塞和所述第二连接插塞被所述第三连接插塞替换。
7.根据权利要求5所述的方法，其中，用所述第三连接插塞替换所述第一连接插塞和所述第二连接插塞包括：
确定所述第一连接插塞和所述第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则所述第一连接插塞和所述第二连接插塞被合并以形成所述第三连接插塞。
8.根据权利要求5所述的方法，其中，用所述第三连接插塞替换所述第一连接插塞和所述第二连接插塞包括：
布置覆盖所述第一连接插塞的伪槽，其中，所述伪槽的面积大于所述第一连接插塞的面积；
在使所述第一标准单元和所述第二标准单元邻接之后，确定所述第二连接插塞是否与所述伪槽重叠，其中，如果所述第二连接插塞与所述伪槽重叠，则所述第一连接插塞和所述第二连接插塞被所述第三连接插塞替换或者被合并以形成所述第三连接插塞。
9.一种设计集成电路的方法，所述方法包括：
在第一标准单元中布置有源区域；
对至少一个栅电极进行布线，所述至少一个栅电极与所述第一标准单元中的所述有源区域重叠；
对第一金属线进行布线，所述第一金属线与所述第一标准单元中的所述有源区域重叠，所述第一金属线基本平行于所述至少一个栅电极；
对第二金属线进行布线，所述第二金属线与所述第一金属线重叠，所述第二金属线基本上平行于所述至少一个栅电极；
对第一供电轨道进行布线，所述第一供电轨道基本上垂直于所述第一标准单元中的所述第二金属线结构，所述第一供电轨道与所述第二金属线结构重叠，其中，所述第一供电轨道具有与所述至少一个金属线结构相邻的平坦边缘；
在所述第一供电轨道与所述第一标准单元中的所述第二金属线结构重叠的区域中布置第一连接插塞；
使所述第一标准单元和第二标准单元邻接，其中，所述第二标准单元包括第二供电轨道和与所述第二供电轨道重叠的第二连接插塞；以及
用第三连接插塞替换所述第一连接插塞和所述第二连接插塞，其中，所述第三连接插塞的面积大于所述第一连接插塞和所述第二连接插塞的面积总和。
10.根据权利要求9所述的方法，其中，所述第一金属线具有第一长度，所述第一长度基本上等于或短于所述有源区域的宽度。
11.根据权利要求9所述的方法，其中，所述第二金属线具有第二长度，所述第二长度基本上等于或长于所述有源区域的宽度。
12.根据权利要求9所述的方法，其中，用所述第三连接插塞替换所述第一连接插塞和所述第二连接插塞包括：
确定所述第一连接插塞和所述第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则所述第一连接插塞和所述第二连接插塞被所述第三连接插塞替换。
13.根据权利要求9所述的方法，其中，用所述第三连接插塞替换所述第一连接插塞和所述第二连接插塞包括：
确定所述第一连接插塞和所述第二连接插塞之间的间隔是否违反了设计规则检查(DRC)，其中，如果违反了DRC，则所述第一连接插塞和所述第二连接插塞被合并以形成所述第三连接插塞。
14.根据权利要求9所述的方法，其中，用所述第三连接插塞替换所述第一连接插塞和所述第二连接插塞包括：
布置覆盖所述第一连接插塞的伪槽，其中，所述伪槽的面积大于所述第一连接插塞的面积；
在使所述第一标准单元和所述第二标准单元邻接之后，确定所述第二连接插塞是否与所述伪槽重叠，其中，如果所述第二连接插塞与所述伪槽重叠，则所述第一连接插塞和所述第二连接插塞被所述第三连接插塞替换或者被合并以形成所述第三连接插塞。
15.一种集成电路，包括：
第一标准单元，设置在衬底的上方，其中，所述第一标准单元包括：
有源区域；
至少一个栅电极，与所述第一标准单元中的所述有源区域重叠；
至少一个金属线结构，与所述第一标准单元中的所述有源区域重叠，所述至少一个金属线结构基本上平行于所述栅电极；
第一供电轨道，基本上垂直于所述第一标准单元中的所述至少一个金属线结构，所述第一供电轨道与所述至少一个金属线结构重叠，其中，所述第一供电轨道具有与所述至少一个金属线结构相邻的平坦边缘；以及
第一连接插塞，位于所述第一供电轨道与所述第一标准单元中的所述至少一个金属线结构重叠的区域中。
16.根据权利要求15所述的集成电路，其中，所述至少一个金属线结构包括：
第一金属线，与所述有源区域重叠；以及
第二金属线，与所述第一金属线和所述第一供电轨道重叠。
17.根据权利要求16所述的集成电路，其中，所述第一金属线具有第一长度，所述第一长度基本上等于或短于所述有源区域的宽度。
18.根据权利要求16所述的集成电路，其中，所述第二金属线具有第二长度，所述第二长度基本上等于或长于所述有源区域的宽度。
19.根据权利要求15所述的集成电路，还包括：
第二标准单元，与所述第一标准单元邻接，所述第一标准单元和所述第二标准单元共享所述第一供电轨道，其中，第二连接插塞与所述第一供电轨道重叠，所述第一标准单元和所述第二标准单元共享所述第二连接插塞，所述第二连接插塞的面积大于所述第一连接插塞的面积。
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