CN103928457A - 天线二极管电路及其制造方法 - Google Patents
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Abstract
本申请描述了一种具有天线二极管的集成电路。该集成电路包括衬底、晶体管、第一和第二扩散区以及伪栅极。该晶体管以及第一和第二扩散区可以形成在衬底内。该晶体管将其栅极结构设置在衬底上。伪栅极结构可以被设置在衬底的一个区域上，使得其分隔第一扩散区和第二扩散区。伪栅极结构还可以耦合到晶体管栅极结构。
Description
本申请要求2012年12月7日提交的美国专利申请No.13/708，556的优先权，在此通过引用将其整体并入本文。
背景技术
天线效应是在制造集成电路期间发生的现象。当由于某些半导体制造工艺生成的大量电荷流经晶体管结构进入半导体衬底时，这种现象可能发生，由此使栅极氧化物击穿。因此天线效应降低成品率，并引起集成电路的可靠性问题。
天线二极管经常被用于减轻天线效应。通常，天线二极管被插入到易于受天线效应影响的集成电路上的区域中。可以通过由天线设计规则管理的天线违规检查来确定形成天线二极管的位置。天线设计规则可能取决于当前最先进工艺技术节点。
天线二极管的设计和尺寸在众多工艺时代中相对地保持相同。然而，随着更新的工艺节点，在集成电路器件上插入天线二极管已变得明显更具挑战性。为了在集成电路上包括天线二极管，可能需要对集成电路的版图做出大幅改动(其中的一些或全部可能需要手动执行)。与其他功能电路相比，天线二极管还可能在集成电路上占据不成比例的大面积。
正是在这种背景下提出本文所描述的实施例。
发明内容
本文描述的实施例包括天线二极管电路和制造天线二极管电路的方法。应当理解的是这些实施例可以以多种方式实现，例如工艺、装置、系统、设备或方法。下面描述几个实施例。
在一个实施例中，公开一种可以克服集成电路中的天线效应的天线二极管电路结构。该天线二极管可以起到将任何累积的电荷(例如在导电迹线的表面上积累的电荷)放电到地的作用。天线二极管在集成电路内不需要额外面积，因为它利用邻近伪栅极的版图面积。此外，天线二极管可以易于在集成电路版图上形成，因为它不需要对版图进行显著改动。
在一个实施例中，描述了一种具有天线二极管的集成电路。该集成电路包括衬底、晶体管、第一和第二扩散区以及伪栅极。该晶体管以及第一和第二扩散区可以形成在衬底中。该晶体管具有设置在衬底上的关联栅极结构。该伪栅极结构可以设置在衬底的一个区域上，使得该伪栅极结构分隔第一扩散区和第二扩散区。该伪栅极结构还可耦合到晶体管栅极结构。
在替代实施例中，描述了具有天线二极管的另一集成电路。该集成电路包括衬底、晶体管、天线二极管和伪栅极结构。该晶体管和该天线二极管被形成在该衬底上。这样形成伪栅极结构，使得它在衬底上的天线二极管电路上方延伸。
在另一个实施例中，描述了一种形成具有天线二极管的集成电路的方法。该方法包括在衬底上形成伪栅极结构。形成伪栅极结构之后，该方法包括将掺杂剂注入到衬底中以在衬底中形成一对扩散区。该对扩散区可以紧邻伪栅极结构而形成。
在替代实施例中，描述了制造具有天线二极管的集成电路的另一种方法。该方法包括形成晶体管栅极结构和多个伪栅极结构。该晶体管栅极结构和多个伪栅极结构可以被定位成彼此接近。此外，多个伪栅极结构可以平行于晶体管栅极结构。该方法进一步包括形成紧邻该晶体管栅极结构的至少一个第一扩散区对和紧邻选定的一个伪栅极结构的至少一个第二扩散区对。此外，该方法包括形成耦合晶体管栅极结构和第二扩散区对中的至少一个扩散区的导电路径。
发明的进一步特征、其性质和各种优点将从附图和优选实施例的下列详细描述中变得更加显而易见。
附图说明
图1示出根据本发明一个实施例的具有天线二极管电路的示例性集成电路(IC)。
图2示出根据本发明一个实施例的天线二极管电路的实施方式。
图3示出根据本发明一个实施例的图2的天线二极管电路的横截面侧视图。
图4示出根据本发明一个实施例的设计集成电路上的天线二极管的方法。
图5示出根据本发明一个实施例的天线二极管电路的另一种实施方式。
图6示出根据本发明一个实施例的图3的天线二极管电路的横截面侧视图。
图7示出根据本发明一个实施例的制造天线二极管电路的方法。
具体实施方式
下列实施例描述天线二极管电路和制造天线二极管电路的方法。然而，本领域技术人员将认识到可以在没有这些具体细节中的一些或全部的情况下实施当前的示例性实施例。在其他实例中，众所周知的操作未详细描述，以避免不必要地模糊当前的实施例。
图1(旨在进行说明而非限制)示出了根据本发明一个实施例的集成电路(IC)10。集成电路10至少可以包括输入/输出(I/O)电路30、存储和处理电路50以及锁相环(PLL)电路40。在一个实施例中，这些电路可以被布置在如图1所示的IC(例如IC10)上。
在一个实例中，集成电路10可以是可编程逻辑器件(PLD)，例如现场可编程门阵列(FPGA)器件。应当认识到，PLD可以被编程或配置为包括定制的电路设计。较之于固定设计的集成电路(例如专用集成电路(ASIC))，这提供了优点。在一个实施例中，PLD(例如IC10)可以包括被配置为执行多种功能中任何一种功能的可编程逻辑元件。在一个实例中，可编程逻辑元件可以被配置为存储和处理电路50。
仍参照图1，I/O电路30可以被放置在IC10的外围。I/O电路30可以通过连接到IC封装件上的引脚的I/O焊盘将IC10的内部电路(例如存储和处理电路50)耦合到外部电路。为了避免使图1过度复杂，未显示I/O电路30的细节。
仍参照图1的实施例，IC10的每个角可以包括PLL电路40。锁相环电路40可以用于生成具有不同的各自频率的时钟信号。每个PLL40可以输出具有相对稳定的频率并具有低的频率杂散和良好的相位噪声的信号。来自各个PLL40的输出信号可以被传输到IC10内的电路或可耦合到IC10的外部电路。
在图1的实施例中，存储和处理电路50可以在IC10上占据相对较大的区域。在一个实施例中，存储和处理电路50可以包括多个存储元件，例如可用于存储/检索数据的存储器电路、寄存器和/或锁存器。存储和处理电路50还可以包括处理电路，例如可用于对接收的信号执行运算或转换功能的触发器、多路复用器和/或互连。
存储和处理电路50中的电路可以由多个晶体管形成。每个晶体管可以包括栅电极以及源扩散区和漏扩散区。存储和处理电路50还可以包括天线二极管电路100，正如图1的实施例所示。天线二极管电路100可用于可制造性设计(DFM)的目的。在一个实施例中，天线二极管电路100可以被用于克服在存储和处理电路50内形成晶体管时的天线效应。
应当认识到，在晶圆制造工艺期间，尤其是在金属层上制造金属通路期间，可能出现天线效应。例如，因为由化学机械抛光(CMP)工艺生成的金属通路上的比较大的摩擦，可能生成静电荷。如果积累的电荷足够大，它可能流过晶体管进入衬底中，并损坏在晶体管栅极下方形成的栅极氧化物材料。通过晶体管的电荷流动还可能损坏PN结(例如P型区域和N型区域相遇处的结)。
因此，天线二极管电路100可以充当静电荷的安全放电通路。在一个实施例中，天线二极管电路100可以被放置在晶体管的栅极附近。自动化的计算机辅助设计(CAD)工具可以被用于根据具体的天线设计规则来设计天线二极管电路100。
图2(旨在进行说明而非限制)示出了根据本发明一个实施例的存储和处理电路50的顶视图。存储和处理电路50包括由两个晶体管结构160包围的天线二极管电路100。在各个晶体管结构160与天线二极管电路100之间还可能存在至少一个伪栅极结构120。
天线二极管电路100可以包括伪栅极结构120、一对扩散区130和互连150。伪栅极结构120可以是形成在集成电路的衬底上方的电极。在一个实施例中，伪栅极结构120可以不耦合到任何电源或电路，并且可以处于浮动电压电平。伪栅极结构120也可以形成为DFM需求的一部分。因此，伪栅极结构120可以包含与晶体管栅极结构140类似的材料。在一个实例中，该材料可以是多晶体的硅(多晶硅)。
仍参照图2，该对扩散区130可以紧邻伪栅极结构120形成。扩散区130可以为金属通路(例如，金属通路320，其细节将参照图3进行描述)上的积累电荷提供安全的放电通路。
在一个实施例中，每个扩散区130的尺寸取决于需被放电的电荷量。如图1所描述，积累的电荷量可能取决于许多因素(例如，积累的电荷量可能取决于有多少金属通路暴露于CMP工艺)。应当认识到，如果大部分金属通路被暴露于该工艺，则积累的电荷量将增加。因此，在这种情况下，在天线二极管电路100内可能需要相对较大的扩散区130。
仍参照图2的实施例，当扩散区130被N阱区包围时，可以使用P型掺杂剂来掺杂扩散区130。相应地，当扩散区130被P型衬底区包围时，可以使用N型掺杂剂来掺杂扩散区130。应当认识到，尽管在天线二极管电路50内显示了矩形扩散区(例如，扩散区130)，但在此背景下可以应用不同形状的扩散区。
在图2的实施例中，每一个晶体管结构160都可以包括栅极结构140、源-漏区180和互连150。栅极结构140可以用作允许电流在源-漏区180之间传播的闸门。在一个实例中，当向栅极结构140提供电压时，电流可以从源区(例如，以栅极结构140为基准的源-漏区180的左侧部分)传播到漏区(例如，以栅极结构140为基准的源-漏区180的右侧部分)。应当认识到，栅极结构140可以耦合到提供栅极电压的集成电路中的其它电路。在一个实施例中，栅极结构140可以由多晶硅材料组成。
如图2所示，源-漏区180可以紧邻栅极结构140定位。在一个实例中，源-漏区180位于栅极结构140的左侧和右侧，类似于位于伪栅极结构120的左侧和右侧的扩散区130。此外，类似于扩散区130，也可以将P+或N+掺杂剂注入源-漏区180。在一个实施例中，当源-漏区130的周围区域是N阱区时，源-漏区180可以是P掺杂的。在另一个实施例中，当源-漏区130的周围区域是p衬底区时，源-漏区180可以是N掺杂的。应当认识到，源-漏区180的注入可以与扩散区130的注入同时执行。
在图2的实施例中，互连150可以耦合扩散区130和源-漏区180。在一个实施例中，互连150可以是将金属层上的金属通路(例如，图3的金属通路320)耦合到扩散区130或源-漏区180的多个导电通孔。
图3(旨在进行说明而非限制)示出了根据本发明一个实施例的集成电路300的横截面视图。如图3所示，集成电路300可以包括天线二极管电路100和晶体管结构160。IC300可以在p型硅衬底350上制造。应当认识到，尽管P型硅衬底(例如，P型硅衬底350)可能是更常用的衬底之一，但在此背景下也可以使用其它衬底(例如N型硅衬底、SiGe衬底等)。
仍参考图3，N阱360可以形成于P型硅衬底350内。应当认识到，可以使用将N型掺杂剂扩散到P型硅衬底350内的工艺来制造N阱360。晶体管结构160的源-漏区180和天线二极管电路100的扩散区130可以形成在N阱区360内。浅沟槽隔离(STI)310也可以形成在N阱区360内。
浅沟槽隔离310可以被放置在晶体管结构160和天线二极管电路100之间。在一个实施例中，STI310也可以形成在晶体管结构160和天线二极管电路100的周边上。STI310可以提供有源结构(例如，晶体管结构160和天线二极管电路100)之间的隔离。
仍参考图3，伪栅极结构120可以被设置在STI310上方。伪栅极结构120可以被用于制造工艺临界尺寸内的晶体管栅极结构140。应当认识到，半导体器件(例如，IC300)的临界尺寸可以被定义为可为特定工艺节点形成的最小几何尺寸。
仍参照图3的实施例，互连150可以耦合到扩散区130或源-漏区180中的任意一个。互连150可以包括提供从金属通路320到扩散区130的连接的一个互连，并且可以包括提供从源-漏区180到金属通路320的连接的另一个互连。
图4(旨在进行说明而非限制)示出了根据本发明一个实施例的设计集成电路上的天线二极管电路的方法400。在一个实施例中，方法400可以由CAD工具执行。在步骤410处，晶体管结构被形成于衬底上。该晶体管结构可类似于图2中的晶体管结构160的顶视图。该晶体管结构可以包括栅极、漏极和源极。在一个实施例中，晶体管结构可以是图1中的存储和处理电路50的部分电路。
在步骤420处，伪栅极结构被布置成邻近该晶体管结构。在一个实施例中，该伪栅极结构可以类似于图2中的伪栅极结构120的顶视图。应当认识到，伪栅极结构的插入可以用于DFM目的(即用于形成临界尺寸内的晶体管栅极)。例如，在20纳米(nm)的工艺节点处，在晶体管栅极结构的每一侧(即左侧和右侧)上可能存在至少两个伪栅极结构。
在步骤430处，执行天线违规检查。应当认识到，可以基于可用于识别天线效应概率的天线规则来执行天线违规检查。应当认识到，天线规则可能考虑不同的因素。在一个实施例中，天线规则可能考虑包括栅极的面积与包括金属通路的暴露面积之间的比率。应当认识到，可以由CAD工具执行天线违规检查。
在步骤440处，通过天线违规检查确定是否存在天线违规。当没有违规时，方法400结束。然而，当基于给定的天线规则存在天线违规时，方法400前进到步骤450。在步骤450处，可以通过邻近伪栅极结构的版图放置扩散区而创建天线二极管电路。因此，扩散区版图可以与伪栅极结构的版图相关联。扩散区和伪栅极结构可以类似于图2的扩散区130和伪栅极120的顶视图。天线二极管电路可以类似于图2的天线二极管电路100的顶视图。
最后，在步骤460处，晶体管栅极结构耦合到天线二极管电路的扩散区。在一个实施例中，晶体管栅极结构的版图通过导电通路耦合到扩散区。导电通路可以包括图3的互连150和金属路径320。
应当认识到，在步骤460之后，该集成电路可以包括晶体管结构和天线二极管电路。在一个实施例中，该版图可能类似于图2的实施例中所示的版图。
图5(旨在进行说明而非限制)示出了根据本发明一个实施例的集成电路500的顶视图。应当认识到，集成电路500与图2的集成电路200具有相似性，因此为了简便起见，可能不再详细描述上面已经描述过的元件(例如，晶体管结构160和天线二极管电路100)。在图5的实施例中，天线二极管电路100内的扩散区130的一侧(例如，右侧或左侧)可以不包括互连150。
根据一个实施例，与图2的版图结构200相比，缺少来自扩散区130一侧的互连150为制造金属通路提供了更大的灵活性，因为集成电路上的空间可能是有限的。
图6(旨在进行说明而非限制)示出了根据本发明一个实施例的集成电路600的横截面视图。集成电路600可以与图5的集成电路500具有相似性。因此，集成电路600可以包括晶体管结构160和天线二极管电路100。集成电路600也可以与图3的集成电路300具有相似性，因此为了简洁起见，不再详细描述在上面已经描述过的元件(例如，晶体管结构160和天线二极管电路100)。在图6的实施例中，在天线二极管电路100的一侧(例如，右扩散区130)上可能没有互连(例如，互连150)。因此，这可能提供为集成电路600建立其他连接的灵活性。
图7(旨在进行说明而非限制)示出了根据本发明一个实施例的制造集成电路的方法。在一个实施例中，方法700可以用于制造集成电路(例如，图2的集成电路200或图5的集成电路500)。应当认识到，在此可能没有详细论述其它众所周知的工艺步骤。
在步骤710处，识别P型硅衬底上的区域。天线二极管电路可以形成于该区域上。在一个实施例中，天线二极管电路可以类似于图3和图6的天线二极管电路100。可以基于不同的因素选择该区域。例如，可以选择形成多个晶体管的区域，其可能易于受到天线效应的影响。
在步骤720处，在所识别的区域上形成N阱。N阱可以通过N型掺杂剂的扩散形成。在一个实施例中，N阱类似于图3和图6的N阱360。应当认识到，N阱可以基本填满所选区域。
随后，在步骤730处，在N阱上方的衬底上形成伪多晶硅。在一个实施例中，该伪多晶硅可以类似于图3和图5的伪栅极结构120。可以使用沉积工艺(例如低压化学气相沉积(LPCVD)工艺)形成该伪多晶硅。在一个实施例中，步骤730可以与晶体管栅极结构(例如，图3和图6的晶体管栅极结构140)的形成同时执行。
在步骤740处，P+掺杂剂被注入到衬底中以在N阱内形成扩散区。注入的区域可以紧邻伪多晶硅。应当认识到，在注入工艺期间，暴露于P+掺杂剂的衬底上的区域可以包括伪多晶硅区域和邻近伪多晶硅的区域。然而，只有邻近伪多晶硅的区域可以用P+掺杂剂注入。在一个实施例中，所得到的注入区域可以类似于图3和图6中的扩散区130。
在步骤750处，与伪多晶硅相关联的扩散区耦合到附近晶体管的栅极。在一个实施例中，扩散区可以通过导电通路(例如分别为图3和图5的金属通路320和互连150)耦合到栅极。应当认识到，扩散区与晶体管的栅极的耦合可以减少天线效应。在一个实施例中，如图3所示，两个扩散区可以耦合到晶体管的栅极。在另一个实施例中，如图6所示，只有单个扩散区可以耦合到晶体管的栅极。
迄今已描述了关于集成电路的实施例。本文所描述的方法和装置可以并入到任何合适的电路中。例如，它们可以被并入多种类型的器件，例如可编程逻辑器件、专用标准产品(ASSP)以及专用集成电路(ASIC)。可编程逻辑器件的示例包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)，仅举几例。
在本文中一个或多个实施例中描述的可编程逻辑器件可以是数据处理系统的一部分，该数据处理系统包含下列组件中的一个或更多个：处理器；存储器；IO电路；以及外围设备。该数据处理可以用在各种各样的应用中，例如计算机联网、数据联网、仪表、视频处理、数字信号处理或者期望使用可编程或可再编程逻辑的优点的任何合适的其他应用。可编程逻辑器件可以用于执行各种不同的逻辑功能。例如，可编程逻辑器件可以被配置为与系统处理器协同工作的处理器或控制器。可编程逻辑器件还可以用作仲裁器，用于仲裁对数据处理系统中的共享资源的访问。在另一个示例中，可编程逻辑器件可被配置为处理器与系统中其他组件之一之间的接口。在一个实施例中，可编程逻辑器件可以是由Altera公司所拥有的设备族群之一。
虽然以特定顺序描述了操作方法，但应当理解的是，可以在所述操作之间执行其他操作，所述操作可被调整以使得它们发生在稍微不同的时间，或者所述操作可以分布在一个系统中，该系统允许处理操作以与处理相关联的各种间隔发生，只要以期望的方式执行重叠操作的处理即可。
虽然为了清楚的目的而在一些细节方面描述了前述发明，但显而易见的是在所附权利要求的范围内可以实施某些变化和修改。因此，当前的实施例应被视为是说明性的而非限制性的，并且本发明不限于本文给出的细节，而是可以在所附权利要求的范围和等同物内进行修改。
附加实施例
附加实施例1.一种集成电路，其包括：衬底；在所述衬底中形成的晶体管，其中所述晶体管包括设置在所述衬底上并处于晶体管扩散区之间的晶体管栅极结构；在所述衬底中形成的第一和第二扩散区；以及设置在所述衬底中的一个区域上的伪栅极结构，其中所述伪栅极结构设置于其上的区域将所述第一扩散区和所述第二扩散区分隔，并且其中所述第一扩散区耦合到所述晶体管栅极结构。
附加实施例2.如附加实施例1所述的集成电路，其中紧邻所述衬底中所述伪栅极结构设置于其上的区域形成所述第一和第二扩散区。
附加实施例3.如附加实施例1所述的集成电路，其中所述第二扩散区耦合到所述晶体管栅极结构，并且其中所述第一和第二扩散区用作所述晶体管的天线二极管电路。
附加实施例4.如附加实施例1所述的集成电路，其进一步包括：在所述晶体管与所述第一和第二扩散区之间的衬底中形成的浅沟槽隔离结构。
附加实施例5.如附加实施例4所述的集成电路，其进一步包括：在所述浅沟槽隔离结构上形成的附加伪栅极结构。
附加实施例6.如附加实施例1所述的集成电路，其进一步包括：在所述晶体管栅极结构与所述伪栅极结构之间的衬底上形成的至少一个附加伪栅极结构。
附加实施例7.如附加实施例1所述的集成电路，其中所述伪栅极结构包括浮动多晶硅栅极结构。
附加实施例8.如附加实施例1所述的集成电路，其中所述第一和第二扩散区包括具有第一掺杂类型的衬底材料，并且其中分隔所述第一扩散区和所述第二扩散区的区域包括具有不同于所述第一掺杂类型的第二掺杂类型的衬底材料。
附加实施例9.一种集成电路，其包括：衬底；在所述衬底中形成的晶体管；在所述衬底中形成的天线二极管电路；以及在所述衬底上的所述天线二极管电路上方延伸的伪栅极结构。
附加实施例10.如附加实施例9所限定的集成电路，其中所述晶体管包括栅极，其中所述天线二极管电路包括在所述衬底中形成的多个扩散区，并且其中所述天线二极管电路中的所述多个扩散区中的至少一个扩散区耦合到所述栅极。
附加实施例11.如附加实施例9所限定的集成电路，其中所述晶体管包括栅极，其中所述天线二极管电路包括在所述衬底中形成的一对扩散区，并且其中所述天线二极管电路中的该对扩散区中的每个扩散区耦合到所述栅极。
附加实施例12.如附加实施例9所限定的集成电路，其中所述晶体管包括栅极，其中所述天线二极管电路包括在所述衬底中形成的一对扩散区，其中所述天线二极管电路中的该对扩散区中的至少一个扩散区耦合到所述栅极，其中该对扩散区具有第一掺杂类型，并且其中该对扩散区由所述衬底中被所述伪栅极结构覆盖并具有不同于所述第一掺杂类型的第二掺杂类型的区域分隔。
附加实施例13.如附加实施例9所限定的集成电路，其进一步包括：在所述晶体管与所述天线二极管电路之间的衬底中形成的浅沟槽隔离结构；以及在所述浅沟槽隔离结构上形成的至少一个附加伪栅极结构。
附加实施例14.如附加实施例9所限定的集成电路，其进一步包括另一个晶体管，其中两个晶体管都包括栅极，其中所述天线二极管电路包括在所述衬底中形成的多个扩散区，并且其中所述天线二极管电路中的所述多个扩散区中的至少一个扩散区耦合到所述栅极。
附加实施例15.一种制造集成电路的方法，其包括：在衬底上形成伪栅极结构；以及在形成所述伪栅极结构之后，将掺杂剂注入到衬底中以在紧邻所述伪栅极结构的衬底中形成一对扩散区。
附加实施例16.如附加实施例15所限定的方法，其进一步包括：在衬底中形成晶体管，其中所述晶体管包括晶体管栅极结构；以及形成将所述晶体管栅极结构耦合到该对扩散区中的至少一个扩散区的导电路径，其中至少一个扩散区用作所述晶体管栅极结构的天线二极管电路。
附加实施例17.如附加实施例16所限定的方法，在形成耦合所述晶体管栅极结构和一个扩散区的导电路径之后，形成另一个导电路径，所述另一个导电路径可操作以在该对扩散区的另一扩散区上转移信号或功率中的选定一个。
附加实施例18.如附加实施例17所限定的方法，其中所述晶体管被定位成靠近该对扩散区中的至少一个扩散区。
附加实施例19.如附加实施例17所限定的方法，其进一步包括：平坦化所述伪栅极结构和所述晶体管栅极结构，使得所述伪栅极结构和所述晶体管栅极结构展现出相同的高度，其中在平坦化期间，电荷在所述伪栅极结构和所述晶体管栅极结构上累积。
附加实施例20.如附加实施例15所限定的方法，其进一步包括：在所述衬底中形成晶体管，其中所述晶体管包括晶体管栅极结构；以及形成平行于所述晶体管栅极结构的多个附加伪栅极结构，其中每个所述附加伪栅极结构处于浮动电压电平。
附加实施例21.如附加实施例15所限定的方法，其进一步包括：在所述晶体管与所述天线二极管电路之间形成浅沟槽隔离结构；以及在所述浅沟槽隔离结构上形成附加伪栅极结构。
附加实施例22.一种制造集成电路的方法，其包括：形成具有晶体管栅极结构、源区和漏区的晶体管；当形成所述晶体管栅极结构时，形成靠近所述晶体管的多个伪栅极结构；当形成所述晶体管的源区和漏区时，形成紧邻选定的一个伪栅极结构的扩散区对；以及形成将所述晶体管栅极结构耦合到所述扩散区对中的至少一个扩散区的导电路径。
前述内容仅仅是说明本发明的原理，并且可由本领域技术人员做出各种修改而不脱离发明的范围和精神。前述实施例可以单独或以任何组合形式实现。
Claims (20)
1.一种集成电路，其包括：
衬底；
在所述衬底中形成的晶体管，其中所述晶体管包括设置在所述衬底上并且在晶体管扩散区之间的晶体管栅极结构；
在所述衬底中形成的第一和第二扩散区；以及
设置在所述衬底中的一个区域上的伪栅极结构，其中所述伪栅极结构设置于其上的区域分隔所述第一扩散区和所述第二扩散区，并且其中所述第一扩散区耦合到所述晶体管栅极结构。
2.如权利要求1所述的集成电路，其中紧邻所述衬底中所述伪栅极结构设置于其上的区域形成所述第一和第二扩散区。
3.如权利要求1所述的集成电路，其中所述第二扩散区耦合到所述晶体管栅极结构，并且其中所述第一和第二扩散区用作所述晶体管的天线二极管电路。
4.如权利要求1所述的集成电路，其进一步包括：
在所述晶体管与所述第一和第二扩散区之间的衬底中形成的浅沟槽隔离结构。
5.如权利要求4所述的集成电路，其进一步包括：
在所述浅沟槽隔离结构上形成的附加伪栅极结构。
6.如权利要求1所述的集成电路，其进一步包括：
在所述晶体管栅极结构与所述伪栅极结构之间的衬底上形成的至少一个附加伪栅极结构。
7.如权利要求1所述的集成电路，其中所述伪栅极结构包括浮动多晶硅栅极结构。
8.如权利要求1所述的集成电路，其中所述第一和第二扩散区包括具有第一掺杂类型的衬底材料，并且其中分隔所述第一扩散区和所述第二扩散区的所述区域包括具有不同于所述第一掺杂类型的第二掺杂类型的衬底材料。
9.一种集成电路，其包括：
衬底；
在所述衬底中形成的晶体管；
在所述衬底中形成的天线二极管电路；以及
在所述衬底上的所述天线二极管电路上方延伸的伪栅极结构。
10.如权利要求9所述的集成电路，其中该晶体管包括栅极，其中所述天线二极管电路包括在所述衬底中形成的多个扩散区，并且其中所述天线二极管电路中的所述多个扩散区中的至少一个扩散区耦合到所述栅极。
11.如权利要求9所述的集成电路，其中所述晶体管包括栅极，其中所述天线二极管电路包括在所述衬底中形成的一对扩散区，并且其中所述天线二极管电路中的该对扩散区中的每个扩散区耦合到所述栅极。
12.如权利要求9所述的集成电路，其中所述晶体管包括栅极，其中天线二极管电路包括在所述衬底中形成的一对扩散区，其中所述天线二极管电路中的该对扩散区中的至少一个扩散区耦合到所述栅极，其中该对扩散区具有第一掺杂类型，并且其中该对扩散区由所述衬底中被所述伪栅极结构覆盖并具有不同于所述第一掺杂类型的第二掺杂类型的区域分隔。
13.如权利要求9所述的集成电路，其进一步包括：
在所述晶体管与所述天线二极管电路之间的衬底中形成的浅沟槽隔离结构；以及
在所述浅沟槽隔离结构上形成的至少一个附加伪栅极结构。
14.如权利要求9所述的集成电路，其进一步包括另一个晶体管，其中两个晶体管都包括栅极，其中所述天线二极管电路包括在所述衬底中形成的多个扩散区，并且其中所述天线二极管电路中的所述多个扩散区中的至少一个扩散区耦合到所述栅极。
15.一种制造集成电路的方法，其包括：
在衬底上形成伪栅极结构；以及
在形成所述伪栅极结构之后，将掺杂剂注入到所述衬底中以在所述衬底中紧邻所述伪栅极结构形成一对扩散区。
16.如权利要求15所述的方法，其进一步包括：
在所述衬底中形成晶体管，其中所述晶体管包括晶体管栅极结构；以及
形成将所述晶体管栅极结构耦合到该对扩散区中的至少一个扩散区的导电路径，其中所述至少一个扩散区用作所述晶体管栅极结构的天线二极管电路。
17.如权利要求16所述的方法，其进一步包括：
在形成耦合所述晶体管栅极结构和一个扩散区的所述导电路径之后，形成另一个导电路径，所述另一个导电路径可操作以在该对扩散区的另一扩散区上转移信号或功率中的选定一个。
18.如权利要求17所述的方法，其进一步包括：
平坦化所述伪栅极结构和所述晶体管栅极结构，使得所述伪栅极结构和所述晶体管栅极结构展现出相同的高度，其中在平坦化期间，电荷在所述伪栅极结构和所述晶体管栅极结构上累积。
19.如权利要求15所述的方法，其进一步包括：
在所述衬底中形成晶体管，其中所述晶体管包括晶体管栅极结构；以及
形成平行于所述晶体管栅极结构的多个附加伪栅极结构，其中每个所述附加伪栅极结构处于浮动电压电平。
20.如权利要求15所述的方法，其进一步包括：
在所述晶体管与所述天线二极管电路之间形成浅沟槽隔离结构；以及
在所述浅沟槽隔离结构上形成附加伪栅极结构。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |