JP4220932B2 - 半導体集積回路の設計支援方法 - Google Patents
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Description
本発明は、半導体集積回路の半導体レイアウト設計の設計支援方法に関するものである。
従来、半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路は、例えば特許文献１に記載されるように、ＣＡＤツールを用いて設計される。
特開２００１−３５１９８５号公報
ところで、近年では、半導体素子の微細化に伴い、トランジスタのゲート電極から拡散層の端までの距離に応じて、トランジスタ特性が変化するという問題点が発生してきている。ＰｃｈＭＯＳトランジスタでは、トランジスタのゲート電極から拡散層の端までの距離が長いと、ゲート幅が同じＰｃｈＭＯＳトランジスタよりも電流が減少する。一方、ＮｃｈＭＯＳトランジスタでは、トランジスタのゲート電極から拡散層の端までの距離が短いと、ゲート幅が同じＮｃｈＭＯＳトランジスタよりも電流が減少する。そのため、メモリセルの配置間隔に依存し且つ繰り返し配置されるべき同一の回路である周辺回路において、トランジスタのゲート電極から拡散層の端までの距離が異なる場合には、各々の周辺回路において、トランジスタ特性が異なるために、回路特性が異なってしまい、これに起因して回路の安定動作が阻害されてしまう可能性がある。
しかしながら、従来の半導体集積回路のレイアウト設計システムは、レイアウト設計時に、トランジスタのゲート電極から拡散層の端までの距離がトランジスタ特性の変化量の目安となるが、このトランジスタのゲート電極から拡散層の端までの距離を表示したり、自動的にトランジスタ特性の変化量が少ないようなレイアウトを生成することはしていなかった。このため、設計者は、目視で、トランジスタ特性の電流の変化量を考慮しながら、トランジスタのゲート電極から拡散層の端までの距離をレイアウトする必要があったが、このレイアウト作業は簡単ではなく、所望通りのレイアウトになっていない場合も発生し易く、設計効率を下げる要因となってしまっている。
また、プロセス世代などの製造工程差により、トランジスタ特性の変動量も異なるため、レイアウト設計者が誤った距離で設計してしまう可能性もあった。
本発明の目的は、トランジスタ特性が、そのトランジスタのゲートから拡散層の端までの距離に応じて変化すること等に起因して、半導体回路の性能が劣化したり安定動作を妨げてしまう課題を改善するように、隣接するトランジスタ同士の分離領域の範囲を適切に設定できる設計支援方法を提供することにある。
以上の目的を達成するため、本発明では、多数のトランジスタのレイアウト設計時には、トランジスタ特性の変動量に合わせて、隣接するトランジスタ同士の分離領域を規定するレイヤー（換言すれば、拡散層を規定するレイヤー）を適切に設定するための指標を表示したり、そのような適切な範囲の分離領域をＣＡＤツールで自動生成させることとする。
すなわち、請求項１記載の発明の半導体集積回路の設計支援方法は、半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、前記隣接するトランジスタ同士の分離領域を規定するレイヤーとして、少なくとも製造プロセスから許される最小の長さを規定するレイヤーと、前記トランジスタの電流減少量が所定の基準値となるレイヤーとを表示する工程を有し、前記分離領域を規定する複数のレイヤー相互間では、前記ゲート電極から自己のレイヤーの端までの距離が異なることを特徴とする。
請求項２記載の発明の半導体集積回路の設計支援方法は、半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、前記隣接するトランジスタ同士の分離領域を規定する１つのレイヤーを表示すると共に、前記分離領域を規定するレイヤーの端と並行に、前記分離領域の端を指示するラインとして、少なくとも製造プロセスから許される最小の長さを規定するラインと、前記トランジスタの電流減少量が所定の基準値となるラインとを表示する工程を有し、前記分離領域を規定するレイヤーの端と前記ラインとの相互間では、前記ゲート電極からの距離が異なることを特徴とする。
請求項３記載の発明の半導体集積回路の設計支援方法は、半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、前記隣接するトランジスタ同士の分離領域を規定する１つのレイヤーを表示すると共に、前記トランジスタの特性に応じて、前記分離領域を規定するレイヤーの端と並行に、少なくとも製造プロセスから許される最小の長さを規定する色分け表示と、前記トランジスタの電流減少量が所定の基準値となる色分け表示とを行う工程を有し、前記分離領域を規定するレイヤーの端と前記複数の色分け表示の境界線との相互間では、前記ゲート電極からの距離が異なることを特徴とする。
請求項４記載の発明の半導体集積回路の設計支援方法は、半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、前記隣接するトランジスタ同士の分離領域を規定する１つのレイヤーを表示すると共に、前記トランジスタの特性に応じて、前記分離領域を規定するレイヤーの端と並行に、前記分離領域を規定するレイヤーの上下左右の端のうち前記ゲート電極と直行する方向の端から所定距離を隔てて、ラインを表示する工程を有し、前記ラインは、対向する他のトランジスタの分離領域の端を指示し、前記ラインの表示は、トランジスタの特性に応じて、前記分離領域の前記ゲート電極と直行する方向の端からの距離が異なる複数のラインの表示であり、前記複数のラインは、少なくとも製造プロセスから許される最小の長さを規定するラインと、前記トランジスタの電流減少量が所定の基準値となるラインとを含むことを特徴とする。
請求項５記載の発明の半導体集積回路の設計支援方法は、半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、前記隣接するトランジスタ同士の分離領域を規定するレイヤーを生成する工程と、前記生成された分離領域を規定するレイヤーを、前記隣接するトランジスタの特性に応じて、前記隣接するトランジスタ間に存在する分離領域をなくすように拡張する工程とを有することを特徴とする。
請求項６記載の発明の半導体集積回路の設計支援方法は、半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、デザインルールを変更して元レイアウトデータを目標レイアウトデータに変更する時に、隣接するトランジスタ同士の分離領域を規定するレイヤーを生成する工程と、前記生成された分離領域を規定するレイヤーを、前記隣接するトランジスタの特性に応じて、前記隣接するトランジスタ間に存在する分離領域をなくすように拡張する工程とを有することを特徴とする。
以上により、請求項１〜６記載の発明では、隣接するトランジスタ同士の分離領域を規定するレイヤーを生成するに際しては、その分離領域を規定するレイヤーの範囲を適切に設計できる指標が表示されたり、そのような適切な範囲のレイヤーをＣＡＤツールが自動生成するので、トランジスタのゲート電極から拡散層の端（分離領域規定レイヤーの端）までの距離が適切になって、所望のトランジスタ特性（電流量）が得れらて、設計された半導体集積回路の安定動作が良好に確保される。
以上説明したように、請求項１〜６記載の発明の半導体集積回路の設計支援方法によれば、設計者が目視にて、トランジスタのゲートから拡散層の端までの距離を測ることなく、その距離を適切に設定したレイアウトを採用できるので、レイアウト設計ミスによる回路特性の悪化を招くことがないと共に、レイアウト設計に要する時間も短縮されて、設計に要する費用も大幅に削減できる効果を奏する。
以下、本発明の実施形態を図面に基づいて説明する。
（実施形態１）
図１は、本発明の実施形態１である半導体集積回路の設計支援方法におけるトランジスタレイアウト生成図を示す。
図１は、本発明の実施形態１である半導体集積回路の設計支援方法におけるトランジスタレイアウト生成図を示す。
先ず、図１により本実施形態１の半導体集積回路の設計支援方法の概略構成を説明する。本実施形態の半導体集積回路の設計支援方法は、ＣＡＤツールを用いたＭＯＳトランジスタのレイアウト設計を例に説明する。実施形態２以降の説明も同様である。
図１に示す通り、通常、ＭＯＳトランジスタのレイアウトは、隣接するトランジスタ同士の分離領域を規定するレイヤーＯＤＡ１と、ゲート電極を規定するレイヤーＧＡＡ１とにより構成される。ここで、分離領域を規定するレイヤーＯＤＡ１以外の範囲が、シャロートレンチアイソレーション(ＳＴＩ)の分離領域となる。また、この分離領域を規定するレイヤーＯＤＡ１とゲート電極を規定するレイヤーＧＡＡ１との重なり部分がゲート電極部となり、分離領域を規定するレイヤーＯＤＡ１からゲート電極を規定するレイヤーＧＡＡ１を除いた部分がイオン注入される領域となる。
通常、ＭＯＳトランジスタ特性である電流値はＭＯＳトランジスタのゲート幅Ｗ及びゲート長Ｌにより決まる。しかし、近年、微細化が進み、シャロートレンチアイソレーション(ＳＴＩ)形成時にストレスが生じ、その結果、ゲート電極部と分離領域との距離の関係に対して、ＭＯＳトランジスタの電流値が依存するようになってきた。そのため、同じゲート幅Ｗ及びゲート長ＬのＭＯＳトランジスタであっても、そのゲート電極部と分離領域との距離が異なると、電流値が異なる場合があり、回路動作が安定しなかったり、回路設計時に想定した特性にならなかったりする可能性が生じる。
ここで、半導体集積回路を構成するＭＯＳトランジスタをレイアウト設計する場合、レイアウトエディターと呼ばれる半導体集積回路設計システムを用いて行う。このレイアウトエディターにて、分離領域を規定するレイヤーや、ゲート電極を規定するレイヤーや、配線層を規定するレイヤーなどのパターンを入力して、レイアウトデータを作成する。
しかしながら、前述のように、従来の半導体レイアウト設計システムでは、レイアウト設計時、トランジスタ特性の変化量の目安となるトランジスタのゲート電極から拡散層の端までの距離を表示したり、自動的にトランジスタ特性の変化量が少ないようなレイアウトを生成したりすることができなかった。そこで、従来では、設計者は、トランジスタ特性を考慮しながら、目視でトランジスタのゲート電極から拡散層の端までの距離をレイアウトするが、この作業は簡単ではなく、思った通りのレイアウトになっていない場合も発生し易く、設計効率を下げる要因となってしまっている。また、製造工程により、トランジスタ特性の変動量も異なるため、レイアウト設計者が誤った距離で設計してしまう可能性もあった。
そこで、図１のように、レイアウトエディター上で表示することにより、この問題を解決する。以下に、この表示を説明する。
図１に示したように、ゲート電極を規定するレイヤーＧＡＡ１とゲート電極から分離領域端までの距離Ｌｆｉｇ１、Ｌｆｉｇ２、Ｌｆｉｇ３をフィンガー長と呼ぶ。ＭＯＳトランジスタの特性である電流は、このフィンガー長に依存して変化する。通常、ＮｃｈＭＯＳトランジスタでは、このフィンガー長が短いと電流が減少してしまう。よって、ＭＯＳトランジスタの電流が減少しないように、電流減少をある程度抑えるようにフィンガー長を伸長させたレイアウトにすることが望ましい。そこで、レイアウトエディターにて設計している際に、ＭＯＳトランジスタの分離領域を規定するレイヤーを、図１に示すように、３つの分離領域ＯＤＡ１、ＯＤＡ２、ＯＤＡ３と複数表示し、この各々は自動的にフィンガー長が異なる領域を示す。ここで、例えば、分離領域ＯＤＡ１は、フィンガー長が製造から許される最小の長さＬｆｉｇ１である分離領域を規定したパターンとする。また、他の分離領域ＯＤＡ２は、ＭＯＳトランジスタの電流減少量がある程度基準を決めた値になる距離を自動的に算出し、表示する。更に、分離領域ＯＤＡ３は、分離領域ＯＤＡ２よりもＭＯＳトランジスタの電流減少量が少ない基準を決めた値になる距離を自動的に算出し、表示する。
その後、レイアウトエディター上で、設計者がどのパターンを分離領域の規定レイヤーとして使用するかを決定し、選択することにより、分離領域規定レイヤーを１つに決める。
このような設計フローを採ることにより、設計者が目視にて、トランジスタのゲート電極から拡散層の端までの距離を測ることなく、所望通りにレイアウトすることが簡単になる。従って、レイアウト設計ミスによる回路特性の悪化を招くこともなくなると共に、レイアウト設計に要する時間も短縮されるので、設計に要する費用も大幅に削減することができる。
尚、ここで、分離領域規定レイヤーとして３つのレイヤーを表示する例を示して説明したが、フィンガー長がＬｆｉｇ１〜Ｌｆｉｇ３までの間をグラデュエーション表示などのように、段階的にパターン表示することにより、より多段階での認識可能な状態にすることにより、より最適なトランジスタ特性と、レイアウトの整合とを取ることが可能となる。
（実施形態２）
図２は本発明の実施形態２である半導体集積回路の設計支援方法のトランジスタレイアウト生成図である。
図２は本発明の実施形態２である半導体集積回路の設計支援方法のトランジスタレイアウト生成図である。
先ず、図２により本実施形態２の半導体集積回路の設計支援方法の概略構成を説明する。
本実施形態２の半導体集積回路の設計支援方法は、同図に示す通り、ＭＯＳトランジスタのレイアウトとして、分離領域を規定するレイヤーＯＤＢ１と、ゲート電極を規定するレイヤーＧＡＢ１とにより構成される。
同図のように、ゲート電極を規定するレイヤーＧＡＢ１のゲート電極から分離領域端までの距離Ｌｆｉｇ１、Ｌｆｉｇ２、Ｌｆｉｇ３がフィンガー長である。前述のように、ＭＯＳトランジスタの特性である電流は、このフィンガー長に依存して変化する。従って、フィンガー長を伸長させたレイアウトにすることが望ましい。そこで、レイアウトエディターにて設計している際に、ＭＯＳトランジスタの分離領域を規定するレイヤーを、図２に示したように、分離領域を規定するレイヤーＯＤＢ１を１つ表示し、この分離領域規定レイヤーＯＤＢ１を、フィンガー長が製造から許される最小の長さＬｆｉｇ１である分離領域を規定したパターンとする。
また、トランジスタ特性に応じて、ある基準毎に自動的にフィンガー長の目安となる複数（図２では２つ）のラインＯＤＢＬ２、ＯＤＢＬ３を表示する。これらのラインは、分離領域の端を指示しており、ラインＯＤＢＬ２は、例えばＭＯＳトランジスタの電流減少量がある程度基準を決めた値になる距離を自動的に算出し、表示する。他のラインＯＤＢＬ３は、ラインＯＤＢＬ２よりもＭＯＳトランジスタの電流減少量が少ない基準を決めた値になる距離を自動的に算出し、表示する。
その後、実施形態１と同様に、レイアウトエディター上で、設計者がどのラインまでを分離領域規定レイヤーとして使用するかを決定し、選択することにより、分離領域規定レイヤーを１つに決める。
このような設計フローを採ることにより、設計者が目視にて、トランジスタのゲート電極から拡散層の端までの距離を測ることがなく、所望通りにレイアウトすることが簡単になる。従って、レイアウト設計ミスによる回路特性の悪化を招くこともなくなると共に、レイアウト設計に要する時間も短縮されて、設計に要する費用も大幅に削減することができる。
尚、本実施形態では、２本のラインＯＤＢＬ２、ＯＤＢＬ３を表示したが、本発明はその他、これ等のラインを各々色分けの境界線とする複数の色分け表示としても良い。
（実施形態３）
図３は本発明の実施形態３である半導体集積回路の設計支援方法のトランジスタレイアウト生成図である。
図３は本発明の実施形態３である半導体集積回路の設計支援方法のトランジスタレイアウト生成図である。
先ず、図３により本実施形態３の半導体集積回路の設計支援方法の概略構成を説明する。
本実施形態３の半導体集積回路の設計支援方法は、図３に示す通り、ＭＯＳトランジスタのレイアウトとして分離領域を規定するレイヤーＯＤＣ１と、ゲート電極を規定するレイヤーＧＡＣ１とにより構成される。図３に示したように、ゲート電極を規定するレイヤーＧＡＣ１と、分離領域を規定するレイヤーＯＤＣ１との内側であるイオン注入が行われる領域の重なり部分がゲート電極に相当する。
ここで、同図に示したように、分離領域ＯＤＣ１の上下左右端のうち、前記ゲート電極と直行する下端ＯＤＣＬ１から、隣接する他のトランジスタ（図示せず）の対向する分離領域の端までの距離を対向分離領域長と呼び、この対向分離領域長は、隣接するトランジスタの対向する分離領域の端を複数設定することに対応して、複数種類の対向分離領域長Ｌｓｅｐ１、Ｌｓｅｐ２、Ｌｓｅｐ３が設定されている。
ＭＯＳトランジスタの特性である電流は、前記したフィンガー長だけでなく、この対向分離領域長にも依存して変化する。通常、ＮｃｈＭＯＳトランジスタでは、この対向分離領域長が短いと電流が減少してしまう。従って、ＭＯＳトランジスタの電流が減少しないように、電流減少をある程度抑えるだけ対向分離領域長を離したレイアウトにすることが望ましい。図３に示すように、ゲート電極と直行する分離領域端から対向する分離領域端までの距離である対向分離領域長Ｌｓｅｐ１、Ｌｓｅｐ２、Ｌｓｅｐ３に依存して、トランジスタ特性が変化する。よって、対向分離領域長Ｌｓｅｐ１、Ｌｓｅｐ２、Ｌｓｅｐ３が長いレイアウトにすることが望ましい。
そこで、レイアウトエディターにて設計している際に、図３に示すように、ＭＯＳトランジスタの分離領域を規定するレイヤーＯＤＣ１を表示し、対向分離領域長が製造から許される最小の長さＬｓｅｐ１である分離領域を規定したラインＯＤＣＬ２を表示する。また、トランジスタ特性に応じて、所定の基準毎に自動的に対向分離領域長の目安となるラインＯＤＣＬ３を表示する。このラインＯＤＣＬ３は、例えば、ＭＯＳトランジスタの電流減少量がある程度基準を決めた値になる距離を自動的に算出し、表示する。ゲート電極と直行する分離領域端ＯＤＣＬ１ から、ラインＯＤＣＬ３よりも離れた位置に他のラインＯＤＣＬ４を表示する。このラインＯＤＣＬ４ は、前記ラインＯＤＢＬ３ よりもＭＯＳトランジスタの電流減少量が少ない基準を決めた値になる距離を自動的に算出し、表示する。
その後、実施形態１と同様に、レイアウトエディター上で、設計者がどのラインまで離して隣のトランジスタなどを配置するかを決定し、選択することにより、隣りの分離領域規定レイヤーを配置する。
このような設計フローを採ることにより、設計者が目視にて、ゲート電極と直行する分離領域端から対向する分離領域端までの対向分離領域長を測ることなく、所望通りにレイアウトすることが簡単になる。従って、レイアウト設計ミスによる回路特性の悪化を招くこともなくなると共に、レイアウト設計に要する時間も短縮されて、設計に要する費用も大幅に削減することができる。
（実施形態４）
図４は本発明の実施形態４である半導体集積回路の設計支援方法のトランジスタレイアウト生成図である。
図４は本発明の実施形態４である半導体集積回路の設計支援方法のトランジスタレイアウト生成図である。
図４（ａ）に示す通り、ソース又はドレインを共有した３つのＭＯＳトランジスタのレイアウトは、分離領域を規定するレイヤーＯＤＤ１と、ゲート電極を規定するレイヤーＧＡＤ１、ＧＡＤ２、ＧＡＤ３とにより、構成される。ここで、分離領域を規定するレイヤーＯＤＤ１以外が、シャロートレンチアイソレーション(ＳＴＩ)の分離領域となる。また、この分離領域を規定するレイヤーＯＤＤ１とゲート電極を規定するレイヤーＧＡＤ１、ＧＡＤ２、ＧＡＤ３との重なり部分がゲート電極部となり、前記分離領域を規定するレイヤーからゲート電極を規定するレイヤーを除いた部分が、イオン注入される領域となる。
ここで、前述したように、ＭＯＳトランジスタ特性である電流値はフィンガー長に依存して変化する。この図の例では、ゲート電極がゲート電極ＧＡＤ２で構成される中央のトランジスタは、分離領域端までのフィンガー長ＬｆｉｇＤ２は長いので、トランジスタ特性を悪化させない程度に確保されている。しかし、ゲート電極が他のゲート電極ＧＡＤ１、ＧＡＤ３で構成される端部に位置するトランジスタは、分離領域端までのフィンガー長ＬｆｉｇＤ１は短いために、トランジスタ特性が変化してしまう。そこで、端部に位置するトランジスタも、その電流が減少しないように、分離領域端までのフィンガー長を伸張させる必要がある。
ここで、フィンガー長が短いことに起因してシャロートレンチアイソレーションのストレスを受けて、ＭＯＳトランジスタの電流が減少するのは、ＮｃｈＭＯＳトランジスタである。そこで、上述の自動的にフィンガー長を伸張する対象となるトランジスタは、ＮｃｈＭＯＳトランジスタのみとし、ＰｃｈＭＯＳトランジスタは伸張の対象としない。
そこで、図４（ｂ）に示したように、トランジスタを配置した後、分離領域ＯＤＤ１を、ゲート電極ＧＡＤ３から分離領域ＯＤＤ１の端までの距離ＬｆｉｇＤ１を延ばす方向に伸張して、長い距離ＬｆｉｇＤ３とする。
この際、端部に位置するトランジスタのソース又はドレイン拡散領域が広くなるため、拡散容量が大きくなってしまう。そのため、動作する際、動作速度が遅くなってしまう可能性がある。そこで、拡散容量を低減するべく、拡散領域を減らすように、常時ＯＦＦ状態のダミーのゲート電極ＧＡＤＤ１、ＧＡＤＤ２をＣＡＤツールで自動挿入し、切り離す方式を採る。このように、図４（ｂ）の常時ＯＦＦ状態のダミーのゲート電極ＧＡＤＤ１、ＧＡＤＤ２を挿入することにより、ゲート電極ＧＡＤ１、ＧＡＤ３を持つトランジスタに繋がる拡散容量を低減できる。
前記の常時ＯＦＦ状態などのダミーのゲート電極を自動挿入するフローチャートを図６に示す。
先ず、レイアウトエディターなどの半導体レイアウト設計システムにおいて、トランジスタを配置する。配置が完了した後、ゲート電極から分離領域端までの距離であるフィンガー長が長く確保されているかを判定し、確保されている場合は、そのままレイアウトデータとして確定する。
一方、ゲート電極から分離領域の端までの距離であるフィンガー長が確保されていない場合は、ゲート電極から分離領域端までの距離を自動的に伸張し、フィンガー長を確保した分離領域規定レイヤーに形状を変更する。その後、常時ＯＦＦ状態などのダミーのゲート電極を自動挿入する。そして、レイアウトデータとして確定する。
尚、ここでは、ソース又はドレインを共有したＭＯＳトランジスタのレイアウトを用いて説明したが、単体のトランジスタにおいても既述した説明と同様である。
（実施形態５）
図５は本発明の実施形態５である半導体集積回路の設計支援方法におけるトランジスタレイアウト生成図である。
図５は本発明の実施形態５である半導体集積回路の設計支援方法におけるトランジスタレイアウト生成図である。
本実施形態では、図５（ａ）に示したように、複数のＭＯＳトランジスタが隣り合って配置された場合にも、フィンガー長を確保するべく、同図（ｂ）に示すように、隣り合う分離領域の規定レイヤーＯＤＥ１、ＯＤＥ２間に位置する分離領域に対しても、分離領域規定レイヤーＯＤＥ３を挿入して、その隣接する２個のトランジスタ同士の分離領域をなくすように分離領域規定レイヤーを拡張して、フィンガー長を確保する。
（実施形態６）
次に、本発明の実施形態６である半導体集積回路の設計支援方法を説明する。
次に、本発明の実施形態６である半導体集積回路の設計支援方法を説明する。
半導体集積回路のレイアウトデータを作成するには、上述のようなトランジスタを配置して作り上げていく場合とは別の設計資産の有効活用がある。これは、レイアウトマイグレーションとよばれる方法であり、前世代の設計データなど、既に存在する元レイアウトデータに対して、デザインルールを目標デザインルールに変更して、自動的に修正を施すことにより、目標とするレイアウトデータを得るレイアウト修正システムである。
このマイグレーションなどのレイアウト修正システムにおいても、前記の分離領域の自動生成、伸張等を反映させることができる。つまり、フィンガー長の確保のための、端部に位置するトランジスタの分離領域レイヤーの伸張や、ダミーゲート電極の挿入や、隣り合う分離領域規定レイヤーの分離部に分離領域規定レイヤーを挿入することは、マイグレーション時に自動的に生成することとすることが可能である。
本発明は、設計者がトランジスタの分離領域を適切にレイアウトし易い機能を有したり、ＣＡＤツールで分離領域を自動的に適切にレイアウトする機能を有するので、レイアウト設計ミスによる回路特性の悪化を招くことがないと共に、レイアウト設計に要する時間も短縮されて、設計に要する費用も大幅に削減することができ、半導体集積回路の設計支援方法等として有用である。
ＯＤＡ１〜３、
ＯＤＢ１、２、ＯＤＣ１
ＯＤＤ１、２、ＯＤＥ１〜３ 分離領域規定レイヤー
ＧＡＡ１、ＧＡＢ１、ＧＡＣ１
ＧＡＤ１〜３、
ＧＡＥ１、２、 ゲート電極規定レイヤー
ＯＤＢＬ２、３、ＯＤＣＬ１〜４ ライン
ＧＡＤＤ１、２
Ｌｆｉｇ１〜３
ＬｆｉｇＤ１〜３ フィンガー長
Ｌｓｅｐ１〜３ 対抗分離領域長
ＯＤＢ１、２、ＯＤＣ１
ＯＤＤ１、２、ＯＤＥ１〜３ 分離領域規定レイヤー
ＧＡＡ１、ＧＡＢ１、ＧＡＣ１
ＧＡＤ１〜３、
ＧＡＥ１、２、 ゲート電極規定レイヤー
ＯＤＢＬ２、３、ＯＤＣＬ１〜４ ライン
ＧＡＤＤ１、２
Ｌｆｉｇ１〜３
ＬｆｉｇＤ１〜３ フィンガー長
Ｌｓｅｐ１〜３ 対抗分離領域長
Claims (6)
- 半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、
隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、前記隣接するトランジスタ同士の分離領域を規定するレイヤーとして、少なくとも製造プロセスから許される最小の長さを規定するレイヤーと、前記トランジスタの電流減少量が所定の基準値となるレイヤーとを表示する工程を有し、
前記分離領域を規定する複数のレイヤー相互間では、前記ゲート電極から自己のレイヤーの端までの距離が異なる
ことを特徴とする半導体集積回路の設計支援方法。 - 半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、
隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、前記隣接するトランジスタ同士の分離領域を規定する１つのレイヤーを表示すると共に、前記分離領域を規定するレイヤーの端と並行に、前記分離領域の端を指示するラインとして、少なくとも製造プロセスから許される最小の長さを規定するラインと、前記トランジスタの電流減少量が所定の基準値となるラインとを表示する工程を有し、
前記分離領域を規定するレイヤーの端と前記ラインとの相互間では、前記ゲート電極からの距離が異なる
ことを特徴とする半導体集積回路の設計支援方法。 - 半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、
隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、前記隣接するトランジスタ同士の分離領域を規定する１つのレイヤーを表示すると共に、前記トランジスタの特性に応じて、前記分離領域を規定するレイヤーの端と並行に、少なくとも製造プロセスから許される最小の長さを規定する色分け表示と、前記トランジスタの電流減少量が所定の基準値となる色分け表示とを行う工程を有し、
前記分離領域を規定するレイヤーの端と前記複数の色分け表示の境界線との相互間では、前記ゲート電極からの距離が異なる
ことを特徴とする半導体集積回路の設計支援方法。 - 半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、
隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、前記隣接するトランジスタ同士の分離領域を規定する１つのレイヤーを表示すると共に、前記トランジスタの特性に応じて、前記分離領域を規定するレイヤーの端と並行に、前記分離領域を規定するレイヤーの上下左右の端のうち前記ゲート電極と直行する方向の端から所定距離を隔てて、ラインを表示する工程を有し、
前記ラインは、対向する他のトランジスタの分離領域の端を指示し、
前記ラインの表示は、トランジスタの特性に応じて、前記分離領域の前記ゲート電極と直行する方向の端からの距離が異なる複数のラインの表示であり、
前記複数のラインは、少なくとも製造プロセスから許される最小の長さを規定するラインと、前記トランジスタの電流減少量が所定の基準値となるラインとを含む
ことを特徴とする半導体集積回路の設計支援方法。 - 半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、
隣接するトランジスタ同士の分離領域を規定するレイヤー及び前記トランジスタのゲート電極を規定するレイヤーを生成するレイアウト時に、
前記隣接するトランジスタ同士の分離領域を規定するレイヤーを生成する工程と、
前記生成された分離領域を規定するレイヤーを、前記隣接するトランジスタの特性に応じて、前記隣接するトランジスタ間に存在する分離領域をなくすように拡張する工程とを有する
ことを特徴とする半導体集積回路の設計支援方法。 - 半導体基板上に多数のトランジスタ及び配線を集積して構成される半導体集積回路をＣＡＤツールを用いて設計する半導体集積回路の設計支援方法であって、
デザインルールを変更して元レイアウトデータを目標レイアウトデータに変更する時に、
隣接するトランジスタ同士の分離領域を規定するレイヤーを生成する工程と、
前記生成された分離領域を規定するレイヤーを、前記隣接するトランジスタの特性に応じて、前記隣接するトランジスタ間に存在する分離領域をなくすように拡張する工程とを有する
ことを特徴とする半導体集積回路の設計支援方法。
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