JP5276379B2 - 回路図設計装置、回路図設計プログラム及び回路図設計方法 - Google Patents

Description

本発明は、半導体集積回路のマスクパターンを生成するための回路図を設計する装置に係り、特に、ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法に関する。

半導体集積回路の微細化プロセス技術において、例えば、半導体ウェハに形成される回路素子の１つであるＭＯＳトランジスタを複数、共有部分（ドレイン領域及びソース領域）を介して連続して接続した構成のマルチＭＯＳ回路の形成プロセスがある。このマルチＭＯＳ回路において、Ｖ_thが場所によって異なる現象が発生するという問題がある。この現象は、マルチＭＯＳ回路における連続接続されたＭＯＳトランジスタの両端のゲートの形状と、その内側のＭＯＳトランジスタのゲートの形状とが異なることが原因で生じることが判明している。図１９に、そのイメージを示す（マルチ数＝４のマルチＭＯＳ回路）。図１９を見ると、両端のゲートの形状が内側のゲートの形状と異なっている様子が解る。この問題に対して、マルチＭＯＳ回路の両端にダミーＭＯＳを付加する設計手法（図１９の下図）が採用されている。この設計手法を用いることで、内側のＭＯＳのマッチングが取れ、上記問題を回避することができる（例えば、特許文献１参照。）。

特許文献１の半導体装置は、中央部の内部セル領域を取り囲むように配線チャネル領域を設け、さらにその周囲を外部との信号の入出力等を行う回路配置されたＩ／Ｏセル領域が取り囲む構成の半導体装置において、内部セル領域の内部に設けられた多数のＭＯＳトランジスタと寸法および配置密度がほぼ同一なダミーＭＯＳトランジスタを配線チャネル領域に形成し、内部セル領域における辺縁部のＭＯＳトランジスタの配置密度環境が、中央部のＭＯＳトランジスタ群と等価になるようにして、製造時における拡散層パターンやゲートパターンの寸法ばらつきを防止するものである。

図１９の下図は、長破線で囲まれる部分が本体部、すなわち本来のＭＯＳトランジスタの部分を示し、短破線で囲まれる部分がダミーとして付加されたＭＯＳトランジスタ、すなわちダミーＭＯＳ部を示す。図１９中の大文字のＳ、Ｄはそれぞれソース、ドレインを示し、小文字ｄで示した部分はダミーＭＯＳのゲートを示し、Ｓ、Ｄに挟まれた何も無い縦長の長方形が本体部のゲートを示す。
特開平７−３３５８４４号公報

しかしながら、上記従来の設計手法を採用した場合に、半導体集積回路に係る回路図を設計するＣＡＤや、半導体集積回路のマスクパターンを設計するＣＡＤなどを用いて、ダミーＭＯＳを本体のＭＯＳに１つずつ手入力で付加しなければならない。更に、ダミーＭＯＳを１つ付加する毎に、付加した後のマルチＭＯＳ回路に対して、その検証（ＬＶＳ：Layout Versus Schematic）を行わなくてはならない。そのため、設計者は、非効率で確実性の無い作業を強いられているのが現状である。

そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、ＭＯＳトランジスタなどの回路素子を連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供することを目的としている。

〔発明１〕 上記目的を達成するために、発明１の回路図設計装置は、表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトすることで、前記半導体集積回路に係る回路図を設計することが可能な回路図設計装置であって、前記回路図の設計に係る前記回路記号を選択する回路記号選択手段と、前記回路記号選択手段で選択された前記回路記号のうち特定の回路記号に対して、該特定の回路記号の示す回路素子の連続形成数を示すパラメータと、該連続形成数の回路素子を連続して一繋がりに形成して成るマルチ素子回路の動作特性のバラツキを低減するための付加素子であるダミー素子の形成数を示すパラメータとを含むパラメータを設定するパラメータ設定手段と、前記パラメータ設定手段で前記特定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータの内容が正しいか誤りかを判定するパラメータ判定手段と、前記パラメータ判定手段の判定結果が誤りであるという判定結果であったときに、前記特定の回路記号に対して設定されたパラメータを予め設定された修正方法に基づき正しい内容に修正するパラメータ修正手段と、前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報と、前記パラメータ設定手段で設定されたパラメータとに基づき、前記マルチ素子回路を構成する各回路素子を含む前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成する接続関係情報生成手段と、前記接続関係情報に基づき前記回路記号及び前記配線パターンを含んで構成されるシンボル回路図を表示する回路図表示手段と、を備え、前記接続関係情報生成手段は、前記設定されたパラメータに基づき、前記マルチ素子回路の、前記連続形成する回路素子の識別情報と、前記ダミー素子の識別情報と、前記回路素子及び前記ダミー素子の各端子の接続情報とを含む、該マルチ素子回路の接続関係情報を生成する。

このような構成であれば、回路記号選択手段によって、例えば、選択画面に表示された回路記号のうちパラメータが設定可能な特定の回路記号、又はレイアウト領域にレイアウトされた回路記号のうちパラメータが設定可能な特定の回路記号が選択されると、パラメータ設定手段によって、選択された特定の回路記号に対して、その回路素子の連続形成数及びダミー素子の形成数を示すパラメータを含むマルチ素子回路を生成するためのパラメータを設定することが可能である。特定の回路記号に対してパラメータが設定されると、パラメータ判定手段によって、設定されたパラメータ値の設定内容が正しいか誤りかが判定され、判定結果が誤りであるという判定結果のときに、パラメータ修正手段によって、特定の回路記号に対して設定された誤った設定内容のパラメータが、予め設定された修正方法に基づき正しい設定内容に自動的に修正される。

一方、選択された特定の回路記号に対して正しいパラメータが設定されると、接続関係情報生成手段によって、レイアウト領域にレイアウトされた回路記号及び配線パターンの情報と、特定の回路記号に設定されたパラメータとに基づき、マルチ素子回路を構成する各回路素子を含むレイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報が生成される。
このとき、接続関係情報生成手段は、設定されたパラメータに基づき、マルチ素子回路の、前記連続形成する回路素子の識別情報と、前記ダミー素子の識別情報と、前記回路素子及び前記ダミー素子の各端子の接続情報とを含む、該マルチ素子回路の接続関係情報を生成する。
このような構成であれば、レイアウト領域に回路記号及び配線パターンがレイアウトされると、接続関係情報生成手段によって、これらレイアウトされた回路記号及び配線パターンの情報と、特定の回路記号に設定されたパラメータとに基づき、マルチ素子回路を構成する各回路素子を含むレイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報が生成される。

また、接続関係情報が生成されると、回路図表手段によって、該生成された接続関係情報に基づき、回路記号及び配線パターンを含んで構成されるシンボル回路図が表示される。
従って、半導体基板（半導体ウェーハ）に形成される、能動素子（例えば、ダイオード、トランジスタなど）や、受動素子（例えば、抵抗、キャパシタ、インダクタなど）などの回路素子を、同じ回路素子同士で複数を連続接続（例えば、各回路素子の一部を他と共有させてひと繋がりに形成）した構成のマルチ素子回路を含む半導体集積回路を設計（作成）するときに、例えば、手作業で同じ回路記号を１つずつ選択して形成することなく、選択した回路記号に対して連続形成数をパラメータ設定するだけで、該回路記号の回路素子を連続接続した構成のマルチ素子回路を生成することができる。

更に、マルチ素子回路において、例えば、該マルチ素子回路を構成する回路素子の一部の形状の違いなどから生じるマルチ素子回路の動作特性のバラツキを低減するため付加素子であるダミー素子についても、選択した回路記号に対してダミー素子の形成数をパラメータ設定するだけで、手作業でダミー素子の回路記号を１つずつ選択して形成することなく、連続接続された回路素子にダミー素子が付加接続された構成のマルチ素子回路を生成することができる。

これによって、選択した回路記号に対してパラメータを設定するといった簡単な作業で、任意のダミー素子を含むマルチ素子回路を含む回路の接続関係情報を生成することができるという効果が得られる。
また、回路素子のマルチ数やダミー素子の数をパラメータで管理するようにしたので、確実にダミー素子を付加することができ、レイアウト検証（ＬＶＳ）を、より確実に行うことができるという効果が得られる。

また、選択した回路記号に対してパラメータを設定するので、本来の回路素子の連続接続数の情報とこの回路素子に付加的に接続されるダミー素子の情報とが関連付けられるので、この情報を、半導体集積回路のマスクパターンの生成に利用することで、マスクパターンの生成においても、ダミー素子を１つ１つ手作業で付加するといった労力を軽減することができるという効果が得られる。

更に、パラメータ判定手段によって設定内容の正誤判定を行ない、設定内容に誤りがあったときは、パラメータ修正手段によって修正を行なうようにした。これによって、ユーザの設定内容に間違いがあったときや、例えばパラメータＭｕｌｔｉの数値を意図的に変更してパラメータＤＤＭ及びＳＤＭの値との間に不整合が生じたときなどに、パラメータ修正手段が自動で正しい設定内容に修正を行ってくれるので、手作業による修正を行うことなく、簡易且つ確実に正しいパラメータ設定内容のマルチ素子回路を生成することができるという効果が得られる。

ここで、上記回路記号は、例えば、JIS C 0301 、JIS C 0617、JIS C 9309、JIS B 8601などのJISに準拠した回路記号や、これらの回路記号を基準にして作成されたもの、また、マスクパターンの生成にも対応させる場合は、各回路素子に対応するマスクパターンのセル、ブロックなどが該当する。
また、上記半導体集積回路に係る回路図は、例えば、上記JISに準拠した回路記号や配線パターンで表された回路図であるシンボル回路図や、セル、ブロックなどの回路記号で表されたマスクパターンのレイアウト図であるパターンレイアウト図などが該当する。以下、発明７の回路図設計プログラム、発明８の回路図設計方法において同じである。

また、上記回路記号選択手段は、例えば、表示装置の画面上に回路記号の一覧を表示し、その中から任意の回路シンボルを選択したり、レイアウト領域にレイアウトされたシンボル回路図を構成する回路シンボルを選択したりする構成などが該当する。また、選択処理は、例えば、入力デバイス（マウス、タブレット、キーボードなど）を用いた利用者の操作入力に応じて行われ、利用者の任意の回路記号を選択できるようになっている。また、回路記号の一覧表示は、例えば、回路素子の種類毎に一覧を表示（一覧できないときは、ページ分けして表示）する。以下、発明７の回路図設計プログラム、発明８の回路図設計方法において同じである。

また、上記マルチ素子回路は、例えば、半導体基板に形成されるＭＯＳトランジスタなどの能動素子、抵抗、コンデンサなどの受動素子などの回路素子を、同じものを複数連続して形成することで構成されるものである。このとき、例えば、ＭＯＳトランジスタであれば、隣り合う素子同士でソース領域やドレイン領域を共有するように連続形成される。
更に、複数の回路素子を連続形成したときに、各回路素子の形状などの違いによって生じる動作特性のバラツキを低減するために、例えば、連続形成部の両端にダミー素子として同じ種類、特性の回路素子を付加する。以下、発明７の回路図設計プログラム、発明８の回路図設計方法において同じである。

また、上記接続関係情報生成手段は、例えば、レイアウト領域にレイアウトされた回路記号及び配線パターンから構成されるシンボル回路図の各回路記号の示す回路素子の識別情報と、各回路素子、各ダミー素子の各端子の接続情報とを含む、接続関係情報（例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）のネットリストなど）を生成する。更に、特定の回路記号に対してパラメータが設定されたときは、その設定値に基づき、連続形成する各回路素子の識別情報と、ダミー素子などの各付加素子の識別情報と、各回路素子、各付加素子の各端子の接続情報とを含む、マルチ素子回路の接続関係情報を生成する。以下、発明７の回路図設計プログラム、発明８の回路図設計方法において同じである。

〔発明２〕 更に、発明２の回路図設計装置は、発明１に記載の回路図設計装置において、前記パラメータ設定手段は、前記回路記号選択手段でＭＯＳ（metal-oxide-semiconductor）トランジスタの回路記号が選択されたときに、該ＭＯＳトランジスタの回路記号に対して、該ＭＯＳトランジスタの連続形成数を示すパラメータＭｕｌｔｉと、該Ｍ個のＭＯＳトランジスタを、ドレインとソースの領域を行方向となる一方向に交互に反復させながら一繋がりに形成したときの前記行方向の端部のドレイン領域に付加されるダミーＭＯＳトランジスタの形成数を示すパラメータＤＤＭと、前記行方向の端部のソース領域に付加されるダミーＭＯＳトランジスタの形成数を示すパラメータＳＤＭとを含むパラメータを設定することが可能であり、前記パラメータ判定手段は、前記パラメータＭｕｌｔｉが偶数値に設定され且つ前記行方向の両端部が共にソース領域又はドレイン領域となるときに、前記パラメータＤＤＭ及び前記パラメータＳＤＭにそれぞれ０以外の数値が設定される第１の設定内容と、前記パラメータＭｕｌｔｉが偶数値に設定され且つ前記行方向の両端部が共にソース領域となるときに、前記パラメータＤＤＭに０が設定され且つ前記パラメータＳＤＭに１以下の数値又は３以上の奇数値が設定される第２の設定内容と、前記パラメータＭｕｌｔｉが偶数値に設定され且つ前記行方向の両端部がドレイン領域となるときに、前記パラメータＤＤＭに１以下の数値又は３以上の奇数値が設定され且つ前記パラメータＳＤＭに０が設定される第３の設定内容とのうちいずれか１つの設定内容で、前記ＭＯＳトランジスタの回路記号に対してパラメータが設定されたときに、該パラメータの設定内容が誤りであると判定し、前記パラメータ修正手段は、前記第１の設定内容による誤り判定に対して、前記行方向の両端部が共にソース領域のときは、前記パラメータＤＤＭの設定値が０で且つ前記パラメータＳＤＭの設定値が所定の偶数値となるように設定値を修正し、前記行方向の両端部がドレイン領域のときは、前記パラメータＤＤＭの設定値が所定の偶数値で且つ前記パラメータＳＤＭの設定値が０となるように設定値を修正し、前記第２の設定内容による誤り判定に対して、前記パラメータＳＤＭの設定値を所定の偶数値に修正し、前記第３の設定内容による誤り判定に対して、前記パラメータＤＤＭの設定値を所定の偶数値に修正する。

このような構成であれば、回路記号選択手段で選択されたＭＯＳトランジスタの回路記号に対して、上記第１〜第３のいずれか１つの設定内容でパラメータが設定されると、パラメータ判定手段において、設定内容が誤りであると判定される。誤り判定がされると、パラメータ修正手段において、第１〜第３の設定内容のうち設定された内容に応じた修正方法で修正が行われる。具体的に、パラメータ修正手段は、第１の設定内容で設定が行われた場合に、パラメータＤＤＭ及びＳＤＭの双方に０以外の数値が設定されているときは、両端がドレイン領域であれば、パラメータＤＤＭの設定値が所定の偶数で且つパラメータＳＤＭの設定値が０となるように設定値を修正する。一方、両端がソース領域であれば、パラメータＳＤＭの設定値が所定の偶数で且つパラメータＤＤＭの設定値が０となるように設定値を修正する。

また、第２の設定内容で設定が行われた場合に、パラメータＳＤＭの設定値を所定の偶数値に修正し、第３の設定内容で設定が行われた場合に、パラメータＤＤＭの設定値を所定の偶数値に修正する。
従って、マルチ素子回路を作成できるＭＯＳトランジスタの回路記号に対して、誤ったパラメータを設定したときや、意図的にパラメータＭｕｌｔｉの設定値を変更してパラメータＤＤＭ及びＳＤＭの設定値との間に不整合が生じたときなどに、適切な内容のパラメータに自動的に修正することができる。
これにより、ＭＯＳトランジスタによって構成されるマルチ素子回路を、適切な回路構成で、より確実に作成することができるという効果が得られる。

〔発明３〕 更に、発明３の回路図設計装置は、発明１又は２に記載の回路図設計装置において、前記パラメータ設定手段は、前記回路記号選択手段でＭＯＳ（metal-oxide-semiconductor）トランジスタの回路記号が選択されたときに、前記パラメータＭｕｌｔｉと、前記パラメータＤＤＭと、前記パラメータＳＤＭと、前記マルチ素子回路の前記行方向と直交する方向である列方向の形成数を示すパラメータＲＯＷとを含むパラメータを設定することが可能であり、前記接続関係情報生成手段は、前記パラメータＲＯＷに２以上の数値が設定されたときに、前記パラメータＭｕｌｔｉの設定値を前記パラメータＲＯＷの設定値で割った数値をＭＯＳトランジスタの前記連続形成数としたマルチ素子回路を、前記パラメータＲＯＷの数だけ前記列方向に連続して接続した構成のマルチ素子回路列の各回路素子の接続関係を示す接続関係情報を生成し、前記パラメータＭｕｌｔｉの設定値（２以上の整数）を前記パラメータＲＯＷの設定値（Ｍの設定値＞ＲＯＷの設定値≧１の整数）で除算した除算結果の数値をカラムパラメータの数値とし、前記パラメータＭｕｌｔｉの設定値が前記パラメータＲＯＷの設定値で割り切れるときに、前記パラメータ判定手段は、前記パラメータＲＯＷが２以上の整数値に設定され且つ前記カラムパラメータの数値が奇数値となり、前記パラメータＤＤＭ及び前記パラメータＳＤＭの少なくとも一方に前記パラメータＲＯＷの設定値をＮ倍（Ｎは１以上の整数）した数値とは異なる数値が設定される第４の設定内容と、前記パラメータＲＯＷが２以上の整数値に設定され且つ前記カラムパラメータの数値が偶数値となり、前記パラメータＤＤＭ及び前記パラメータＳＤＭの少なくとも一方に前記パラメータＲＯＷの設定値をＭ倍（Ｍは２以上の偶数）にした数値とは異なる数値が設定される第５の設定内容とのうちいずれか１つの設定内容で、前記ＭＯＳトランジスタの回路記号に対してパラメータが設定されたときに、該パラメータの設定内容が誤りであると判定し、前記パラメータ修正手段は、前記第４の設定内容による誤り判定に対して、前記パラメータＤＤＭの設定値及び前記パラメータＳＤＭの設定値のうち前記パラメータＲＯＷの設定値をＮ倍した数値とは異なる数値が設定されているものを、前記パラメータＲＯＷの設定値となるように修正し、前記第５の設定内容による誤り判定に対して、前記行方向の両端部が共にソース領域のときは、前記パラメータＤＤＭの設定値が０以外の数値のときは該設定値を０に且つ前記パラメータＳＤＭの設定値を前記パラメータＲＯＷの設定値をＭ倍にした数値に修正し、前記行方向の両端部がドレイン領域のときは、前記パラメータＤＤＭの設定値を前記パラメータＲＯＷの設定値をＭ倍にした数値に且つ前記パラメータＳＤＭの設定値が０以外の数値のときは該設定値を０に修正する。

このような構成であれば、パラメータＲＯＷの数値を２以上に設定することで、複数のマルチ素子回路が、設定値の数だけ列方向に連続して接続された構成のマルチ素子回路列を生成することができる。更に、パラメータＭｕｌｔｉの設定値（２以上の整数）をパラメータＲＯＷの設定値（Ｍの設定値＞ＲＯＷの設定値≧１の整数）で除算して割り切れるときに、上記第４〜第５の設定内容で、ＭＯＳトランジスタの回路記号に対して、パラメータが設定されると、パラメータ判定手段において、設定内容が誤りであると判定される。

誤り判定がされると、パラメータ修正手段において、第４〜第５の設定内容のうち設定された内容に応じた修正方法で修正が行われる。
具体的に、パラメータ修正手段は、第４の設定内容で設定が行われた場合に、パラメータＤＤＭの設定値及びパラメータＳＤＭの設定値のうちパラメータＲＯＷの設定値とは異なる数値が設定されているものを、パラメータＲＯＷの設定値となるように修正する。

また、第５の設定内容で設定が行われた場合に、行方向の両端部が共にソース領域のときは、パラメータＤＤＭの設定値が０以外の数値のときは該設定値を０に且つパラメータＳＤＭの設定値をパラメータＲＯＷの設定値をＭ倍にした数値に修正し、行方向の両端部がドレイン領域のときは、パラメータＤＤＭの設定値をパラメータＲＯＷの設定値をＭ倍にした数値に且つパラメータＳＤＭの設定値が０以外の数値のときは該設定値を０に修正する。

従って、マルチ素子回路列を作成できるＭＯＳトランジスタの回路記号に対して、誤ったパラメータを設定したときや、意図的にパラメータＭｕｌｔｉやＲＯＷの設定値を変更してパラメータＤＤＭ及びＳＤＭの設定値との間に不整合が生じたときなどに、適切な内容のパラメータに自動的に修正することができる。
これにより、ＭＯＳトランジスタによって構成されるマルチ素子回路列を、適切な回路構成で、より確実に作成することができるという効果が得られる。
ここで、上記マルチ素子回路列は、各列のマルチ素子回路を構成するＭＯＳトランジスタのゲート領域、ドレイン領域、ソース領域を列方向に共有して構成されるものなどが該当する。

〔発明４〕 更に、発明４の回路図設計装置は、発明１乃至３のいずれか１に記載の回路図設計装置において、前記回路図表示手段は、前記接続関係情報生成手段で生成された接続関係情報に基づき、前記半導体集積回路のマスクパターンのレイアウトを示すパターンレイアウト図を表示し、前記回路図表示手段で表示されたパターンレイアウト図を編集するレイアウト編集手段を備え、前記パラメータ修正手段は、前記レイアウト編集手段で前記パターンレイアウト図の編集が行われたときに、その編集結果に基づき前記特定の回路記号に設定されたパラメータを修正し、前記接続関係情報生成手段は、前記レイアウト編集手段で前記パターンレイアウト図の編集が行われたときに、その編集結果と前記パラメータ修正手段の修正結果とに基づき前記接続関係情報を修正する。

このような構成であれば、回路図表示手段によって、JISに準拠する回路記号をレイアウト領域にレイアウトしたり、特定の回路記号に対してパラメータを設定したりするなどして構成されたシンボル回路図に対して生成された接続関係情報に基づき、パターンレイアウト図を表示するための表示情報を生成し、該生成した表示情報に基づきマルチ素子回路のマスクパターンを含むパターンレイアウト図を表示することが可能である。

更に、レイアウト編集手段によって、表示されたレイアウト図の編集を行うことが可能であり、編集が行われると、パラメータ修正手段によって、レイアウト編集手段の編集結果に基づき、特定の回路記号に対して設定されたパラメータが修正され、接続関係情報生成手段によって、編集手段の編集結果とパラメータ修正手段の修正結果に基づき接続関係情報が修正される。

従って、パターンレイアウト図に対して編集が行われたときに、その編集によって、マルチ素子回路の連続形成数などが変更されて、ダミー素子の数などに変更の必要性が生じたときに、パラメータ修正手段によってパラメータを自動的に適切な設定値に修正し、且つ、接続関係情報生成手段によって、前記修正結果と前記編集結果とに基づき、接続関係情報を自動的に適切な内容に修正することができる。

これによって、パターンレイアウト図を編集して、マルチ素子回路の構成が変更されたときでも、その回路記号に対して設定されたパラメータを適切な値に自動で修正し、且つこの修正結果の反映された接続関係情報を自動で生成することができるので、手作業による修正と比較して、より確実に適切な構成のマルチ素子回路を含む回路及びマスクパターンを設計することができ、且つ設計した回路に対する検証（ＬＶＳ）をより確実に行うことができるという効果が得られる。

〔発明５〕 更に、発明５の回路図設計装置は、発明３に記載の回路図設計装置において、前記回路図表示手段は、前記接続関係情報生成手段で生成された接続関係情報に基づき、前記半導体集積回路のマスクパターンのレイアウトを示すパターンレイアウト図を表示し、前記回路図表示手段で表示されたパターンレイアウト図を編集するレイアウト編集手段を備え、前記パラメータ修正手段は、前記レイアウト編集手段で前記パターンレイアウト図の編集が行われたときに、その編集結果に基づき前記特定の回路記号に設定されたパラメータを修正し、前記接続関係情報生成手段は、前記レイアウト編集手段で前記パターンレイアウト図の編集が行われたときに、その編集結果と前記パラメータ修正手段の修正結果とに基づき前記接続関係情報を修正し、前記レイアウト編集手段によって、前記ＭＯＳトランジスタを含んで構成されるマルチ素子回路の列方向の形成数が変更されたときに、前記パラメータ修正手段は、前記パラメータＭｕｌｔｉの設定値を該設定値を前記形成数倍にした数値に修正すると共に前記パラメータＲＯＷの設定値を前記変更した形成数に修正し、前記カラムパラメータの数値が奇数値のときは、前記パラメータＤＤＭの設定値及び前記パラメータＳＤＭの設定値を、それぞれ修正後の前記パラメータＲＯＷの設定値に修正し、前記カラムパラメータの数値が偶数値のときに、前記行方向の両端部が共にソース領域のときは、前記パラメータＤＤＭの設定値が０以外の数値のときは該設定値を０に且つ前記パラメータＳＤＭの設定値を前記修正後のパラメータＲＯＷの設定値をＭ倍にした数値に修正し、前記行方向の両端部がドレイン領域のときは、前記パラメータＤＤＭの設定値を前記修正後のパラメータＲＯＷの設定値をＭ倍にした数値に且つ前記パラメータＳＤＭの設定値が０以外の数値のときは該設定値を０に修正する。

このような構成であれば、回路図表示手段によって、JISに準拠する回路記号をレイアウト領域にレイアウトしたり、特定の回路記号に対してパラメータを設定したりするなどして構成された回路図に対して生成された接続関係情報に基づき、パターンレイアウト図を表示するための表示情報を生成し、該生成した表示情報に基づきマルチ素子回路のマスクパターンを含むパターンレイアウト図を表示することが可能である。

更に、レイアウト編集手段によって、表示されたレイアウト図の編集を行うことが可能であり、編集が行われると、パラメータ修正手段によって、レイアウト編集手段の編集結果に基づき、特定の回路記号に対して設定されたパラメータが修正され、接続関係情報生成手段によって、編集手段の編集結果とパラメータ修正手段の修正結果に基づき接続関係情報が修正される。

なお更に、パラメータ修正手段は、レイアウト編集手段によって、前記ＭＯＳトランジスタを含んで構成されるマルチ素子回路の列方向の形成数が変更されたときに、パラメータＭｕｌｔｉの設定値を前記列方向の形成数倍に修正すると共にパラメータＲＯＷの設定値を変更した形成数となるように修正する。更に、パラメータ修正手段は、カラムパラメータの数値が奇数値のときは、パラメータＤＤＭの設定値及びパラメータＳＤＭの設定値を、それぞれ修正後のパラメータＲＯＷの設定値に修正する。

一方、カラムパラメータの数値が偶数値のときに、行方向の両端部が共にソース領域となるときは、パラメータＤＤＭの設定値が０以外の数値のときは該設定値を０に且つパラメータＳＤＭの設定値を修正後のパラメータＲＯＷの設定値をＭ倍にした数値に修正し、行方向の両端部がドレイン領域となるときは、パラメータＤＤＭの設定値を修正後のパラメータＲＯＷの設定値をＭ倍にした数値に且つパラメータＳＤＭの設定値が０以外の数値のときは該設定値を０に修正する。

従って、パターンレイアウト図に対して編集が行われたときに、その編集によって、ＭＯＳトランジスタを含んで構成されるマルチ素子回路の列方向の形成数が変更されて、パラメータＤＤＭ及びパラメータＳＤＭなどに変更の必要性が生じたときに、パラメータ修正手段によって、パラメータＲＯＷの変更内容に応じてパラメータＤＤＭ及びパラメータＳＤＭの設定値を適切な設定内容に自動で修正することができる。

これによって、パターンレイアウト図を編集して、ＭＯＳトランジスタのマルチ素子回路列の構成が変更されたときでも、その回路記号に対して設定されたパラメータＤＤＭ及びパラメータＳＤＭを適切な値に自動で修正し、且つこの修正結果の反映された接続関係情報を自動で生成することができるので、手作業による修正と比較して、より確実に適切な構成のマルチ素子回路を含む回路及びマスクパターンを設計することができ、且つ設計した回路に対する検証（ＬＶＳ）をより確実に行うことができるという効果が得られる。

〔発明６〕 更に、発明６の回路図設計装置は、発明４又は５に記載の回路図設計装置において、前記レイアウト編集手段は、複数の前記マルチ素子回路を、これらを構成する回路素子の回路パターンの一部を共有させて合成する第１の合成処理部と、複数の前記マルチ素子回路を、これらを構成する回路素子の回路パターンを所定の組み合わせで合体させて合成する第２の合成処理部とを有する。

このような構成であれば、第１の合成処理部による合成や、第２の合成処理部による合成が行われて、マルチ素子回路の構成が変更されたときでも、その回路記号に対して設定されたパラメータを適切な値に自動で修正し、且つこの修正結果の反映された接続関係情報を自動で生成することができるので、手作業による修正と比較して、より確実に適切な構成のマルチ素子回路を含む回路及びマスクパターンを設計することができ、且つ設計した回路に対する検証（ＬＶＳ）をより確実に行うことができるという効果が得られる。

〔発明７〕 一方、上記目的を達成するために、発明７の回路図設計プログラムは、表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトして、前記半導体集積回路に係る回路図を設計するために、コンピュータを、前記回路図の設計に係る前記回路記号を選択する回路記号選択手段、前記回路記号選択手段で選択された前記回路記号のうち特定の回路記号に対して、該特定の回路記号の示す回路素子の連続形成数を示すパラメータと、該連続形成数の回路素子を連続して一繋がりに形成して成るマルチ素子回路の動作特性のバラツキを低減するための付加素子であるダミー素子の形成数を示すパラメータとを含むパラメータを設定するパラメータ設定手段、前記パラメータ設定手段で前記特定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータの内容が正しいか誤りかを判定するパラメータ判定手段、前記パラメータ判定手段の判定結果が誤りであるという判定結果であったときに、前記特定の回路記号に対して設定されたパラメータを予め設定された修正方法に基づき正しい内容に修正するパラメータ修正手段、前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報と、前記パラメータ設定手段で設定されたパラメータとに基づき、前記マルチ素子回路を構成する各回路素子を含む前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成する接続関係情報生成手段、及び前記接続関係情報に基づき前記回路記号及び前記配線パターンを含んで構成されるシンボル回路図を表示する回路図表示手段として機能させるためのプログラムを含み、前記接続関係情報生成手段は、前記設定されたパラメータに基づき、前記マルチ素子回路の、前記連続形成する回路素子の識別情報と、前記ダミー素子の識別情報と、前記回路素子及び前記ダミー素子の各端子の接続情報とを含む、該マルチ素子回路の接続関係情報を生成する。
このような構成であれば、コンピュータによってプログラムが読み取られ、読み取られたプログラムに従ってコンピュータが処理を実行すると、上記発明１に記載の回路図設計装置と同等の作用および効果が得られる。

〔発明８〕 また、上記目的を達成するために、発明８の回路図設計方法は、回路記号選択手段、パラメータ設定手段、パラメータ判定手段、パラメータ修正手段、接続関係情報生成手段及び回路図表示手段を備えた回路図設計装置を利用して、表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトして、前記半導体集積回路に係る回路図を設計する回路図設計方法であって、前記回路記号選択手段に、前記回路図の設計に係る前記回路記号を選択させる回路記号選択ステップと、前記パラメータ設定手段に、前記回路記号選択ステップで選択された前記回路記号のうち特定の回路記号に対して、該特定の回路記号の示す回路素子の連続形成数を示すパラメータと、該連続形成数の回路素子を連続して一繋がりに形成して成るマルチ素子回路の動作特性のバラツキを低減するための付加素子であるダミー素子の形成数を示すパラメータとを含むパラメータを設定させるパラメータ設定ステップと、前記パラメータ判定手段に、前記パラメータ設定ステップで前記特定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータの内容が正しいか誤りかを判定させるパラメータ判定ステップと、前記パラメータ修正手段に、前記パラメータ判定ステップの判定結果が誤りであるという判定結果であったときに、前記特定の回路記号に対して設定されたパラメータを予め設定された修正方法に基づき正しい内容に修正するパラメータ修正ステップと、前記接続関係情報生成手段に、前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報と、前記パラメータ設定ステップで設定されたパラメータとに基づき、前記マルチ素子回路を構成する各回路素子を含む前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成させる接続関係情報生成ステップと、前記回路図表示手段に、前記接続関係情報に基づき前記回路記号及び前記配線パターンを含んで構成されるシンボル回路図を表示させる回路図表示ステップとを含み、前記接続関係情報生成ステップにおいては、前記設定されたパラメータに基づき、前記マルチ素子回路の、前記連続形成する回路素子の識別情報と、前記ダミー素子の識別情報と、前記回路素子及び前記ダミー素子の各端子の接続情報とを含む、該マルチ素子回路の接続関係情報を生成する。
このような構成であれば、上記発明１に記載の回路図設計装置と同等の作用及び効果が得られる。

以下、本発明の実施の形態を図面に基づき説明する。図１〜図１８は、本発明に係る回路図設計装置、回路図設計プログラム及び回路図設計方法の実施の形態を示す図である。
まず、本発明に係る回路図設計装置の機能構成を図１に基づき説明する。図１は、本発明に係る回路図設計装置１００の機能構成を示すブロック図である。
回路図設計装置１００は、図１に示すように、回路記号情報記憶部１０と、回路記号選択部１２と、回路パターン編集部１４と、回路表示情報生成部１６と、回路図表示制御部１８とを含んで構成される。

回路記号情報記憶部１０は、記憶装置（後述）の所定の記憶領域に構成されており、回路図を生成するための各種回路素子に対応した複数種類の回路記号の情報が記憶される。
具体的に、回路記号としては、シンボル回路図を生成するためのJISに準拠する回路記号（以下、回路シンボルと称す）や、マスクパターンを生成するためのセルやブロックなどの回路記号（以下、マスクシンボルと称す）などが記憶される。

回路記号選択部１２は、マウス、キーボード、タブレットなどの入力装置を介した利用者からの操作入力に応じて、回路素子の情報選択画面や、回路記号の選択画面を表示装置の表示画面上に画像表示すると共に、画像表示された複数種類の回路記号の中から操作入力に応じた回路記号を選択する機能を有している。更に、操作入力に応じて、既にレイアウトされた回路記号や配線パターンなどの回路の任意の構成要素を選択する機能も有している。

回路パターン編集部１４は、入力装置を介した利用者からの操作入力に応じて、シンボル回路図の編集モード（以下、編集モード１と称す）において、回路記号選択部１２で選択された回路シンボルや配線パターンを表示画面上に画像表示されたレイアウト領域の指定位置にレイアウトしたり、指定位置にレイアウトされたものを削除したりする機能を有している。

更に、回路パターン編集部１４は、入力装置を介した利用者からの操作入力に応じて、パターンレイアウト図の編集モード（以下、編集モード２と称す）において、回路記号選択部１２で選択されたマスクシンボルや、配線パターンなどを表示画面上に画像表示されたレイアウト領域の指定位置にレイアウトしたり、指定位置にレイアウトされたものを削除したりする機能を有している。

回路表示情報生成部１６は、回路パターン編集部１４によって編集された回路図の表示情報を生成し、該表示情報を表示要求と共に回路図表示制御部１８に出力する機能を有している。
更に、回路表示情報生成部１６は、接続関係情報生成部２６から入力された接続関係情報に基づき、回路シンボルから構成されるシンボル回路図又は、セル、ブロックなどのマスクシンボルから構成されるパターンレイアウト図のいずれか指定された方の表示情報を生成して、該表示情報を表示要求と共に回路図表示制御部１８に出力する機能を有している。

更に、回路表示情報生成部１６は、入力装置を介した利用者からの操作入力に応じて、指定された接続関係情報を回路図情報記憶部２８から読み出し、該読み出した接続関係情報に対応する回路シンボルから構成されたシンボル回路図又は、パターンレイアウト図のいずれか指定された方の表示情報を生成して、該表示情報を表示要求と共に回路図表示制御部１８に出力する機能を有している。

更に、回路表示情報生成部１６は、接続関係情報生成部２６から入力された、マルチ素子回路に対する接続関係情報に基づき、回路シンボルから構成されたマルチ素子回路のシンボル回路図又は、マルチ素子回路のパターンレイアウト図のいずれか指定された方の表示情報を生成して、該表示情報を表示要求と共に回路図表示制御部１８に出力する機能を有している。

回路図表示制御部１８は、回路表示情報生成部１６から入力される表示情報に基づき、表示装置の表示画面上に、回路シンボルから構成されるシンボル回路図を表示したり、マスクパターンのレイアウトを示すパターンレイアウト図を表示したりする機能を有している。
更に、回路図表示制御部１８は、表示色や表示形状などの回路記号の表示方法のルールが設定されている場合に、該ルールに基づき、表示装置に、例えば、パラメータの設定された回路記号の色を、パラメータの設定されていない回路記号の色とは異なる色で表示させたり、パラメータの設定された回路記号の形状を、パラメータの設定されていない回路記号の形状とは異なる形状で表示させたりする機能を有している。

回路図設計装置１００は、更に、パラメータ設定部２０と、パラメータ判定部２２と、パラメータ修正部２４と、接続関係情報生成部２６と、回路図情報記憶部２８とを含んで構成される。
パラメータ設定部２０は、ダイオード、トランジスタなどの能動素子、抵抗、キャパシタンス（コンデンサ）、インダクタンス（コイル）などの受動素子に対応する回路シンボルを選択したときに、選択した回路シンボルがマルチ素子回路を構成可能な場合に、入力装置を介した利用者からの操作入力に応じて、選択した回路シンボルに対して、各種パラメータを設定する機能を有している。

具体的なパラメータとしては、マルチ素子回路の本体部分を構成する回路素子の連続形成数と、連続形成したときに生じる動作特性のバラツキを低減するために本体部分に付加接続するダミー素子の形成数とがある。
例えば、回路素子がＭＯＳトランジスタの場合は、Ｎチャンネル型のＭＯＳトランジスタ（ＮＭＯＳ）又はＰチャンネル型のＭＯＳトランジスタ（ＰＭＯＳ）の行方向となる所定の一方向への連続形成数（Multi=＜Multi＞）、チャンネルサイズ（W（チャンネル幅）/L（チャンネル長）=＜W＞/＜L＞）、該ＮＭＯＳ又はＰＭＯＳと同じ回路素子のダミーＭＯＳの前記連続形成してなる本体部の端部ドレイン側（以下、ドレイン端部と称す）への形成数（Multi=＜DDM（Drain Dummy Multi）＞）、ダミーＭＯＳの本体部分の端部ソース側（以下、ソース端部と称す）への形成数（Multi=＜SDM（Source Dummy Multi）＞）、前記本体部とダミー素子とからなるマルチ素子回路を、前記行方向と垂直な方向である列方向に連続して形成する列数（ROW=＜ROW＞）などがパラメータとして設定できる。

本実施の形態では、更に、上記パラメータを設定することで自動設定されるパラメータとして、パラメータMultiの設定値をパラメータROWの設定値で除算した除算結果の数値が設定されるカラムパラメータ（Column=＜Multi/ROW＞）がある。
ここで、図２は、パラメータ設定可能なＮＭＯＳの回路シンボルの一例と、パラメータ設定後のマルチ素子回路のシンボル回路図の一例とを示す図である。

本実施の形態において、パラメータ設定が可能なＮＭＯＳの回路シンボルは、図２の左図に示すように、JISで標準化されているＮＭＯＳの回路シンボルの各端子部の傍に端子名Ｇ（Gate）、Ｄ（Drain）、Ｓ（Source）がそれぞれ表示され、更に、Ｄ端子の右側にパラメータ名「DDM（ドレイン端部側形成数）=＜DDM＞」と、Ｓ端子の右側にパラメータ名「SDM（ソース端部側形成数）=＜SDM＞」と、DDMとSDMの上下間に、パラメータ名「W（チャンネル幅）/L（チャンネル長）=＜W＞/＜L＞」と、パラメータ名「Multi（連続形成数）=＜Multi＞」と、パラメータ名「ROW=＜ROW＞」とが表示されたものとなる。パラメータ入力画面において、これらパラメータDDM、SDM、Multi、W/L、ROWにそれぞれ任意の数値を設定することで、マルチ素子回路を生成するためのパラメータ設定が行われる。

パラメータ判定部２２は、パラメータ設定部２０でパラメータ設定可能な回路シンボルに対して設定された設定内容が正しいか誤りかを、予め設定された正誤判定ルールに従って判定する機能を有している。
パラメータ修正部２４は、パラメータ判定部２２において、設定内容に誤りがあると判定されたときに、誤りのあった設定内容を、予め設定された修正ルールに従って修正する機能を有している。

更に、編集モード２において、回路パターン編集部１４で編集された編集内容に基づき、編集された回路シンボルに対して設定されたパラメータを修正する機能を有している。
接続関係情報生成部２６は、回路パターン編集部１４でレイアウトされて構成された回路の接続関係情報を生成する機能と、予め設定されたルールに基づきパラメータ設定部２０で設定されたパラメータに基づきマルチ素子回路の接続関係情報を生成する機能とを有している。生成された接続関係情報は、回路図情報記憶部２８に記憶される。本実施の形態においては、更に、生成された接続関係情報のうちマルチ素子回路の接続関係情報は、回路表示情報生成部１６に出力される。ここで、接続関係情報は、各回路素子（セル）の接続関係をテキストなどで表現した情報（ネットリストなど）である。

例えば、ＭＯＳトランジスタの回路シンボルに対してパラメータが設定された場合、予め設定されたルールに基づき、設定パラメータに応じた複数のＭＯＳトランジスタとダミーＭＯＳトランジスタとによって構成されるマルチ素子回路の各ＭＯＳトランジスタのゲート端子、ソース端子、ドレイン端子と他の回路素子（電源端子、接地端子などを含む）との接続関係が記述された接続関係情報が生成される。

なお、本実施の形態においては、ＮＭＯＳのマルチ素子回路については、そのダミーＮＭＯＳのゲート端子を接地端子に接続すると共に、ダミーＮＭＯＳのＮＭＯＳ本体部に接続されていない端子をフローティングにする接続関係情報を自動的に生成するルールが設定されている。更に、ＰＭＯＳのマルチ素子回路については、そのダミーＰＭＯＳのゲート端子を電源端子に接続すると共に、ダミーＰＭＯＳのＰＭＯＳ本体部に接続されていない端子をフローティングにする接続関係情報を自動的に生成するルールが設定されている。

回路図情報記憶部２８は、記憶装置（後述）の所定の記憶領域に構成されており、回路パターン編集部１４によってレイアウトされた回路の情報や、接続関係情報生成部２６で生成された接続関係情報などが記憶される。
以上の構成によって、回路図表示制御部１８は、表示情報に基づき表示装置の表示制御を行ない、シンボル回路図又はパターンレイアウト図を表示装置の表示画面上に表示する。

例えば、ＮＭＯＳの回路シンボルに対してパラメータ設定をした場合のマルチ素子回路を示す回路シンボルは、図２の左図に示すように、本体ＮＭＯＳの回路シンボルに対して、そのドレイン端子にダミーＮＭＯＳが接続されていることを示す■記号と、そのソース端子にダミーＮＭＯＳが接続されていることを示す■記号とが付加された回路シンボルが表示装置の表示画面上に表示される。

なお、図２の右図は、左図の回路シンボルに設定されたパラメータに基づき生成された接続関係情報を回路シンボルとパラメータ情報とによってイメージ化した回路図である。ＮＭＯＳのマルチ素子回路は、本体ＮＭＯＳの回路シンボルと、そのドレイン端子に接続されたダミーＮＭＯＳの回路シンボルと、そのソース端子に接続されたダミーＮＭＯＳの回路シンボルと、接地端子の回路シンボルとを含んで構成される回路図となる。

具体的に、本体ＮＭＯＳのドレイン及びソースにそれぞれダミーＮＭＯＳのドレイン及びソースがそれぞれ接続され、ダミーＮＭＯＳの本体ＮＭＯＳに接続されていない端子はフローティング状態となり、ダミーＮＭＯＳのゲート端子は接地端子に接続されている。更に、各回路シンボルの右横には、各種パラメータ名と、その設定値とが表示されている。

一方、ＮＭＯＳの回路シンボルに対してパラメータ設定をした場合のマルチ素子回路のパターンレイアウト図は、図３に示すように、マスクシンボルによって形成された、本体ＮＭＯＳ（Multi=3）とダミーＮＭＯＳ（DDM=1、SDM=1）のパターンレイアウトから構成されるパターンレイアウト図が表示装置の表示画面上に表示される。
ここで、図３は、ＮＭＯＳで構成されたマルチ素子回路のパターンレイアウト図の一例を示す図である。

具体的に、ダミーも含めたＮＭＯＳ５つ分のソース領域とドレイン領域が同じ階層に行方向に交互に連続して形成され（隣り合う素子でソース領域とドレイン領域を共有）、更に、この階層よりも１つ上の階層における各ドレイン領域と各ソース領域との間の位置に各ＮＭＯＳのゲート領域が形成された構成となっている。本体ＮＭＯＳ部は、中央の３つ分のＮＭＯＳから構成され、本体ＮＭＯＳ部の両端のＮＭＯＳが、それぞれダミーＮＭＯＳとなる。本実施の形態では、マルチ素子回路のパターンレイアウト図においてダミーＮＭＯＳが目視ですぐ判別できるようにするために、表示形状に関するルールに従って、そのゲート（図３中の「ｄ」の付されたゲート）の形状を本体ＮＭＯＳ部のゲートの形状と異なる形状で表示している。

ここで、回路図設計装置１００は、半導体集積回路に係る回路図の設計のための各種制御や前記回路記号選択部１２、回路パターン編集部１４、回路表示情報生成部１６、回路図表示制御部１８、パラメータ設定部２０、パラメータ判定部２２、パラメータ修正部２４、接続関係情報生成部２６などの各機能をソフトウェア上で、すなわち専用のプログラムを実行することで実現するためのコンピュータシステムを備えており、そのハードウェア構成は、図４に示すように、各種制御や演算処理を担う中央演算処理装置であるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）６０と、主記憶装置（Ｍａｉｎ Ｓｔｏｒａｇｅ）を構成するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）６２と、読み出し専用の記憶装置であるＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）６４とを含み、これらの間をＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス等からなる各種内外バス６８で接続すると共に、このバス６８に入出力インターフェース（Ｉ／Ｆ）６６を介して、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）などの記憶装置（Ｓｅｃｏｎｄａｒｙ Ｓｔｏｒａｇｅ）７０や、ＬＣＤモニター等の表示装置７２、マウス、キーボード、タブレットなどの入力装置７４などを接続した構成となっている。

そして、電源を投入すると、ＲＯＭ６４などに記憶されたＢＩＯＳなどのシステムプログラムが、ＲＯＭ６４に、予め記憶された各種専用のコンピュータプログラムを、あるいは、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）などの記録媒体を介して、またはインターネットなどの通信ネットワークＬを介して、記憶装置７０にインストールされた各種専用のコンピュータプログラムを、同じくＲＡＭ６２にロードし、そのＲＡＭ６２にロードされたプログラムに記述された命令に従ってＣＰＵ６０が各種リソースを駆使して回路図の設計を実際に行うための各種制御及び演算処理を行うことで前述したような各部の機能をソフトウェア上で実現できるようになっている。

次に、図５に基づき、回路図設計装置１００におけるマルチ素子回路の生成処理の流れを説明する。
ここで、図５は、マルチ素子回路の生成処理を示すフローチャートである。
ＣＰＵ６０によって、専用のコンピュータプログラムの実行が開始されると、図５に示すように、まず、ステップＳ１００に移行し、回路記号選択部１２において、入力装置７４を介した利用者からの操作入力に基づき、回路シンボルの選択画面又はレイアウト領域にレイアウト（表示）されたシンボル回路図から、回路シンボルが選択されたか否かを判定し、選択されたと判定した場合(Yes)は、ステップＳ１０２に移行し、そうでない場合(No)は、選択されるまで判定処理を繰り返す。

ステップＳ１０２に移行した場合は、パラメータ設定部２０において、選択された回路シンボルがマルチ素子回路対応の回路シンボルか否かを判定し、対応の回路シンボルであると判定した場合(Yes)は、ステップＳ１０４に移行し、そうでない場合(No)は、ステップＳ１００に移行する。
ステップＳ１０４に移行した場合は、パラメータ設定部２０において、入力装置７４を介した利用者からの操作入力に基づき、選択された回路シンボルに対してパラメータの入力指示があったか否かを判定し、入力指示があったと判定した場合(Yes)は、ステップＳ１０６に移行し、そうでない場合(No)は、ステップＳ１００に移行する。

ステップＳ１０６に移行した場合は、パラメータ設定部２０において、表示装置にパラメータの入力画面を表示させて、ステップＳ１０８に移行する。
このパラメータの入力画面は、例えば、選択された回路シンボルがＭＯＳトランジスタであれば、本体ＭＯＳの連続形成数（Multi）、ダミーＭＯＳの形成数（DDM，SDM）、各ＭＯＳのチャンネルサイズ（W/L）、マルチ素子回路の列方向の連続形成数（ROW）などのパラメータ設定項目と、各項目に対する数値入力用のボックスとが表示された画面となる。

ステップＳ１０８では、パラメータ判定部２２において、パラメータの入力が完了したか否かを判定し、完了したと判定した場合(Yes)は、ステップＳ１１０に移行し、そうでない場合(No)は、パラメータの入力が完了するまで判定処理を繰り返す。
ステップＳ１１０に移行した場合は、パラメータ判定部２２において、パラメータ判定処理を実行して、ステップＳ１１２に移行する。

ステップＳ１１２では、パラメータ修正部２４において、ステップＳ１１０の判定結果に基づき、設定値は正しいか否かを判定し、正しいと判定した場合(Yes)は、ステップＳ１１４に移行し、そうでない場合(No)は、ステップＳ１２２に移行する。
ステップＳ１１４に移行した場合は、接続関係情報生成部２６において、選択された回路シンボルに対して設定されたパラメータに基づき、該回路シンボルの回路素子によって構成されるマルチ素子回路の接続関係情報を生成し、該生成した接続関係情報を回路表示情報生成部１６に出力して、ステップＳ１１６に移行する。

ステップＳ１１６では、回路表示情報生成部１６において、マルチ素子回路の表示方法の決定処理を実行して、ステップＳ１１８に移行する。
ステップＳ１１８では、回路表示情報生成部１６において、ステップＳ１１４で生成された接続関係情報と、ステップＳ１１６で決定された表示方法とに基づき、マルチ素子回路を示す回路シンボルの表示情報を生成し、これを表示要求と共に回路図表示制御部１８に出力して、ステップＳ１２０に移行する。

ステップＳ１２０では、回路図表示制御部１８において、表示情報に基づき、表示装置に、選択した回路シンボルに対するマルチ素子回路を示す回路シンボルを表示させて、ステップＳ１００に移行する。
なお、本実施の形態においては、回路表示情報生成部１６に対して、選択した回路シンボルに対するマルチ素子回路を示すパターンレイアウト図の表示指示を行うことができる。この表示指示を行うことによって、回路表示情報生成部１６は、ステップＳ１１４で生成された接続関係情報と、ステップＳ１１６で決定された表示方法とに基づき、マルチ素子回路のパターンレイアウト図の表示情報を生成し、回路図表示制御部１８は、この表示情報に基づき、レイアウト領域内又は別ウィンドウにマルチ素子回路のパターンレイアウト図を表示する。

一方、ステップＳ１１２において、パラメータの設定値が正しくない（誤り）と判定され、ステップＳ１２２に移行した場合は、パラメータ修正部２４において、パラメータ修正処理を実行して誤った設定値を修正し、ステップＳ１１４に移行する。

次に、図６に基づき、回路図設計装置１００のパラメータ判定部２２におけるステップＳ１１０のパラメータ判定処理の流れを説明する。
ここで、図６は、パラメータ判定部２２におけるＭＯＳトランジスタの回路シンボルに対するパラメータ判定処理の一例を示すフローチャートである。
ステップＳ１１０に移行し、パラメータ判定処理が開始されると、図６に示すように、まず、ステップＳ２００に移行し、パラメータ判定部２２において、パラメータROWの値は「２」以上か否かを判定し、「２」以上であると判定した場合(Yes)は、ステップＳ２０２に移行し、そうでない場合(No)は、ステップＳ２２０に移行する。

ステップＳ２０２に移行した場合は、パラメータ判定部２２において、パラメータMultiの設定値をパラメータROWの設定値で除算して、ステップＳ２０４に移行する。
ステップＳ２０４では、パラメータ判定部２２において、ステップＳ２０２の除算結果は割り切れた値か否かを判定し、割り切れた値であると判定した場合(Yes)は、ステップＳ２０６に移行し、そうでない場合(No)は、ステップＳ２１８に移行する。

ステップＳ２０６に移行した場合は、パラメータ判定部２２において、パラメータColumnに、ステップＳ２０２の除算結果を設定して、ステップＳ２０８に移行する。
ステップＳ２０８では、パラメータ判定部２２において、パラメータColumnの設定値は奇数か否かを判定し、奇数であると判定した場合(Yes)は、ステップＳ２１０に移行し、そうでない場合(No)は、ステップＳ２１６に移行する。

ステップＳ２１０に移行した場合は、パラメータDDM又はSDMに、パラメータROWの設定をＮ倍（Ｎは１以上の整数）した数値とは異なる値が設定されているか否かを判定し、設定されていると判定した場合(Yes)は、ステップＳ２１２に移行し、そうでない場合(No)は、ステップＳ２１４に移行する。
ステップＳ２１２に移行した場合は、パラメータ判定部２２において、第４の設定内容による誤りと判定し、該判定結果をパラメータ修正部２４に出力して、一連の処理を終了し元の処理に復帰する。

一方、ステップＳ２１４に移行した場合は、パラメータ判定部２２において、設定値は正しいと判定し、該判定結果をパラメータ修正部２４に出力して、一連の処理を終了し元の処理に復帰する。
また、ステップＳ２０８において、パラメータColumnの設定値が偶数で、ステップＳ２１６に移行した場合は、パラメータ判定部２２において、パラメータDDM又はSDMに、パラメータROWの設定値をＭ倍（Ｍは２以上の偶数）した値とは異なる値が設定されているか否かを判定し、設定されていると判定した場合(Yes)は、ステップＳ２１８に移行し、そうでない場合(No)は、ステップＳ２１４に移行する。

ステップＳ２１８に移行した場合は、パラメータ判定部２２において、第５の設定内容による誤りと判定し、該判定結果をパラメータ修正部２４に出力して、一連の処理を終了し元の処理に復帰する。
一方、ステップＳ２０４において、ステップＳ２０２の除算結果が割り切れずにステップＳ２２０に移行した場合は、パラメータColumnに除算結果の小数部分を切り捨てた値を設定して、ステップＳ２０８に移行する。

また、ステップＳ２００において、パラメータROWの設定値が１で（本実施の形態では１未満の数値は設定禁止とする）、ステップＳ２２２に移行した場合は、パラメータ判定部２２において、パラメータMultiが偶数で且つ本体ＭＯＳ部の両端はソース領域か否かを判定し、偶数且つソース領域であると判定した場合(Yes)は、ステップＳ２２４に移行し、そうでない場合(No)は、ステップＳ２３２に移行する。

ステップＳ２２４に移行した場合は、パラメータDDM及びSDMの双方に「０」以外の数値が設定されているか否かを判定し、設定されていると判定した場合(Yes)は、ステップＳ２２６に移行し、そうでない場合(No)は、ステップＳ２２８に移行する。
ステップＳ２２６に移行した場合は、パラメータ判定部２２において、第１の設定内容による誤りと判定し、該判定結果をパラメータ修正部２４に出力して、一連の処理を終了し元の処理に復帰する。

一方、ステップＳ２２８に移行した場合は、パラメータ判定部２２において、パラメータDDMに「０」が設定され、パラメータSDMに所定の偶数値が設定されているか否かを判定し、設定されていると判定した場合(Yes)は、ステップＳ２１４に移行し、そうでない場合(No)は、ステップＳ２３０に移行する。
ステップＳ２３０に移行した場合は、パラメータ判定部２２において、第２の設定内容による誤りと判定し、該判定結果をパラメータ修正部２４に出力して、一連の処理を終了し元の処理に復帰する。

また、ステップＳ２２２において、パラメータMultiが奇数又は両端部がソース領域じゃなくてステップＳ２３２に移行した場合は、パラメータ判定部２２において、パラメータMultiが偶数で且つ本体ＭＯＳ部の両端はドレイン領域か否かを判定し、偶数且つドレイン領域であると判定した場合(Yes)は、ステップＳ２３４に移行し、そうでない場合(No)は、ステップＳ２１４に移行する。

ステップＳ２３４に移行した場合は、パラメータ判定部２２において、パラメータDDM及びSDMの双方に「０」以外の数値が設定されているか否かを判定し、設定されていると判定した場合(Yes)は、ステップＳ２２６に移行し、そうでない場合(No)は、ステップＳ２３６に移行する。
ステップＳ２３６に移行した場合は、パラメータ判定部２２において、パラメータSDMに「０」が設定され、パラメータDDMに所定の偶数値が設定されているか否かを判定し、設定されていると判定した場合(Yes)は、ステップＳ２１４に移行し、そうでない場合(No)は、ステップＳ２３８に移行する。

ステップＳ２３８に移行した場合は、パラメータ判定部２２において、第３の設定内容による誤りと判定し、該判定結果をパラメータ修正部２４に出力して、一連の処理を終了し元の処理に復帰する。

次に、図７に基づき、回路図設計装置１００のパラメータ修正部２４におけるステップＳ１２２のパラメータ修正処理の流れを説明する。
ここで、図７は、パラメータ修正部２４における、ＭＯＳトランジスタに対するパラメータ修正処理を示すフローチャートである。
ステップＳ１２２に移行し、パラメータ修正処理が開始されると、図７に示すように、まず、ステップＳ３００に移行し、パラメータ修正部２４において、ステップＳ１１２の判定結果が第１の設定内容による誤り判定か否かを判定し、そうである場合(Yes)は、ステップＳ３０２に移行し、そうでない場合(No)は、ステップＳ３０８に移行する。

ステップＳ３０２に移行した場合は、パラメータ修正部２４において、本体ＭＯＳ部の両端がソース領域か否かを判定し、そうである場合(Yes)は、ステップＳ３０４に移行し、そうでない場合(No)は、ステップＳ３０６に移行する。
ステップＳ３０４に移行した場合は、パラメータ修正部２４において、パラメータDDMが「０」に且つパラメータSDMが所定の偶数値となるように修正して、一連の処理を終了し元の処理に復帰する。

一方、ステップＳ３０６に移行した場合は、パラメータ修正部２４において、パラメータDDMが所定の偶数値に且つパラメータSDMが「０」となるように修正して、一連の処理を終了し元の処理に復帰する。
また、ステップＳ３００において、第１の設定内容による誤り判定ではなく、ステップＳ３０８に移行した場合は、パラメータ修正部２４において、ステップＳ１１２の判定結果が第２の設定内容による誤り判定か否かを判定し、そうである場合(Yes)は、ステップＳ３１０に移行し、そうでない場合(No)は、ステップＳ３１２に移行する。

ステップＳ３１０に移行した場合は、パラメータ修正部２４において、パラメータSDMの設定値を所定の偶数値に修正して、一連の処理を終了し元の処理に復帰する。
一方、ステップＳ３１２に移行した場合は、パラメータ修正部２４において、ステップＳ１１２の判定結果が第３の設定内容による誤り判定か否かを判定し、そうであると判定した場合(Yes)は、ステップＳ３１４に移行し、そうでない場合(No)は、ステップＳ３１６に移行する。

ステップＳ３１４に移行した場合は、パラメータ修正部２４において、パラメータDDMを所定の偶数値に修正して、一連の処理を終了し元の処理に復帰する。
また、ステップＳ３１６に移行した場合は、パラメータ修正部２４において、ステップＳ１１２の判定結果が第４の設定内容による誤り判定か否かを判定し、そうであると判定した場合(Yes)は、ステップＳ３１８に移行し、そうでない場合(No)は、ステップＳ３２０に移行する。

ステップＳ３１８に移行した場合は、パラメータ修正部２４において、パラメータDDM及びSDMの設定値が双方ともROWの設定値をＮ倍にした数値となるようにこれら設定値を修正して、一連の処理を終了し元の処理に復帰する。
一方、ステップＳ３２０に移行した場合は、パラメータ修正部２４において、本体ＭＯＳ部の両端がソース領域か否かを判定し、そうである場合(Yes)は、ステップＳ３２２に移行し、そうでない場合(No)は、ステップＳ３２４に移行する。

ステップＳ３２２に移行した場合は,パラメータ修正部２４において、パラメータDDMの設定値が「０」に且つパラメータSDMの設定値がパラメータROWの設定値をＭ倍した数値となるようにこれら設定値を修正して、一連の処理を終了し元の処理に復帰する。
また、ステップＳ３２４に移行した場合は、パラメータ修正部２４において、パラメータSDMの設定値が「０」に且つパラメータDDMの設定値がパラメータROWの設定値をＭ倍した数値となるようにこれら設定値を修正して、一連の処理を終了し元の処理に復帰する。

次に、図８に基づき、回路図設計装置１００の接続関係情報生成部２６におけるステップＳ１１４の接続関係情報生成処理の流れを説明する。
ここで、図８は、接続関係情報生成部２６における、ＭＯＳトランジスタに対する接続関係情報生成処理の一例を示すフローチャートである。
ステップＳ１１４に移行し、接続関係情報生成処理が開始されると、図８に示すように、まず、ステップＳ４００に移行し、接続関係情報生成部２６において、パラメータROWの設定値が「２」以上であるか否かを判定し、「２」以上であると判定した場合(Yes)は、ステップＳ４０２に移行し、そうでない場合(No)は、ステップＳ４０４に移行する。

ステップＳ４０２に移行した場合は、パラメータMulti、DDM、SDMの設定値をパラメータROWの設定値で除算した数値を、以降の接続関係生成処理に用いる各パラメータ値として設定して、ステップＳ４０４に移行する。
ステップＳ４０４では、接続関係情報生成部２６において、パラメータDDMが「０」で且つパラメータSDMが「０」であるか否かを判定し、双方が「０」であると判定した場合(Yes)は、ステップＳ４０６に移行し、そうでない場合(No)は、ステップＳ４１４に移行する。

ステップＳ４０６に移行した場合は、接続関係情報生成部２６において、パラメータMultiの値に基づき、ダミーＭＯＳ無しの本体ＭＯＳ部のみのマルチ素子回路の接続関係情報を生成してＲＡＭ６２に記憶し、ステップＳ４０８に移行する。
ステップＳ４０８では、接続関係情報生成部２６において、パラメータROWの設定値が「２」以上であるか否かを判定し、「２」以上であると判定した場合(Yes)は、ステップＳ４１０に移行し、そうでない場合(No)は、ステップＳ４１２に移行する。

ステップＳ４１０に移行した場合は、接続関係情報生成部２６において、パラメータROWの設定値に基づきＲＡＭ６２に記憶された接続関係情報をマルチ素子回路列を構成する接続関係情報に補正して、ステップＳ４１２に移行する。
ステップＳ４１２では、接続関係情報生成部２６において、生成した接続関係情報を、回路表示情報生成部１６に出力すると共に回路図情報記憶部２８に保存して、一連の処理を終了し元の処理に復帰する。

一方、ステップＳ４０４において、パラメータSDM及びDDMの設定値の双方が「０」でなく、ステップＳ４１４に移行した場合は、接続関係情報生成部２６において、選択された回路シンボルが、ＰＭＯＳか否かを判定し、ＰＭＯＳであると判定した場合(Yes)は、ステップＳ４１６に移行し、そうでない場合(No)は、ステップＳ４３０に移行する。
ステップＳ４１６に移行した場合は、接続関係情報生成部２６において、パラメータMultiの設定値＜Multi＞に基づき、ダミーＰＭＯＳを付加していない状態の、＜Multi＞個のＰＭＯＳが連続して接続された構成の本体ＰＭＯＳ部だけのマルチ素子回路の接続関係情報を生成してＲＡＭ６２に記憶し、ステップＳ４１８に移行する。

ステップＳ４１８では、接続関係情報生成部２６において、パラメータDDMの設定値は「１」以上か否かを判定し、「１」以上であると判定した場合(Yes)は、ステップＳ４２０に移行し、そうでない場合(No)は、ステップＳ４２２に移行する。
ステップＳ４２０に移行した場合は、接続関係情報生成部２６において、パラメータDDMの設定値に基づき、本体ＰＭＯＳ部のドレイン端部にダミーＰＭＯＳを接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ４２２に移行する。

ステップＳ４２２では、接続関係情報生成部２６において、パラメータSDMの設定値は「１」以上か否かを判定し、「１」以上であると判定した場合(Yes)は、ステップＳ４２４に移行し、そうでない場合(No)は、ステップＳ４２６に移行する。
ステップＳ４２４に移行した場合は、接続関係情報生成部２６において、本体ＰＭＯＳ部のソース端部にダミーＰＭＯＳを接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ４２６に移行する。

ステップＳ４２６では、接続関係情報生成部２６において、ダミーＰＭＯＳのゲート端子を電源端子に接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ４２８に移行する。
ステップＳ４２８では、接続関係情報生成部２６において、ダミーＰＭＯＳ又はダミーＮＭＯＳの接続されていない端子をフローティングにする情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ４０８に移行する。

一方、ステップＳ４１４において、選択された回路シンボルがＰＭＯＳではなくてＮＭＯＳであり、ステップＳ４３０に移行した場合は、接続関係情報生成部２６において、パラメータMultiの設定値＜Multi＞に基づき、ダミーＮＭＯＳを付加していない状態の、＜Multi＞個のＮＭＯＳが連続して接続された構成の本体ＮＭＯＳ部だけのマルチ素子回路の接続関係情報を生成してＲＡＭ６２に記憶し、ステップＳ４３２に移行する。

ステップＳ４３２では、接続関係情報生成部２６において、パラメータDDMの設定値は「１」以上か否かを判定し、「１」以上であると判定した場合(Yes)は、ステップＳ４３４に移行し、そうでない場合(No)は、ステップＳ４３６に移行する。
ステップＳ４３４に移行した場合は、接続関係情報生成部２６において、パラメータDDMの設定値に基づき、本体ＮＭＯＳ部のドレイン端部にダミーＮＭＯＳを接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ４３６に移行する。

ステップＳ４３６では、接続関係情報生成部２６において、パラメータSDMの設定値は「１」以上か否かを判定し、「１」以上であると判定した場合(Yes)は、ステップＳ４３８に移行し、そうでない場合(No)は、ステップＳ４４０に移行する。
ステップＳ４３８に移行した場合は、接続関係情報生成部２６において、本体ＮＭＯＳ部のソース端部にダミーＮＭＯＳを接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ４４０に移行する。

ステップＳ４４０では、接続関係情報生成部２６において、ダミーＮＭＯＳのゲート端子を電源端子に接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ４２８に移行する。
なお、上記生成されたマルチ素子回路の接続関係情報は、最終的に、レイアウト領域にレイアウトされた回路全体の接続関係情報における、対応する回路シンボルに対応付けられて回路図情報記憶部２８に保存されるか、回路全体の接続関係情報における、対応する回路シンボルの接続関係情報を置き換えて回路図情報記憶部２８に保存される。

次に、図９に基づき、回路図設計装置１００の回路表示情報生成部１６におけるステップ１１６の、回路シンボルの表示方法を決定する処理である表示方法決定処理の流れを説明する。
ここで、図９は、回路表示情報生成部１６における表示方法決定処理を示すフローチャートである。

ステップＳ１１６に移行し、表示方法決定処理が開始されると、図９に示すように、まず、ステップＳ５００に移行し、回路表示情報生成部１６において、表示形状に関するルールがあるか否かを判定し、表示形状に関するルールがあると判定した場合(Yes)は、ステップＳ５０２に移行し、そうでない場合(No)は、ステップＳ５０４に移行する。
ステップＳ５０２に移行した場合は、回路表示情報生成部１６において、表示形状に関するルールに基づきマルチ素子回路の回路シンボルの表示形状を決定して、ステップＳ５０４に移行する。

ステップＳ５０４では、回路表示情報生成部１６において、表示色に関するルールがあるか否かを判定し、表示色に関するルールがあると判定した場合(Yes)は、ステップＳ５０６に移行し、そうでない場合(No)は、一連の処理を終了し元の処理に復帰する。
ステップＳ５０６に移行した場合は、回路表示情報生成部１６において、表示色に関するルールに基づき、マルチ素子回路の回路シンボルの表示色を決定して、一連の処理を終了し元の処理に復帰する。

次に、図１０に基づき、回路図設計装置１００におけるパターンレイアウト図の編集処理の流れを説明する。
ここで、図１０は、回路図設計装置１００におけるパターンレイアウト図の編集処理を示すフローチャートである。
ＣＰＵ６０によって専用のプログラムが実行され、パターンレイアウト図の編集処理が開始されると、図１０に示すように、まず、ステップＳ６００に移行し、回路表示情報生成部１６において、入力装置７４を介した利用者からの指定接続関係情報のパターンレイアウト図の表示指示があったか否かを判定し、あったと判定した場合(Yes)は、回路表示情報生成部１６において、指定接続関係情報に基づき、そのパターンレイアウト図の表示情報を生成し、該生成した表示情報を表示要求と共に回路図表示制御部１８に出力する。更に、回路図表示制御部１８において、入力された表示情報に基づき表示装置７２を制御して、表示画面上にパターンレイアウト図を表示して、ステップＳ６０４に移行する。

ステップＳ６０４では、回路パターン編集部１４において、入力装置７４を介した利用者からのレイアウト編集指示があったか否かを判定し、あったと判定した場合(Yes)は、ステップＳ６０６に移行し、そうでない場合(No)は、ステップＳ６１４に移行する。
本実施の形態において、編集指示内容としては、具体的に、パターンレイアウト図における、マルチ素子回路又は複数のマルチ素子回路列の列数の変更指示、マルチ素子回路又はマルチ素子回路列の各本体ＭＯＳ部の連続形成数の変更指示、マルチ素子回路を構成するＭＯＳトランジスタのＰＭＯＳからＮＭＯＳへ又はＮＭＯＳからＰＭＯＳへのいずれかへの変換指示、複数のマルチ素子回路又は複数のマルチ素子回路列の共有合成指示、複数のマルチ素子回路又は複数のマルチ素子回路列の所定合体構成（例えば、コモン・セントロイドなど）の合体合成指示などが可能である。

ステップＳ６０６に移行した場合は、回路パターン編集部１４、回路表示情報生成部１６、回路図表示制御部１８において、編集指示に応じてパターンレイアウト図のレイアウトを変更して、ステップＳ６０８に移行する。
ステップＳ６０８では、パラメータ修正部２４において、ステップＳ６０６の編集結果に基づき、マルチ素子回路が編集されたか否かを判定し、編集されたと判定した場合(Yes)は、ステップＳ６１０に移行し、そうでない場合(No)は、ステップＳ６１２に移行する。

ステップＳ６１０に移行した場合は、パラメータ修正部２４において、ステップＳ６０６の編集結果に基づき、編集された回路シンボルに対するパラメータを修正して、ステップＳ６１２に移行する。
ステップＳ６１２では、接続関係情報生成部２６において、ステップＳ６０６の編集結果及びステップＳ６１０のパラメータ修正結果に基づき接続関係情報を変更して、ステップＳ６１４に移行する。

ステップＳ６１４では、回路図設計装置１００において、パターンレイアウト図の編集処理の終了指示があったか否かを判定し、あったと判定した場合(Yes)は、ステップＳ６１６に移行し、そうでない場合(No)は、ステップＳ６０４に移行する。
ステップＳ６１６に移行した場合は、接続関係情報生成部２６において、編集内容の反映された接続関係情報、パラメータ設定値などの回路図の情報を回路図情報記憶部２８に記憶して、ステップＳ６００に移行する。

次に、図１１に基づき、パターンレイアウト図の編集処理における、ステップＳ６１０のパラメータ修正処理の流れを説明する。
ここで、図１１は、パラメータ修正部２４の、パターンレイアウト図におけるＭＯＳトランジスタのマルチ素子回路の編集処理に対するパラメータ修正処理の一例を示すフローチャートである。

ステップＳ６１０に移行し、パターンレイアウト図におけるＭＯＳトランジスタのマルチ素子回路の編集処理に対するパラメータ修正処理が開始されると、図１１に示すように、まず、ステップＳ７００に移行し、回路パターン編集部１４において、ＭＯＳトランジスタから構成されたマルチ素子回路の列数が変更されたか否かを判定し、変更されたと判定した場合(Yes)は、その編集内容をパラメータ修正部２４に通知して、ステップＳ７０６に移行し、そうでない場合(No)は、ステップＳ７２６に移行する。

ステップＳ７０６では、パラメータColumnの設定値は奇数か否かを判定し、奇数であると判定した場合(Yes)は、ステップＳ７０８に移行し、そうでない場合(No)は、ステップＳ７１０に移行する。
ステップＳ７０８に移行した場合は、パラメータ修正部２４において、パラメータDDM及びSDMの設定値を、修正後のパラメータROWの設定値をＮ倍した数値に修正して、一連の処理を終了し元の処理に復帰する。

一方、ステップＳ７１０に移行した場合は、パラメータ修正部２４において、本体ＭＯＳ部の両端部はソース領域か否かを判定し、ソース領域であると判定した場合(Yes)は、ステップＳ７１２に移行し、そうでない場合(No)は、ステップＳ７２０に移行する。
ステップＳ７１２に移行した場合は、パラメータ修正部２４において、パラメータDDMの設定値は「０」か否かを判定し、「０」であると判定した場合(Yes)は、ステップＳ７１４に移行し、そうでない場合(No)は、ステップＳ７１６に移行する。

ステップＳ７１４に移行した場合は、パラメータ修正部２４において、パラメータSDMの設定値を、修正後のパラメータROWの設定値をＭ倍した数値に修正して、一連の処理を終了し元の処理に復帰する。
また、ステップＳ７１６に移行した場合は、パラメータ修正部２４において、パラメータDDMの設定値を「０」に且つパラメータSDMの設定値を、修正後のパラメータROWの設定値をＭ倍した数値に修正して、一連の処理を終了し元の処理に復帰する。

また、ステップＳ７１０において、本体ＭＯＳ部の両端がドレイン領域であり、ステップＳ７２０に移行した場合は、パラメータ修正部２４において、パラメータSDMの設定値は「０」であるか否かを判定し、「０」であると判定した場合(Yes)は、ステップＳ７２２に移行し、そうでない場合(No)は、ステップＳ７２４に移行する。
ステップＳ７２２に移行した場合は、パラメータ修正部２４において、パラメータDDMの設定値を、修正後のパラメータROWの設定値をＭ倍した数値に修正して、一連の処理を終了し元の処理に復帰する。

一方、ステップＳ７２４に移行した場合は、パラメータ修正部２４において、パラメータSDMの設定値を「０」に且つパラメータDDMの設定値を、修正後のパラメータROWの設定値をＭ倍した数値に修正して、一連の処理を終了し元の処理に復帰する。
また、ステップＳ７００において、マルチ素子回路の列数が変更されずに、マルチ素子回路の供給合成処理が行われたか否かを判定し、行われたと判定した場合(Yes)は、ステップＳ７２８に移行し、そうでない場合(No)は、ステップＳ７３０に移行する。

ステップＳ７２８に移行した場合は、パラメータ修正部２４において、第１〜第ｎのマルチ素子回路又はマルチ素子回路列のパラメータDDM及びSDMの設定値を、共有数に応じて減らす修正を行い、一連の処理を終了し元の処理に復帰する。
一方、ステップＳ７３０に移行した場合は、パラメータ修正部２４において、合体合成処理を行われたか否かを判定し、行われたと判定した場合(Yes)は、ステップＳ７３２に移行し、そうでない場合(No)は、マルチ素子回路への他の編集内容に基づき、パラメータの設定値を修正して、一連の処理を終了し元の処理に復帰する。

ステップＳ７３２に移行した場合は、パラメータ修正部２４において、合体方法に基づき、第１〜第ｎのマルチ素子回路に対するパラメータSDM及びDDMの値を再計算して、ステップＳ７３４に移行する。
ステップＳ７３４では、パラメータ修正部２４において、ステップＳ７３２の再計算結果に基づき、各マルチ素子回路のパラメータSDM及びDDMの設定値を修正して、一連の処理を終了し元の処理に復帰する。

次に、図１２〜図１８に基づき、本実施の形態の回路図設計装置１００のより具体的な動作を説明する。
ここで、図１２（ａ）は、ＮＭＯＳの回路シンボルの一例を示す図であり、（ｂ）は、（ａ）の回路シンボルに対するパラメータ入力画面の一例を示す図である。また、図１３（ａ）〜（ｄ）は、パラメータの設定されたＮＭＯＳの回路シンボルの表示形状の例を示す図である。また、図１４（ａ）〜（ｃ）は、パラメータMultiの値を「４」にしたときのマルチ素子回路のパターンレイアウト図の例を示す図である。また、図１５（ａ）は、パラメータ設定可能なＰＭＯＳの回路シンボルの一例を示す図であり、（ｂ）は、（ａ）の回路シンボルに対するマルチ素子回路の回路構成の一例を示す図である。また、図１６（ａ）は、パラメータ入力画面の一例を示す図であり、（ｂ）は、パラメータROWの値を「２」にしたときのマルチ素子回路のパターンレイアウト図の一例を示す図である。また、図１７は、マルチ素子回路の共有合成の一例を示す図である。また、図１８は、マルチ素子回路の合体合成の一例を示す図である。

回路図設計装置１００に電源が投入され、専用のプログラムが実行されると半導体集積回路に係る回路図の設計処理が開始される。これにより、利用者は、入力装置７４を介して各種指示を与えることで、半導体集積回路に係る新規回路図の作成処理、既に作成した回路図の変更、修正などの編集処理などを行うことで回路図の設計を行うことができる。
いま、入力装置７４を介して利用者からの、既に作成された接続関係情報に対する回路図の表示指示があったとする。回路表示情報生成部１６は、表示指示（接続関係情報の指定及び図の表示形式の指定を含む）に応じて、回路図情報記憶部２８から、指定された接続関係情報を読み出し、指示に応じた表示形態の回路図（シンボル回路図又はパターンレイアウト図）の表示情報を生成する。

回路表示情報生成部１６は、生成した表示情報を表示要求と共に回路図表示制御部１８に出力する。これによって、表示装置７２の表示画面上に表示されたレイアウト領域に、指定された接続関係情報に対する指定された表示形態の回路図が表示され、編集モード１又は２へと移行する。
ここでは、ＭＯＳトランジスタの回路シンボルを含む複数種類の回路シンボル及び配線パターンによって表されたシンボル回路図が表示され、編集モード１に移行したとする。

そして、入力装置７４を介した操作入力に基づき、表示されたシンボル回路図を構成する回路シンボルの中から、図１２（ａ）に示す、ＮＭＯＳの回路シンボルが選択されると（ステップＳ１００の「Ｙｅｓ」の分岐）、パラメータ設定部２０において、該選択されたＮＭＯＳの回路シンボルがマルチ素子回路に対応しているか否かを判定する。
ここで、ＮＭＯＳの回路シンボルは、図１２（ａ）に示すように、ＮＭＯＳ本体部０８００と、第１〜第５パラメータ表示領域０８０４〜０８０８とを含んで構成されている。

ＮＭＯＳ本体部０８００は、ゲート端子０８０１と、ドレイン端子０８０２と、ソース端子０８０３とを含んで構成されている。
第１のパラメータ表示領域０８０４は、ＮＭＯＳ本体部のドレインに付加するダミーＮＭＯＳの数を示すパラメータ情報「DDM=＜DDM＞」を表示する領域であり、第４パラメータ表示領域０８０７は、ＮＭＯＳ本体部のソースに付加するダミーＮＭＯＳの数を示すパラメータ情報「SDM=＜SDM＞」を表示する領域である。ここで、＜DDM＞、＜SDM＞には入力装置７４を介して入力された数値が設定される。

第２のパラメータ表示領域０８０５は、ＮＭＯＳのチャンネルサイズ（チャンネル幅Ｗ／チャンネル長Ｌ）を示すパラメータ情報「W/L=＜W＞/＜L＞」を表示する領域であり、第３パラメータ表示領域０８０６は、ＮＭＯＳ本体部の連続形成数を示すパラメータ情報「Multi=＜Multi＞」を表示する領域である。また、第５のパラメータ表示領域０８０８は、マルチ素子回路の列方向の連続形成数を示すパラメータ情報「ROW=＜ROW＞」を表示する領域である。ここで、＜W＞、＜L＞、＜Multi＞、＜ROW＞には入力装置７４を介して入力された数値が設定される。

このようにＮＭＯＳの回路シンボルは、マルチ素子回路に対応しているので（ステップＳ１０２の「Ｙｅｓ」の分岐）、パラメータ設定部２０は、次に、入力装置７４を介した操作入力に基づき、このＮＭＯＳの回路シンボルに対してパラメータの入力指示があったか否かを判定する処理に移行する（ステップＳ１０４）。そして、選択されたＮＭＯＳの回路シンボルに対してパラメータの入力指示があった場合（ステップＳ１０４の「Ｙｅｓ」の分岐）に、パラメータ設定部２０は、表示装置７２の表示画面上に、図１２（ｂ）に示すパラメータ入力画面を表示する（ステップＳ１０６）。

パラメータ入力画面は、図１２（ｂ）に示すように、パラメータ項目０８２１〜０８２６と、パラメータ値入力ボックス０８３１〜０８３６を含んで構成されている。
ＮＭＯＳの回路シンボルの場合に、パラメータ項目０８２１は、チャンネル幅「Ｗ」、同０８２２はチャンネル長「Ｌ」、同０８２３は、ＮＭＯＳ本体部の連続形成数「Ｍｕｌｔｉ」、同０８２４は、ドレイン端部側のダミーＮＭＯＳの形成数「ＤＤＭ」、同０８２５は、ソース端部側のダミーＮＭＯＳの形成数「ＳＤＭ」、同０８２６は、マルチ素子回路の連続形成数「ＲＯＷ」となる。

更に、パラメータ値入力ボックス０８３１は、チャンネル幅の入力ボックス、同０８３２は、チャンネル長の入力ボックス、同０８３３は、ＮＭＯＳ本体部の連続形成数の入力ボックス、同０８３４は、ドレイン端部側のダミーＮＭＯＳの形成数の入力ボックス、同０８３５は、ソース端部側のダミーＮＭＯＳの形成数の入力ボックス、同０８３６は、ＮＭＯＳの段数の入力ボックスとなる。

上記パラメータ値入力ボックス０８３１〜０８３６に値を入力することで、パラメータW/L，Multi，DDM，SDM，ROW，Columnの値がそれぞれ入力値に設定される。
図１２（ｂ）の例では、入力ボックス０８３１にチャンネル幅「１０μ」が、同０８３２にチャンネル長「１μ」が、同０８３３に連続形成数「３」が、同０８３４にドレイン端部側のダミーＮＭＯＳの形成数「１」が、同０８３５にソース端部側のダミーＮＭＯＳの形成数「１」が、同０８３６にマルチ素子回路の連続形成数「１」がそれぞれ入力されている。以下、これを設定内容Ａとする。

このようにして、パラメータ入力画面において、入力装置７４を介して、各パラメータに任意の値を入力し、パラメータ入力処理が全て完了すると（ステップＳ１０８の「Ｙｅｓ」の分岐）、次に、パラメータ判定部２２において、入力されたパラメータ値が正しいか誤りかを判定するパラメータ判定処理を実行する（ステップＳ１１０）。
パラメータ判定処理が開始されると、まず、パラメータROWの設定値は「１」であるので（ステップＳ２００の「Ｎｏ」の分岐）、パラメータMultiの設定値が偶数で且つ本体ＮＭＯＳ部の両端部はソース領域か否かを判定する。ここでは、パラメータMultiの設定値は「３」であり奇数となるので（ステップＳ２２２，Ｓ２３２の「Ｎｏ」の分岐）、パラメータの設定値は正しいと判定される（ステップＳ２１４）。

この判定により、パラメータ修正部２４においては、パラメータの設定値が正しいと判定される（ステップＳ１１２の「Ｙｅｓ」の分岐）。
一方、入力ボックス０８３１にチャンネル幅「１０μ」が、同０８３２にチャンネル長「１μ」が、同０８３３に連続形成数「４」が、同０８３４にドレイン端部側のダミーＮＭＯＳの形成数「１」が、同０８３５にソース端部側のダミーＮＭＯＳの形成数「１」が、同０８３６にマルチ素子回路の連続形成数「１」がそれぞれ入力されているとする。以下、これを設定内容Ｂとする。

この場合は、まず、パラメータROWの設定値は「１」となり（ステップＳ２００の「Ｎｏ」の分岐）、パラメータMultiの設定値は「４」となり偶数となる。本実施の形態では、パラメータMultiの設定値が偶数のときに、本体ＮＭＯＳ部の中心がソース領域のときは両端がソース領域に、中心がドレイン領域のときは両端がドレイン領域になるとして、両端がソース領域であるか否かを判定する。ここでは、中心がソース領域であるとして、両端はソース領域となることとする（ステップＳ２２０の「Ｙｅｓ」の分岐）。従って、次に、パラメータDDM及びSDMの設定値が「０」以外の数値か否かを判定する。パラメータDDM及びSDMは共に「１」であるため（ステップＳ２２８の「Ｙｅｓ」の分岐）、第１の設定内容による誤りと判定される（ステップＳ２２６）。

また、設定内容Ｂにおいて、本体ＮＭＯＳ部の中心がドレイン領域であるとすると、両端はドレイン領域となる（ステップＳ２２０の「Ｎｏ」の分岐、且つステップＳ２３２の「Ｙｅｓ」の分岐）。この場合も、パラメータDDM及びSDMは共に「１」であるため（ステップＳ２３４の「Ｙｅｓ」の分岐）、第１の設定内容による誤りと判定される（ステップＳ２２６）。以下、これを設定内容Ｃとする。

また、入力ボックス０８３１にチャンネル幅「１０μ」が、同０８３２にチャンネル長「１μ」が、同０８３３に連続形成数「４」が、同０８３４にドレイン端部側のダミーＮＭＯＳの形成数「１」が、同０８３５にソース端部側のダミーＮＭＯＳの形成数「０」が、同０８３６にマルチ素子回路の連続形成数「１」がそれぞれ入力されているとする。以下、これを設定内容Ｄとする。

この場合は、まず、パラメータROWの設定値は「１」となり（ステップＳ２００の「Ｎｏ」の分岐）、パラメータMultiの設定値は「４」となり偶数となる。ここでは、中心がソース領域であるとして、両端はソース領域となることとする（ステップＳ２２０の「Ｙｅｓ」の分岐）。従って、次に、パラメータDDM及びSDMの設定値が「０」以外の数値か否かを判定する。パラメータDDMの設定値は「１」、パラメータSDMの設定値「０」であるため（ステップＳ２２８の「Ｎｏ」の分岐）、第２の設定内容による誤りと判定される（ステップＳ２３０）。

このように、設定内容による誤りがあると判定されると、パラメータ修正部２４において、パラメータの設定内容に誤りがあると判定され（ステップＳ１１２の「Ｎｏ」の分岐）、パラメータ修正処理が実行される（ステップＳ１２２）。
パラメータ修正処理が開始されると、パラメータ修正部２４は、まず、第１〜第５の設定内容のうち、どの設定内容による誤りかを判定する。設定内容Ｂは、第１の設定内容による誤りであり（ステップＳ３００の「Ｙｅｓ」の分岐）、更に、本体ＮＭＯＳ部の両端はソース領域であるので（ステップＳ３０２の「Ｙｅｓ」の分岐）、パラメータDDMの現在の設定値「１」を「０」に修正し、パラメータSDMの現在の設定値「１」を所定の偶数値に修正する（ステップＳ３０４）。ここでは、所定の偶数値を「２」で固定する。従って、パラメータSDMの現在の設定値「１」が「２」に修正される。なお、所定の偶数値は、「２」に限らず、マルチ素子回路の特性に応じて、４、６、８などの別の偶数値としてもよい。

以上の修正処理によって、設定内容Ｂである、パラメータMulti、DDM、SDM、ROWの設定値「４」、「１」、「１」、「１」が、「４」、「０」、「２」、「１」へと正しい設定内容に自動的に修正される。
同様に、設定内容Ｃは、第１の設定内容による誤りであり（ステップＳ３００の「Ｙｅｓ」の分岐）、更に、本体ＮＭＯＳ部の両端はドレイン領域であるので（ステップＳ３０２の「Ｎｏ」の分岐）、パラメータSDMの現在の設定値「１」を「０」に修正し、パラメータDDMの現在の設定値「１」を「２」に修正する（ステップＳ３０６）。

以上の修正処理によって、設定内容Ｃである、パラメータMulti、DDM、SDM、ROWの設定値「４」、「１」、「１」、「１」が、「４」、「２」、「０」、「１」へと正しい設定内容に自動的に修正される。
また、設定内容Ｄは、第２の設定内容による誤りであるので（ステップＳ３０８の「Ｙｅｓ」の分岐）、パラメータSDMの現在の設定値「０」を「２」に修正し、パラメータDDMの現在の設定値「１」を「０」に修正する（ステップＳ３１０）。

以上の修正処理によって、設定内容Ｄである、パラメータMulti、DDM、SDM、ROWの設定値「４」、「１」、「０」、「１」が、「４」、「０」、「２」、「１」へと正しい設定内容に自動的に修正される。
このようにして、パラメータの設定内容が正しい内容に設定されると、次に、接続関係情報生成部２６において、設定されたパラメータに基づき、選択されたＮＭＯＳの回路シンボルに対するマルチ素子回路の接続関係情報の生成処理が実行される（ステップＳ１１４）。

接続関係情報生成処理が実行されると、まず、パラメータROWの入力ボックス０８３６の入力値が「２」以上か否かを判定する（ステップＳ４００）。設定内容Ａにおいては、入力ボックス０８３６の入力値は「１」となっているので（ステップＳ４００の「Ｎｏ］の分岐）、次に、パラメータDDMの入力ボックス０８３４の入力値が「０」で、且つパラメータSDMの入力ボックス０８３５の入力値が「０」か否かを判定する（ステップＳ４０４）。パラメータDDM及びSDMの値は共に「１」となっているので（ステップＳ４０４の「Ｎｏ」の分岐）、次に、選択したＭＯＳトランジスタの回路シンボルがＰＭＯＳか否かを判定する（ステップＳ４１４）。ここでは、選択した回路シンボルはＮＭＯＳの回路シンボルであるので（ステップＳ４１４の「Ｎｏ」の分岐）、接続関係情報生成部２６は、まず、ダミーＮＭＯＳ無しのマルチ素子回路の接続関係情報を生成し、該生成した接続関係情報をＲＡＭ６２に記憶する（ステップＳ４３０）。更に、パラメータDDMの値が「１」であるので（ステップＳ４３２の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＮＭＯＳ部のドレイン端部にダミーＮＭＯＳを１つ接続する情報を追加する（ステップＳ４３４）。次に、パラメータSDMの値は「１」であるので（ステップＳ４３６の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＮＭＯＳ部のソース端部にダミーＮＭＯＳを１つ接続する情報を追加する（ステップＳ４３８）。更に、ＲＡＭ６２に記憶された接続関係情報に、本体ＮＭＯＳ部のドレイン端部及びソース端部に接続したダミーＮＭＯＳのゲート端子を接地端子（ＶＳＳ）に接続する情報を追加する（ステップＳ４４０）。更にまた、ＲＡＭ６２に記憶された接続関係情報に、ダミーＮＭＯＳにおけるドレイン端部又はソース端部に接続されていない側のソース端子又はドレイン端子をフローティングにする情報を追加する（ステップＳ４２８）。パラメータROWの設定値は「１」であるので（ステップＳ４０８の「Ｎｏ」の分岐）、追加後の接続関係情報を、回路表示情報生成部１６に出力すると共に、回路図情報記憶部２８に、元の接続関係情報に追加する形で保存する（ステップＳ４１２）。

一方、設定内容Ｂの場合は、入力ボックス０８３６の入力値は「１」となっており（ステップＳ４００の「Ｎｏ］の分岐）、パラメータDDMの値は「０」且つパラメータSDMの値は「２」となっているので（ステップＳ４０４の「Ｎｏ」の分岐）、次に、選択したＭＯＳトランジスタの回路シンボルがＰＭＯＳか否かを判定する（ステップＳ４１４）。ここでは、選択した回路シンボルはＮＭＯＳの回路シンボルであるので（ステップＳ４１４の「Ｎｏ」の分岐）、接続関係情報生成部２６は、まず、ダミーＮＭＯＳ無しのマルチ素子回路の接続関係情報を生成し、該生成した接続関係情報をＲＡＭ６２に記憶する（ステップＳ４３０）。更に、パラメータDDMの値が「０」であり（ステップＳ４３２の「Ｎｏ」の分岐）、パラメータSDMの値は「２」であるので（ステップＳ４３６の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＮＭＯＳ部のソース端部一方及び他方にそれぞれダミーＮＭＯＳを１つずつ接続する情報を追加する（ステップＳ４３８）。更に、ＲＡＭ６２に記憶された接続関係情報に、本体ＮＭＯＳ部の両ソース端部に接続したダミーＮＭＯＳのゲート端子を接地端子（ＶＳＳ）に接続する情報を追加する（ステップＳ４４０）。更にまた、ＲＡＭ６２に記憶された接続関係情報に、ダミーＮＭＯＳにおけるドレイン端部又はソース端部に接続されていない側のソース端子又はドレイン端子をフローティングにする情報を追加する（ステップＳ４２８）。パラメータROWの設定値は「１」であるので（ステップＳ４０８の「Ｎｏ」の分岐）、追加後の接続関係情報を、回路表示情報生成部１６に出力すると共に、回路図情報記憶部２８に、元の接続関係情報に追加する形で保存する（ステップＳ４１２）。

また、設定内容Ｃの場合は、上記設定内容Ｂの接続関係情報において本体ＮＭＯＳ部の両端がドレイン端部になるだけである。つまり、本体ＮＭＯＳ部のドレイン端部の両端にダミーＮＭＯＳが１つずつ接続された接続関係情報が生成される。
また、設定内容Ｄの場合は、設定内容Ｂと同じ接続関係情報が生成される。
このようにして、ＮＭＯＳの回路シンボルに対するマルチ素子回路の接続関係情報が入力されると、回路表示情報生成部１６は、まず、予め設定された表示方法のルールと、パラメータの設定内容とに基づき、マルチ素子回路の回路シンボルの表示方法を決定する表示方法決定処理を実行する（ステップＳ１１６）。

表示方法決定処理が開始されると、まず、回路表示情報生成部１６において、表示形状に関するルールがあるか否かを判定する（ステップＳ５００）。ここでは、表示形状に関するルールがあることとし（ステップＳ５００の「Ｙｅｓ」の分岐）、この表示形状のルールとパラメータの設定内容とに基づき、パラメータの設定されたＮＭＯＳの回路シンボルの表示形状を決定する（ステップＳ５０２）。

表示形状のルールとしては、パラメータSDM及びDDMの入力値が共に「０」である場合は、マルチ素子回路の生成されたＮＭＯＳの回路シンボルの表示形状は、例えば、図１３（ａ）に示すように、JISに準拠したＮＭＯＳの回路シンボルに、チャンネルサイズ「Ｗ／Ｌ＝１０μ／１μ」、本体ＮＭＯＳ部の連続形成数「Ｍｕｌｔｉ＝６」、マルチ素子回路の連続形成数「ＲＯＷ＝１」といったパラメータ名及びその数値が付加された表示形状とする表示形状ルール１がある。

更に、パラメータSDMの入力値が「０」で、パラメータDDMの入力値が「１」の場合は、マルチ素子回路の生成されたＮＭＯＳの回路シンボルの形状は、例えば、図１３（ｂ）に示すように、JISに準拠したＮＭＯＳの回路シンボルに、チャンネルサイズ「Ｗ／Ｌ＝１０μ／１μ」、本体ＮＭＯＳ部の連続形成数「Ｍｕｌｔｉ＝６」、マルチ素子回路の連続形成数「ＲＯＷ＝１」、及びドレイン端部のダミーＮＭＯＳの形成数「ＤＤＭ＝２」といったパラメータ名及びその数値が付加されると共に、ＮＭＯＳの回路シンボルのドレイン端子の左横に■が付加された表示形状とする表示形状ルール２がある。つまり、パラメータDDMのみに１以上の値が設定されている場合の表示形状を決定するルールとなる。

更に、パラメータSDMの入力値が「１」で、パラメータDDMの入力値が「０」の場合は、マルチ素子回路の生成されたＮＭＯＳの回路シンボルの形状は、例えば、図１３（ｃ）に示すように、JISに準拠したＮＭＯＳの回路シンボルに、チャンネルサイズ「Ｗ／Ｌ＝１０μ／１μ」、本体ＮＭＯＳ部の連続形成数「Ｍｕｌｔｉ＝６」、マルチ素子回路の連続形成数「ＲＯＷ＝１」、及びソース端部のダミーＮＭＯＳの形成数「ＳＤＭ＝２」といったパラメータ名及びその数値が付加されると共に、ＮＭＯＳの回路シンボルのソース端子の左横に■が付加された表示形状とする表示形状ルール３がある。つまり、パラメータSDMのみに１以上の値が設定されている場合の表示形状を決定するルールとなる。

更に、パラメータSDM及びパラメータDDMの入力値が共に「２」でパラメータROWの入力値が「２」の場合は、マルチ素子回路の生成されたＮＭＯＳの回路シンボルの形状は、例えば、図１３（ｄ）に示すように、JISに準拠したＮＭＯＳの回路シンボルに、チャンネルサイズ「Ｗ／Ｌ＝１０μ／１μ」、本体ＮＭＯＳ部の連続形成数「Ｍｕｌｔｉ＝６」、マルチ素子回路の連続形成数「ＲＯＷ＝２」、ドレイン端部のダミーＮＭＯＳの形成数「ＤＤＭ＝２」、及びソース端部のダミーＮＭＯＳの形成数「ＳＤＭ＝２」といったパラメータ名及びその数値が付加されると共に、ＮＭＯＳの回路シンボルのドレイン端子及びソース端子の左横にそれぞれ■が付加された表示形状とする表示形状ルール４がある。つまり、パラメータDDM及びSDMの双方に１以上の値が設定されている場合の表示形状を決定するルールとなる。

これらの表示形状ルール１〜４はＰＭＯＳについても同様に適用される。但し、上記のJISに準拠したＮＭＯＳの回路シンボルがＰＭＯＳの回路シンボルとなる。
設定内容Ａの場合は、パラメータSDM及びDDMの設定値が共に「１」となっているので、表示形状ルール４に従って、図１３（ｄ）に示す表示形状に決定される。
一方、設定内容Ｂの場合は、パラメータSDMの設定値が「２」に、パラメータDDMの設定値が「０」となっているので、図１３（ｃ）に示す表示形状に決定される。

また、設定内容Ｃの場合は、パラメータSDMの設定値が「０」に、パラメータDDMの設定値が「２」となっているので、図１３（ｂ）に示す表示形状に決定される。
なお、本実施の形態においては、マルチ素子回路のパターンレイアウト図についても表示形状に関する表示形状ルールがあり、図３に示すように、ダミーＮＭＯＳのゲートの形状を本体ＮＭＯＳ部のゲートの形状と異なる形状にするルールがある。図３の例は、表示形状ルール４に対応した形状となる。このことは、ＰＭＯＳについても同様である。

また、図１３（ａ）〜（ｄ）の表示形状の例においては、パラメータ名及びその数値を表示する例を示したが、上記表示形状ルール１〜４に基づき、パラメータ名及びその数値の表示／非表示を切り替えられるようにしてもよい。
回路表示情報生成部１６は、表示形状が決定すると、次に、ＮＭＯＳの回路シンボルに対する表示色に関するルール、又はマルチ素子回路のパターンレイアウト図の表示色に関するルールがあるか否かを判定する（ステップＳ５０４）。

ここでは、回路シンボル及びパターンレイアウト図の双方に表示色に関するルールがあることとし（ステップＳ５０４の「Ｙｅｓ」の分岐）、この表示色のルールとパラメータの設定内容とに基づき、パラメータの設定されたＮＭＯＳの回路シンボル及びパターンレイアウト図の表示色を決定する（ステップＳ５０６）。
具体的に、表示色に関するルールとして、パラメータの設定されたＮＭＯＳの回路シンボルを黄色表示し、パラメータの設定されていない回路シンボルを緑色表示する表示色ルール１と、マルチ素子回路のパターンレイアウト図における、本体ＮＭＯＳ部のゲートを黄色表示し、ダミーＮＭＯＳ部のゲートを紫色表示する表示色ルール２とが設定されているとする。

ここでは、パラメータが設定されマルチ素子回路が生成されているので、表示色ルール１に従って回路シンボルを黄色表示し、表示色ルール２に従ってマルチ素子回路のパターンレイアウト図における、本体ＮＭＯＳ部のゲートを黄色表示し、ダミーＮＭＯＳ部のゲートを紫色表示することが決定される。
このようにして、表示方法が決定されると、次に、選択した回路シンボルに対するマルチ素子回路の回路シンボルを、決定された表示方法で表示する表示情報を生成し、この表示情報を表示要求と共に回路図表示制御部１８に出力する（ステップＳ１１８）。

回路図表示制御部１８は、回路表示情報生成部１６から入力された表示情報に基づき、選択された回路シンボルに対するマルチ素子回路を示す回路シンボルを、設定内容Ａ〜Ｃに応じて、図１３（ｂ）〜（ｄ）のいずれかに示す形状で且つ黄色で表示する。
更に、この黄色表示された回路シンボルに対するマルチ素子回路のパターンレイアウト図の表示指示があった場合は、回路表示情報生成部１６は、該回路シンボルに設定されたパラメータと上記表示形状ルール及び表示色ルール２とに基づき、パターンレイアウト図の表示方法を決定すると共に、該決定された表示方法と接続関係情報とに基づきパターンレイアウト図の表示情報を生成する。そして、該表示情報を表示要求と共に回路図表示制御部１８に出力する。

これにより、ＮＭＯＳのマルチ素子回路のパターンレイアウト図が表示装置の表示画面に表示される。
具体的に、設定内容Ａに対するパターンレイアウト図は、図１４（ａ）に示すように、本体ＮＭＯＳ部が、３つのＮＭＯＳが行方向に連続形成され、その両端部の一方がソース領域に他方がドレイン領域となっている。そして、両端部には、本体ＮＭＯＳ部とはゲートの表示形状が異なるダミーＮＭＯＳがそれぞれ１つずつ付加形成されたものとなる。

また、設定内容Ｂ及びＤに対するパターンレイアウト図は、図１４（ｂ）に示すように、本体ＮＭＯＳ部が、４つのＮＭＯＳが行方向に連続形成され、その両端部がソース領域となっている。そして、両端部には、本体ＮＭＯＳ部とはゲートの表示形状が異なるダミーＮＭＯＳがそれぞれ１つずつ付加形成されている。
また、設定内容Ｃに対するパターンレイアウト図は、図１４（ｃ）に示すように、本体ＮＭＯＳ部が、４つのＮＭＯＳが行方向に連続形成され、その両端部がドレイン領域となっている。そして、両端部には、本体ＮＭＯＳ部とはゲートの表示形状が異なるダミーＮＭＯＳがそれぞれ１つずつ付加形成されている。
なお、本実施の形態では、本体ＮＭＯＳ部は緑色に、ダミーＮＭＯＳ部は紫色で表示される。

次に、入力装置７４を介した操作入力に基づき、表示された回路図を構成する回路シンボルの中から、ＰＭＯＳの回路シンボルが選択された場合について動作を説明する。
ここで、ＰＭＯＳの回路シンボルは、図１５（ａ）に示すように、ＰＭＯＳ本体部１０００と、第１〜第５パラメータ表示領域１００４〜１００８とを含んで構成されている。

ＮＭＯＳ本体部１０００は、ゲート端子１００１と、ドレイン端子１００２と、ソース端子１００３とを含んで構成されている。
第１のパラメータ表示領域１００４は、ＰＭＯＳ本体部のドレインに付加するダミーＰＭＯＳの数を示すパラメータ情報「SDM=＜SDM＞」を表示する領域であり、第４パラメータ表示領域１００７は、ＰＭＯＳ本体部のソースに付加するダミーＰＭＯＳの数を示すパラメータ情報「DDM=＜DDM＞」を表示する領域である。ここで、＜SDM＞、＜DDM＞には入力装置７４を介して入力された数値が設定される。

第２のパラメータ表示領域１００５は、ＰＭＯＳのチャンネルサイズ（チャンネル幅Ｗ／チャンネル長Ｌ）を示すパラメータ情報「W/L=＜W＞/＜L＞」を表示する領域であり、第３パラメータ表示領域１００６は、ＰＭＯＳ本体部の連続形成数を示すパラメータ「Multi=＜Multi＞」情報を表示する領域である。また、第５のパラメータ表示領域１００８は、マルチ素子回路の列方向の連続形成数を示すパラメータ情報「ROW=＜ROW＞」を表示する領域である。ここで、＜W＞、＜L＞、＜Multi＞、＜ROW＞には入力装置７４を介して入力された数値が設定される。

ここでは、図１６（ａ）に示すように、ＰＭＯＳのパラメータ入力画面における入力ボックス０８３１にチャンネル幅「１０μ」を、同０８３２にチャンネル長「１μ」を、同０８３３に連続形成数「６」を、同０８３４にドレイン端部側のダミーＮＭＯＳの形成数「３」を、同０８３５にソース端部側のダミーＮＭＯＳの形成数「２」を、同０８３６にマルチ素子回路の連続形成数「２」をそれぞれ入力したとする。以下、これを設定内容Ｅとする。

パラメータ入力処理が完了し（ステップＳ１０８の「Ｙｅｓ」の分岐）、パラメータ判定処理が開始されると（ステップＳ１１０）、まず、パラメータROWの設定値は「２」となっているので（ステップＳ２００の「Ｙｅｓ」の分岐）、パラメータMultiの設定値「６」を「２」で除算する（ステップＳ２０２）。「６」は「２」で割り切れるので（ステップＳ２０４の「Ｙｅｓ」の分岐）、次に、パラメータColumn（以下、パラメータColと称す）に、除算結果「６／２＝３」を設定する（ステップＳ２０６）。パラメータColが設定されると、次に、パラメータColの設定値が奇数か否かを判定する（ステップＳ２０８）。パラメータColの設定値は「３」であり奇数となるので（ステップＳ２０８の「Ｙｅｓ」の分岐）、次に、パラメータDDM及びSDMにパラメータROWの設定値とは異なる数値が設定されているか否かを判定する（ステップＳ２１０）。パラメータDDMの設定値は「３」、パラメータSDMの設定値は「２」、パラメータROWの設定値は「２」となっているので、パラメータDDMの設定値がROWの設定値と異なることなる（ステップＳ２１０の「Ｙｅｓ」の判定）。これにより、第４の設定内容による誤りであると判定される（ステップＳ２１２）。

一方、入力ボックス０８３１にチャンネル幅「１０μ」を、同０８３２にチャンネル長「１μ」を、同０８３３に連続形成数「７」を、同０８３４にドレイン端部側のダミーＮＭＯＳの形成数「３」を、同０８３５にソース端部側のダミーＮＭＯＳの形成数「２」を、同０８３６にマルチ素子回路の連続形成数「２」をそれぞれ入力したとする。以下、これを設定内容Ｆとする。

この場合は、パラメータROWの設定値は「２」となっているので（ステップＳ２００の「Ｙｅｓ」の分岐）、パラメータMultiの設定値「７」を「２」で除算する（ステップＳ２０２）。「７」は「２」で割り切れないので（ステップＳ２０４の「Ｎｏ」の分岐）、パラメータMultiの設定値「７」を割り切れる値に修正する（ステップＳ２２０）。具体的に、除算結果である「３．５」の小数部分を切り捨てた「３」を設定する（ステップＳ２２０）。このときにエラーメッセージを出力しても良い。修正後の処理は設定内容Ｄと同様となり、第４の設定内容による誤りであると判定される（ステップＳ２１２）。

また、入力ボックス０８３１にチャンネル幅「１０μ」を、同０８３２にチャンネル長「１μ」を、同０８３３に連続形成数「６」を、同０８３４にドレイン端部側のダミーＮＭＯＳの形成数「３」を、同０８３５にソース端部側のダミーＮＭＯＳの形成数「２」を、同０８３６にマルチ素子回路の連続形成数「３」をそれぞれ入力したとする。以下、これを設定内容Ｇとする。

この場合は、パラメータROWの設定値は「３」となっているので（ステップＳ２００の「Ｙｅｓ」の分岐）、パラメータMultiの設定値「６」を「３」で除算する（ステップＳ２０２）。「６」は「３」で割り切れるので（ステップＳ２０４の「Ｙｅｓ」の分岐）、次に、パラメータColumn（以下、パラメータColと称す）に、除算結果「６／３＝２」を設定する（ステップＳ２０６）。パラメータColが設定されると、次に、パラメータColの設定値が奇数か否かを判定する（ステップＳ２０８）。パラメータColの設定値は「２」であり偶数となるので（ステップＳ２０８の「Ｎｏ」の分岐）、次に、パラメータDDM及びSDMにパラメータROWの設定値をＭ倍した数値とは異なる数値が設定されているか否かを判定する（ステップＳ２１６）。パラメータDDMの設定値は「３」、パラメータSDMの設定値は「２」、パラメータROWの設定値は「３」となっているので、パラメータDDM及びSDMの設定値が共にROWの設定値をＭ倍にした数値とは異なることとなる（ステップＳ２１６の「Ｙｅｓ」の判定）。これにより、第５の設定内容による誤りであると判定される（ステップＳ２１８）。

このように、設定内容による誤りがあると判定されると、パラメータ修正部２４において、パラメータの設定内容に誤りがあると判定され（ステップＳ１１２の「Ｎｏ」の分岐）、パラメータ修正処理が実行される（ステップＳ１２２）。
パラメータ修正処理が開始されると、パラメータ修正部２４は、まず、第１〜第５の設定内容のうち、どの設定内容による誤りかを判定する。設定内容Ｅ及びＦは、第４の設定内容による誤りであるので（ステップＳ３１６の「Ｙｅｓ」の分岐）、パラメータDDMの設定値「３」をパラメータROWの設定値「２」に修正し、パラメータSDMの設定値「２」はそのままとする（ステップＳ３１８）。

以上の修正処理によって、設定内容Ｅ及びＦである、パラメータMulti、DDM、SDM、ROWの設定値「６」、「３」、「２」、「２」が、「６」、「２」、「２」、「２」へと正しい設定内容に自動的に修正される。
また、設定内容Ｇは、第５の設定内容による誤りであり（ステップＳ３１６の「Ｎｏ」の分岐）、パラメータColが「２」となっているので、次に、本体ＰＭＯＳ部の両端がソース領域か否かを判定する（ステップＳ３２０）。ＮＭＯＳと同様に、中心がソース領域であれば両端がソース領域とし、中心がドレイン領域であれば両端もドレイン領域であるとして、中心の領域の種類に基づきソース領域であるか否かを判定する。

両端がソース領域である場合は（ステップＳ３２０の「Ｙｅｓ」の分岐）、パラメータDDMの現在の設定値「３」を「０」に修正し、パラメータSDMの現在の設定値「２」を、パラメータROWの設定値「３」を２倍にした値「２×３＝６」に修正する（ステップＳ３２２）。
一方、両端がドレイン領域である場合は（ステップＳ３２０の「Ｎｏ」の分岐）、パラメータDDMの現在の設定値「３」を、パラメータROWの設定値「３」を２倍にした「６」に修正し、パラメータSDMの現在の設定値「２」を「０」に修正する（ステップＳ３２４）。

以上の修正処理によって、設定内容Ｇである、パラメータMulti、DDM、SDM、ROWの設定値「６」、「３」、「２」、「３」が、「６」、「０」、「６」、「３」へと正しい設定内容に自動的に修正される。
このようにして、パラメータの設定内容が正しい内容に設定されると、次に、接続関係情報生成部２６において、設定されたパラメータに基づき、選択されたＮＭＯＳの回路シンボルに対するマルチ素子回路の接続関係情報の生成処理が実行される（ステップＳ１１４）。

接続関係情報生成処理が実行されると、まず、パラメータROWの入力ボックス０８３６の入力値が「２」以上か否かを判定する（ステップＳ４００）。設定内容Ｅ及びＦにおいては、入力ボックス０８３６の入力値は「２」となっているので（ステップＳ４００の「Ｙｅｓ］の分岐）、次に、パラメータMulti、DDM、SDMの設定値「６」、「２」、「２」をパラメータROWの設定値「２」で除算する（ステップＳ４０２）。これにより、以降の生成処理で用いられる、パラメータMulti、DDM、SDMの設定値が、「３」、「１」、「１」となる。

次に、入力ボックス０８３４の入力値が「０」で、且つパラメータSDMの入力ボックス０８３５の入力値が「０」か否かを判定する（ステップＳ４０４）。パラメータDDM及びSDMの値は共に「１」となっているので（ステップＳ４０４の「Ｎｏ」の分岐）、次に、選択したＭＯＳトランジスタの回路シンボルがＰＭＯＳか否かを判定する（ステップＳ４１４）。ここでは、選択した回路シンボルはＰＭＯＳの回路シンボルであるので（ステップＳ４１４の「Ｙｅｓ」の分岐）、接続関係情報生成部２６は、ダミーＰＭＯＳ無しのマルチ素子回路の接続関係情報を生成し、該生成した接続関係情報をＲＡＭ６２に記憶する（ステップＳ４１６）。更に、パラメータDDMの設定値が「１」であるので（ステップＳ４１８の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＰＭＯＳ部のドレイン端部にダミーＰＭＯＳを１つ接続する情報を追加する（ステップＳ４２０）。次に、パラメータSDMの設定値は「１」であるので（ステップＳ４２２の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＰＭＯＳ部のソース端部にダミーＰＭＯＳを１つ接続する情報を追加する（ステップＳ４２４）。更に、ＲＡＭ６２に記憶された接続関係情報に、本体ＰＭＯＳ部のドレイン端部及びソース端部に接続したダミーＰＭＯＳのゲート端子を電源端子（ＶＤＤ）に接続する情報を追加する（ステップＳ４２６）。更にまた、ＲＡＭ６２に記憶された接続関係情報に、ダミーＰＭＯＳにおけるドレイン端部又はソース端部に接続されていない側のソース端子又はドレイン端子をフローティングにする情報を追加する（ステップＳ４２８）。また、パラメータROWの設定値は「２」であるので（ステップＳ４０８の「Ｙｅｓ」の分岐）、現在の接続関係情報をマルチ素子回路の連続形成数を２とした情報に補正する（ステップＳ４１０）。そして、補正後の接続関係情報を、回路表示情報生成部１６に出力すると共に、回路図情報記憶部２８に、元の接続関係情報に追加する形で保存する（ステップＳ４１２）。

また、設定内容Ｇの場合は、入力ボックス０８３６の入力値は「３」となっているので（ステップＳ４００の「Ｙｅｓ］の分岐）、次に、パラメータMulti、DDM、SDMの設定値「６」、「０」、「６」をパラメータROWの設定値「３」で除算する（ステップＳ４０２）。これにより、以降の生成処理で用いられる、パラメータMulti、DDM、SDMの設定値が、「２」、「０」、「２」となる。

次に、入力ボックス０８３４の入力値が「０」で、且つパラメータSDMの入力ボックス０８３５の入力値が「０」か否かを判定する（ステップＳ４０４）。パラメータDDM及びSDMの値は共に「２」となっているので（ステップＳ４０４の「Ｎｏ」の分岐）、次に、選択したＭＯＳトランジスタの回路シンボルがＰＭＯＳか否かを判定する（ステップＳ４１４）。ここでは、選択した回路シンボルはＰＭＯＳの回路シンボルであるので（ステップＳ４１４の「Ｙｅｓ」の分岐）、接続関係情報生成部２６は、ダミーＰＭＯＳ無しのマルチ素子回路の接続関係情報を生成し、該生成した接続関係情報をＲＡＭ６２に記憶する（ステップＳ４１６）。更に、パラメータDDMの設定値が「０」であり（ステップＳ４１８の「Ｎｏ」の分岐）、パラメータSDMの設定値は「２」であるので（ステップＳ４２２の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＰＭＯＳ部の両端のソース端部にダミーＰＭＯＳを１つずつ接続する情報を追加する（ステップＳ４２４）。更に、ＲＡＭ６２に記憶された接続関係情報に、本体ＰＭＯＳ部のソース端部に接続したダミーＰＭＯＳのゲート端子を電源端子（ＶＤＤ）に接続する情報を追加する（ステップＳ４２６）。更にまた、ＲＡＭ６２に記憶された接続関係情報に、ダミーＰＭＯＳにおけるソース端部に接続されていない側の端子をフローティングにする情報を追加する（ステップＳ４２８）。また、パラメータROWの設定値は「３」であるので（ステップＳ４０８の「Ｙｅｓ」の分岐）、現在の接続関係情報をマルチ素子回路の連続形成数を３とした情報に補正する（ステップＳ４１０）。そして、補正後の接続関係情報を、回路表示情報生成部１６に出力すると共に、回路図情報記憶部２８に、元の接続関係情報に追加する形で保存する（ステップＳ４１２）。

このようにして生成された接続関係情報を、回路シンボルによってイメージ化すると、図１５（ｂ）に示すような回路図が構成される。図１５（ｂ）に示すように、ＰＭＯＳのマルチ素子回路は、本体ＰＭＯＳの回路シンボル１０３０と、そのドレイン端子１０３３に接続されたダミーＰＭＯＳの回路シンボル１０２１と、そのソース端子１０３２に接続されたダミーＰＭＯＳの回路シンボル１０１１と、電源端子（ＶＤＤ）の回路シンボル１０４０とを含んで構成される回路図となる。より具体的に、本体ＰＭＯＳのドレイン端子１０３３にダミーＰＭＯＳ１０２１のソース端子１０２２が接続され、本体ＰＭＯＳのソース端子１０３２にダミーＰＭＯＳの回路シンボル１０１１のドレイン端子１０１３が接続され、ダミーＰＭＯＳの回路シンボル１０１１の本体ＰＭＯＳに接続されていない側のソース端子１０１２と、ダミーＰＭＯＳの回路シンボル１０２１の本体ＰＭＯＳに接続されていない側のドレイン端子１０２３とはフローティング状態となり、ダミーＰＭＯＳの回路シンボル１０１１及び１０２１のゲート端子は電源端子の回路シンボル１０４０にそれぞれ接続されている。

また、本体ＰＭＯＳの回路シンボル１０３２の回路部分の右横の１０３５はチャンネルサイズ（Ｗ／Ｌ）の情報であり、１０３６は本体ＰＭＯＳ部の連続形成数（Ｍｕｌｔｉ）の情報であり、１０３７はマルチ素子回路の連続形成数（ＲＯＷ）の情報である。
同様に、ダミーＰＭＯＳの回路シンボル１０１１、１０２１の回路部分の右横の１０１５、１０２５は、チャンネルサイズ（Ｗ／Ｌ）の情報であり、１０１４、１０２７は、本体ＰＭＯＳ部の連続形成数（Ｍｕｌｔｉ）の情報であり、１０１６、１０２８は、マルチ素子回路の連続形成数（ＲＯＷ）の情報である。

以降の、表示方法の決定処理、及び決定された表示方法に基づく表示処理は、上記ＮＭＯＳの回路シンボルの処理と同様となるので、説明を省略する。
設定内容Ｅ及びＦの接続関係情報に基づき、パターンレイアウト図を表示すると、図１６（ｂ）に示すように、本体ＮＭＯＳ部が、４つのＮＭＯＳが行方向に連続形成され、その両端部がソース領域となっている。そして、両端部には、本体ＮＭＯＳ部とはゲートの表示形状が異なるダミーＮＭＯＳがそれぞれ１つずつ付加形成されている。このような構成のマルチ素子回路がゲート領域を共有して列方向に２つ連続して形成されたものとなる。

次に、回路図設計装置１００における、パターンレイアウト図の編集処理について、具体的な動作を説明する。
ここでは、利用者からの入力装置７４を介した表示指示に応じて（ステップＳ６００の「Ｙｅｓ」の分岐）、ＭＯＳトランジスタのマルチ素子回路を含むマスクパターンによって構成されるパターンレイアウト図が表示され、編集モード２に移行したとする（ステップＳ６０２）。

いま、利用者から入力装置７４を介した編集指示によって（ステップＳ６０４の「Ｙｅｓ」の分岐）、ＭＯＳトランジスタのマルチ素子回路に対して、変更、削除、合成などの編集が行われたとする（ステップＳ６０６）。
この編集処理によって、マルチ素子回路が編集されたことになるので（ステップＳ６０８の「Ｙｅｓ」の分岐）、パラメータ修正部２４において、この編集結果に基づき、パラメータ修正処理が実行される。

パラメータMulti、SDM、DDM、ROWの設定値が、それぞれ「６」、「２」、「０」、「１」のマルチ素子回路に対して、マルチ素子回路の列方向の連続形成数を示すROWの設定値が「１」から「２」に変更されたとする（ステップＳ７００の「Ｙｅｓ」の分岐）。
この場合は、まず、パラメータColの設定値が奇数か否かを判定する（ステップＳ７０６）。パラメータColの設定値は「Muti／ROW＝６／２＝３」であるので（ステップＳ７０６の「Ｙｅｓ」の分岐）、ここでは、各マルチ素子回路のダミーＭＯＳの数をソース端部及びダミー端部にそれぞれ１つずつとすることとして、パラメータSDMの現在の設定値「２」をそのままに、パラメータDDMの現在の設定値「０」をパラメータROWの設定値である「２」に修正する。つまり、ROWの設定値を１倍（Ｎ＝１）にした値を設定する。これにより、編集後のマルチ素子回路のパラメータ設定値が、パラメータMulti、SDM、DDM、ROWが、それぞれ「６」、「２」、「０」、「１」であったものが、「６」、「２」、「２」、「２」へと編集内容に応じた適切な設定値に自動的に修正される。

一方、パラメータMulti、SDM、DDM、ROWの設定値が、それぞれ「４」、「１」、「１」、「１」のマルチ素子回路に対して、マルチ素子回路の列方向の連続形成数を示すROWの設定値が「１」から「２」に変更されたとする（ステップＳ７００の「Ｙｅｓ」の分岐）。
この場合は、まず、パラメータColの設定値が奇数か否かを判定する（ステップＳ７０６）。パラメータColの設定値は「４／２＝２」であるので（ステップＳ７０６の「Ｎｏ」の分岐）、次に、本体ＭＯＳ部の両端がソース領域か否かを判定する（ステップＳ７１０）。両端がソース領域の場合は（ステップＳ７１０の「Ｙｅｓ」の分岐）、次に、パラメータDDMの設定値が「０」か否かを判定する（ステップＳ７１２）。パラメータDDMの設定値は「１」であるので（ステップＳ７１２の「Ｎｏ」の分岐）、パラメータSDMの現在の設定値「１」をパラメータROWの設定値を２倍（ここではＭ＝２に設定）にした数値である「４」に修正すると共に、パラメータDDMの現在の設定値「１」を「０」に修正する（ステップＳ７１６）。

また、両端がドレイン領域の場合は（ステップＳ７１０の「Ｎｏ」の分岐）、次に、パラメータSDMの設定値が「０」か否かを判定する（ステップＳ７２０）。パラメータSDMの設定値は「１」であるので（ステップＳ７２０の「Ｎｏ」の分岐）、パラメータSDMの現在の設定値「１」を「０」に修正すると共に、パラメータDDMの現在の設定値「１」をパラメータROWの設定値を２倍にした数値である「４」に修正する（ステップＳ７２４）。

これにより、編集後のマルチ素子回路のパラメータ設定値が、パラメータMulti、SDM、DDM、ROWが、それぞれ「４」、「１」、「１」、「１」であったものが、「４」、「２」、「０」、「２」又は「４」、「０」、「２」、「２」へと編集内容に応じた適切な設定値に自動的に修正される。
また、パラメータMulti、SDM、DDM、ROWの設定値が、それぞれ「４」、「４」、「０」、「２」の、第１のマルチ素子回路（以下、パラメータROWの設定値が「２」以上のマルチ素子回路を、マルチ素子回路列と称す）と第２のマルチ素子回路列とを、図１７に示すように、それぞれの一端のソース領域を共有して合成した場合の動作を説明する。

この場合は、パラメータ修正部２４において、共有合成処理が行われたと判定され（ステップＳ７２６の「Ｙｅｓ」の分岐）、この場合は、共有部分のダミーＭＯＳが不要となるので、第１のマルチ素子回路列のパラメータSDMの現在の設定値「４」を「２」に修正すると共に、第２のマルチ素子回路列のパラメータSDMの現在の設定値「４」を「２」に修正する。

具体的に、第１及び第２のマルチ素子回路列は、パラメータColの設定値がいずれも「４／２＝２」で偶数となり、本体ＭＯＳ部の両端がソース領域になることから、パラメータSDMが「４」となる。共有合成処理は、これらのそれぞれ一端側を共有して合成することになるので、共有部分の内側の２つのダミーＭＯＳがそれぞれ不要となる。
これにより、共有合成処理後において、第１及び第２のマルチ素子回路列のパラメータ設定値が、パラメータMulti、SDM、DDM、ROWが、それぞれ「４」、「４」、「０」、「２」であったものが、「４」、「２」、「０」、「２」へと編集内容に応じた適切な設定値に自動的に修正される。

また、パラメータMulti、SDM、DDM、ROWの設定値が、それぞれ「８」、「４」、「０」、「２」の、第１のマルチ素子回路列と第２のマルチ素子回路列とを、図１８に示すように、コモンセントロイド（Common Centroid）型の配置で合体して合成した場合の動作を説明する。
図１８の例では、コモンセントロイド型の配置で合体したイメージを判り易くするため、第２のマルチ素子回路列のゲート幅を、第１のマルチ素子回路列のゲート幅よりも広くしてある。共有合成処理のケースと同様、パラメータColの設定値が「８／２＝４」と偶数となるので、第１及び第２のマルチ素子回路列は、共にパラメータSDMの設定値が「４」でパラメータDDMの設定値が「０」となる。

ここで、合体方法を１２２１と定義する。この１２２１の定義は、第１のマルチ素子回路列の本体ＭＯＳ部を、列方向に連続形成される２つのＭＯＳトランジスタの組を単位に４つに分割してなる４つの分割ＭＯＳ１と、同様に、第２のマルチ素子回路列の本体ＭＯＳ部を、列方向に連続形成される２つのＭＯＳトランジスタの組を単位に４つに分割してなる４つの分割ＭＯＳ２とを、１２２１１２２１のように合体することを意味する。１２２１と定義したので、第１のマルチ素子回路列は外側、第２のマルチ素子回路列は内側に配置されることになる。

この場合は、パラメータ修正部２４において、合体合成処理が行われたと判定され（ステップＳ７３０の「Ｙｅｓ」の分岐）、合体方法に基づき、第１及び第２のマルチ素子回路におけるパラメータSDM及びDDMの設定値の再計算が行われる（ステップＳ７３２）。
ここでは、合体方法が１２２１と定義されているので、内側に配置される第２のマルチ素子回路列のダミーＭＯＳが不要となる。また、第１及び第２のマルチ素子回路列の本体ＭＯＳ部の両端は、ソース領域となっているので、第２のマルチ素子回路列におけるパラメータSDMの設定値が再計算され、「０」が算出される。これにより、第２のマルチ素子回路列のパラメータSDMの設定値「４」が「０」へと修正される（ステップＳ７３４）。

これにより、合体合成処理後において、第２のマルチ素子回路列のパラメータ設定値が、パラメータMulti、SDM、DDM、ROWが、それぞれ「８」、「４」、「０」、「２」であったものが、「８」、「０」、「０」、「２」へと編集内容に応じた適切な設定値に自動的に修正される。
以上、本実施の形態の回路図設計装置１００は、マルチ素子回路を構成可能な回路素子に対して、回路素子の連続形成数やダミー素子の形成数などを含むパラメータを設定することで、その設定されたパラメータ値とそれに対応付けて予め設定されたルールとに基づき、付加的な回路素子（ダミー素子、電源端子、接地端子など）および配線パターンを含むマルチ素子回路の接続関係情報（ネットリスト）を生成することができる。

つまり、回路素子の回路シンボルに対してパラメータを設定することによって、該回路素子によって構成されるマルチ素子回路の回路構成を変更することができる。このため、例えば寄生素子の付加を考慮する場合や、あるいは応力による電気特性劣化対策のためのダミー素子の付加を考慮する場合に、付加する回路素子の回路記号を１つ１つ選択してレイアウトするといった労力を低減することができる。

更に、パラメータ設定可能な回路シンボルに対してパラメータが設定されるか、又は設定されているパラメータの一部が変更されたときに、その設定内容が正しいか誤りかを判定し、更に、誤りであると判定したときに、パラメータの設定内容を正しい設定内容に自動的に修正することができる。
例えば、ＭＯＳトランジスタの回路シンボルに対してパラメータが設定されたとき、または設定されたパラメータの一部が変更されたきに、例えば、パラメータSDM及びDDMなどの設定内容が正しいか誤りかを判定し、誤りであったときに、正しい設定内容に自動的に修正することができる。これによって、誤りがあった場合の手入力による変更を不要にできると共に、検証（ＬＶＳ）を確実に行うことができる。

更に、１つの回路シンボルに対してパラメータを設定することで複数の回路構成の接続関係情報を生成できるため、回路シンボルのライブラリ（回路記号情報記憶部１０）に登録する回路シンボルの種類を削減することができる。これにより、ライブラリに必要な記憶容量を低減できると共に、ライブラリから所望の回路シンボルを選択する労力を低減できる。

更に、表示方法のルールに従って、パラメータの設定された回路シンボルの表示形状及び表示色を、パラメータの設定されていない回路シンボルの表示形状及び表示色と異なる表示形状及び表示色で表示することができる。
これにより、似たような構成のマルチ素子回路を１種類の回路シンボルで表すことができるため、レイアウトした回路シンボルを探す手間を軽減できる。

更に、回路シンボルのパラメータの変更に伴いシンボル回路図上で表示される回路シンボルの形状および色が変わるため、その回路シンボルの表す回路構成を視覚的に確認でき、回路設計におけるミスを低減することができる。
更に、パラメータの設定内容次第で、回路素子に他の素子および配線を付加しないシンプルな接続関係情報を生成することもできるため、必要な場合にのみ、かつ、必要な回路素子にのみ、付加的な回路素子および配線を接続することができる。

上記実施の形態において、回路記号選択部１２は、発明１、２、３、７及び８のいずれか１に記載の回路記号選択手段に対応し、パラメータ設定部２０は、発明１、２、３、７及び８のいずれか１に記載のパラメータ設定手段に対応し、パラメータ判定部２２は、発明１、２、３、７及び８のいずれか１に記載のパラメータ判定手段に対応し、パラメータ修正部２４は、発明１、２、３、４、５、７及び８のいずれか１に記載のパラメータ修正手段に対応し、接続関係情報生成部２６は、発明１、３、４、５、７及び８のいずれか１に記載の接続関係情報生成手段に対応し、回路表示情報生成部１６及び回路図表示制御部１８は、発明１、４、５、７及び８のいずれか１に記載の回路図表示手段に対応し、回路パターン編集部１４は、発明４乃至６のいずれか１に記載のレイアウト編集手段に対応する。

なお、上記実施の形態においては、パラメータの設定可能な回路素子とし、ＭＯＳトランジスタを例に挙げて説明したが、これに限らず、本発明は、他の種類のトランジスタ（ＣＭＯＳトランジスタなど）や、抵抗、コンデンサなどの、マルチ素子回路を構成可能な他の回路素子にも適用することができる。
また、上記実施の形態においては、パラメータの設定された（マルチ素子回路の生成された）回路シンボルを、表示形状及び表示色に関するルールに従って、パラメータの設定されていない回路シンボルとは異なる表示形状及び表示色で表示する構成としたが、これに限らず、表示形状及び表示色のいずれか一方のみをパラメータの設定されていない回路シンボルとは異なる表示形状及び表示色で表示する構成としてもよい。

また、上記実施の形態では、説明の便宜上、マルチ素子回路の本体部の両端部に付加するダミー素子の数を片端毎に１つずつとしたが、これに限らず、ダミー素子についても本体部と同様に複数を連続形成したものを付加する構成としてもよい。
また、上記実施の形態においては、マルチ素子回路に対応する回路シンボルの表示形状を、図１３（ａ）〜（ｄ）に示す形状とし、マルチ素子回路のパターンレイアウト図におけるダミーＭＯＳのゲートの表示形状を、図３に示す形状としたが、これらに限らず、他の形状で表現するようにしてもよい。

また、上記実施の形態においては、マルチ素子回路の回路シンボルの表示色を黄色とし、マルチ素子回路のパターンレイアウト図のダミー素子の表示色を紫色としたが、これに限らず、通常の表示色と異なる色であれば、他の色で表示するようにしてもよい。

本発明に係る回路図設計装置１００の機能構成を示すブロック図である。 パラメータ設定可能なＮＭＯＳの回路シンボルの一例と、パラメータ設定後の回路図の一例とを示す図である。 ＮＭＯＳで構成されたマルチ素子回路のパターンレイアウト図の一例を示す図である。 回路図設計装置１００のコンピュータシステムのハードウェア構成を示すブロック図である。 マルチ素子回路の生成処理を示すフローチャートである。 パラメータ判定部２２におけるＭＯＳトランジスタの回路シンボルに対するパラメータ判定処理の一例を示すフローチャートである。 パラメータ修正部２４における、ＭＯＳトランジスタに対するパラメータ修正処理を示すフローチャートである。 接続関係情報生成部２６における、ＭＯＳトランジスタに対する接続関係情報生成処理の一例を示すフローチャートである。 回路表示情報生成部１６における表示方法決定処理を示すフローチャートである。 回路図設計装置１００におけるパターンレイアウト図の編集処理を示すフローチャートである。 パラメータ修正部２４の、パターンレイアウト図におけるＭＯＳトランジスタのマルチ素子回路の編集処理に対するパラメータ修正処理の一例を示すフローチャートである。 （ａ）は、ＮＭＯＳの回路シンボルの一例を示す図であり、（ｂ）は、（ａ）の回路シンボルに対するパラメータ入力画面の一例を示す図である。 （ａ）〜（ｄ）は、パラメータの設定されたＮＭＯＳの回路シンボルの表示形状の例を示す図である。 （ａ）〜（ｃ）は、パラメータMultiの値を「４」にしたときのマルチ素子回路のパターンレイアウト図の例を示す図である。 （ａ）は、パラメータ設定可能なＰＭＯＳの回路シンボルの一例を示す図であり、（ｂ）は、（ａ）の回路シンボルに対するマルチ素子回路の回路構成の一例を示す図である。 （ａ）は、パラメータ入力画面の一例を示す図であり、（ｂ）は、パラメータROWの値を「２」にしたときのマルチ素子回路のパターンレイアウト図の一例を示す図である。 マルチ素子回路の共有合成の一例を示す図である。 マルチ素子回路の合体合成の一例を示す図である。（ａ）〜（ｄ）は、パラメータを設定可能な回路シンボルの表示形状の例を示す図である。 マルチＭＯＳ回路のゲートの形状が異なる例と、マルチＭＯＳ回路にダミーＭＯＳを付加した例とを示す図である。

符号の説明

１００ 回路図設計装置
１０ 回路記号情報記憶部
１２ 回路記号選択部
１４ 回路パターン編集部
１６ 回路表示情報生成部
１８ 回路図表示制御部
２０ パラメータ設定部
２２ パラメータ判定部
２４ パラメータ修正部
２６ 接続関係情報生成部
２８ 回路図情報記憶部
６０ ＣＰＵ
６２ ＲＡＭ
６４ ＲＯＭ
６６ Ｉ／Ｆ
６８ バス
７０ 記憶装置
７２ 表示装置
７４ 入力装置

Claims (8)

1. 表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトすることで、前記半導体集積回路に係る回路図を設計することが可能な回路図設計装置であって、
   前記回路図の設計に係る前記回路記号を選択する回路記号選択手段と、
   前記回路記号選択手段で選択された前記回路記号のうち特定の回路記号に対して、該特定の回路記号の示す回路素子の連続形成数を示すパラメータと、該連続形成数の回路素子を連続して一繋がりに形成して成るマルチ素子回路の動作特性のバラツキを低減するための付加素子であるダミー素子の形成数を示すパラメータとを含むパラメータを設定するパラメータ設定手段と、
   前記パラメータ設定手段で前記特定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータの内容が正しいか誤りかを判定するパラメータ判定手段と、
   前記パラメータ判定手段の判定結果が誤りであるという判定結果であったときに、前記特定の回路記号に対して設定されたパラメータを予め設定された修正方法に基づき正しい内容に修正するパラメータ修正手段と、
   前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報と、前記パラメータ設定手段で設定されたパラメータとに基づき、前記マルチ素子回路を構成する各回路素子を含む前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成する接続関係情報生成手段と、
   前記接続関係情報に基づき前記回路記号及び前記配線パターンを含んで構成されるシンボル回路図を表示する回路図表示手段と、を備え、
   前記接続関係情報生成手段は、前記設定されたパラメータに基づき、前記マルチ素子回路の、前記連続形成する回路素子の識別情報と、前記ダミー素子の識別情報と、前記回路素子及び前記ダミー素子の各端子の接続情報とを含む、該マルチ素子回路の接続関係情報を生成することを特徴とする回路図設計装置。
2. 前記パラメータ設定手段は、前記回路記号選択手段でＭＯＳトランジスタの回路記号が選択されたときに、該ＭＯＳトランジスタの回路記号に対して、該ＭＯＳトランジスタの連続形成数を示すパラメータＭｕｌｔｉと、該Ｍ個のＭＯＳトランジスタを、ドレインとソースの領域を行方向となる一方向に交互に反復させながら一繋がりに形成したときの前記行方向の端部のドレイン領域に付加されるダミーＭＯＳトランジスタの形成数を示すパラメータＤＤＭと、前記行方向の端部のソース領域に付加されるダミーＭＯＳトランジスタの形成数を示すパラメータＳＤＭとを含むパラメータを設定することが可能であり、
   前記パラメータ判定手段は、前記パラメータＭｕｌｔｉが偶数値に設定され且つ前記行方向の両端部が共にソース領域又はドレイン領域となるときに、前記パラメータＤＤＭ及び前記パラメータＳＤＭにそれぞれ０以外の数値が設定される第１の設定内容と、前記パラメータＭｕｌｔｉが偶数値に設定され且つ前記行方向の両端部が共にソース領域となるときに、前記パラメータＤＤＭに０が設定され且つ前記パラメータＳＤＭに１以下の数値又は３以上の奇数値が設定される第２の設定内容と、前記パラメータＭｕｌｔｉが偶数値に設定され且つ前記行方向の両端部がドレイン領域となるときに、前記パラメータＤＤＭに１以下の数値又は３以上の奇数値が設定され且つ前記パラメータＳＤＭに０が設定される第３の設定内容とのうちいずれか１つの設定内容で、前記ＭＯＳトランジスタの回路記号に対してパラメータが設定されたときに、該パラメータの設定内容が誤りであると判定し、
   前記パラメータ修正手段は、前記第１の設定内容による誤り判定に対して、前記行方向の両端部が共にソース領域のときは、前記パラメータＤＤＭの設定値が０で且つ前記パラメータＳＤＭの設定値が所定の偶数値となるように設定値を修正し、前記行方向の両端部がドレイン領域のときは、前記パラメータＤＤＭの設定値が所定の偶数値で且つ前記パラメータＳＤＭの設定値が０となるように設定値を修正し、前記第２の設定内容による誤り判定に対して、前記パラメータＳＤＭの設定値を所定の偶数値に修正し、前記第３の設定内容による誤り判定に対して、前記パラメータＤＤＭの設定値を所定の偶数値に修正することを特徴とする請求項１に記載の回路図設計装置。
3. 前記パラメータ設定手段は、前記回路記号選択手段でＭＯＳトランジスタの回路記号が選択されたときに、前記パラメータＭｕｌｔｉと、前記パラメータＤＤＭと、前記パラメータＳＤＭと、前記マルチ素子回路の前記行方向と直交する方向である列方向の形成数を示すパラメータＲＯＷとを含むパラメータを設定することが可能であり、
   前記接続関係情報生成手段は、前記パラメータＲＯＷに２以上の数値が設定されたときに、前記パラメータＭｕｌｔｉの設定値を前記パラメータＲＯＷの設定値で割った数値をＭＯＳトランジスタの前記連続形成数としたマルチ素子回路を、前記パラメータＲＯＷの数だけ前記列方向に連続して接続した構成のマルチ素子回路列の各回路素子の接続関係を示す接続関係情報を生成し、
   前記パラメータＭｕｌｔｉの設定値（２以上の整数）を前記パラメータＲＯＷの設定値（Ｍの設定値＞ＲＯＷの設定値≧１の整数）で除算した除算結果の数値をカラムパラメータの数値とし、前記パラメータＭｕｌｔｉの設定値が前記パラメータＲＯＷの設定値で割り切れるときに、
   前記パラメータ判定手段は、前記パラメータＲＯＷが２以上の整数値に設定され且つ前記カラムパラメータの数値が奇数値となり、前記パラメータＤＤＭ及び前記パラメータＳＤＭの少なくとも一方に前記パラメータＲＯＷの設定値をＮ倍（Ｎは１以上の整数）した数値とは異なる数値が設定される第４の設定内容と、前記パラメータＲＯＷが２以上の整数値に設定され且つ前記カラムパラメータの数値が偶数値となり、前記パラメータＤＤＭ及び前記パラメータＳＤＭの少なくとも一方に前記パラメータＲＯＷの設定値をＭ倍（Ｍは２以上の偶数）にした数値とは異なる数値が設定される第５の設定内容とのうちいずれか１つの設定内容で、前記ＭＯＳトランジスタの回路記号に対してパラメータが設定されたときに、該パラメータの設定内容が誤りであると判定し、
   前記パラメータ修正手段は、前記第４の設定内容による誤り判定に対して、前記パラメータＤＤＭの設定値及び前記パラメータＳＤＭの設定値のうち前記パラメータＲＯＷの設定値をＮ倍した数値とは異なる数値が設定されているものを、前記パラメータＲＯＷの設定値となるように修正し、前記第５の設定内容による誤り判定に対して、前記行方向の両端部が共にソース領域のときは、前記パラメータＤＤＭの設定値が０以外の数値のときは該設定値を０に且つ前記パラメータＳＤＭの設定値を前記パラメータＲＯＷの設定値をＭ倍にした数値に修正し、前記行方向の両端部がドレイン領域のときは、前記パラメータＤＤＭの設定値を前記パラメータＲＯＷの設定値をＭ倍にした数値に且つ前記パラメータＳＤＭの設定値が０以外の数値のときは該設定値を０に修正することを特徴とする請求項１又は請求項２に記載の回路図設計装置。
4. 前記回路図表示手段は、前記接続関係情報生成手段で生成された接続関係情報に基づき、前記半導体集積回路のマスクパターンのレイアウトを示すパターンレイアウト図を表示し、
   前記回路図表示手段で表示されたパターンレイアウト図を編集するレイアウト編集手段を備え、
   前記パラメータ修正手段は、前記レイアウト編集手段で前記パターンレイアウト図の編集が行われたときに、その編集結果に基づき前記特定の回路記号に設定されたパラメータを修正し、
   前記接続関係情報生成手段は、前記レイアウト編集手段で前記パターンレイアウト図の編集が行われたときに、その編集結果と前記パラメータ修正手段の修正結果とに基づき前記接続関係情報を修正することを特徴とする請求項１乃至請求項３のいずれか１項に記載の回路図設計装置。
5. 前記回路図表示手段は、前記接続関係情報生成手段で生成された接続関係情報に基づき、前記半導体集積回路のマスクパターンのレイアウトを示すパターンレイアウト図を表示し、
   前記回路図表示手段で表示されたパターンレイアウト図を編集するレイアウト編集手段を備え、
   前記パラメータ修正手段は、前記レイアウト編集手段で前記パターンレイアウト図の編集が行われたときに、その編集結果に基づき前記特定の回路記号に設定されたパラメータを修正し、
   前記接続関係情報生成手段は、前記レイアウト編集手段で前記パターンレイアウト図の編集が行われたときに、その編集結果と前記パラメータ修正手段の修正結果とに基づき前記接続関係情報を修正し、
   前記レイアウト編集手段によって、前記ＭＯＳトランジスタを含んで構成されるマルチ素子回路の列方向の形成数が変更されたときに、前記パラメータ修正手段は、前記パラメータＭｕｌｔｉの設定値を該設定値を前記形成数倍にした数値に修正すると共に前記パラメータＲＯＷの設定値を前記変更した形成数に修正し、前記カラムパラメータの数値が奇数値のときは、前記パラメータＤＤＭの設定値及び前記パラメータＳＤＭの設定値を、それぞれ修正後の前記パラメータＲＯＷの設定値に修正し、前記カラムパラメータの数値が偶数値のときに、前記行方向の両端部が共にソース領域のときは、前記パラメータＤＤＭの設定値が０以外の数値のときは該設定値を０に且つ前記パラメータＳＤＭの設定値を前記修正後のパラメータＲＯＷの設定値をＭ倍にした数値に修正し、前記行方向の両端部がドレイン領域のときは、前記パラメータＤＤＭの設定値を前記修正後のパラメータＲＯＷの設定値をＭ倍にした数値に且つ前記パラメータＳＤＭの設定値が０以外の数値のときは該設定値を０に修正することを特徴とする請求項３に記載の回路図設計装置。
6. 前記レイアウト編集手段は、複数の前記マルチ素子回路を、これらを構成する回路素子の回路パターンの一部を共有させて合成する第１の合成処理部と、複数の前記マルチ素子回路を、これらを構成する回路素子の回路パターンを所定の組み合わせで合体させて合成する第２の合成処理部とを有することを特徴とする請求項４又は請求項５に記載の回路図設計装置。
7. 表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトして、前記半導体集積回路に係る回路図を設計するために、コンピュータを、
   前記回路図の設計に係る前記回路記号を選択する回路記号選択手段、
   前記回路記号選択手段で選択された前記回路記号のうち特定の回路記号に対して、該特定の回路記号の示す回路素子の連続形成数を示すパラメータと、該連続形成数の回路素子を連続して一繋がりに形成して成るマルチ素子回路の動作特性のバラツキを低減するための付加素子であるダミー素子の形成数を示すパラメータとを含むパラメータを設定するパラメータ設定手段、
   前記パラメータ設定手段で前記特定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータの内容が正しいか誤りかを判定するパラメータ判定手段、
   前記パラメータ判定手段の判定結果が誤りであるという判定結果であったときに、前記特定の回路記号に対して設定されたパラメータを予め設定された修正方法に基づき正しい内容に修正するパラメータ修正手段、
   前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報と、前記パラメータ設定手段で設定されたパラメータとに基づき、前記マルチ素子回路を構成する各回路素子を含む前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成する接続関係情報生成手段、及び
   前記接続関係情報に基づき前記回路記号及び前記配線パターンを含んで構成されるシンボル回路図を表示する回路図表示手段として機能させるためのプログラムを含み、
   前記接続関係情報生成手段は、前記設定されたパラメータに基づき、前記マルチ素子回路の、前記連続形成する回路素子の識別情報と、前記ダミー素子の識別情報と、前記回路素子及び前記ダミー素子の各端子の接続情報とを含む、該マルチ素子回路の接続関係情報を生成することを特徴とする回路図設計プログラム。
8. 回路記号選択手段、パラメータ設定手段、パラメータ判定手段、パラメータ修正手段、接続関係情報生成手段及び回路図表示手段を備えた回路図設計装置を利用して、表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトして、前記半導体集積回路に係る回路図を設計する回路図設計方法であって、
   前記回路記号選択手段に、前記回路図の設計に係る前記回路記号を選択させる回路記号選択ステップと、
   前記パラメータ設定手段に、前記回路記号選択ステップで選択された前記回路記号のうち特定の回路記号に対して、該特定の回路記号の示す回路素子の連続形成数を示すパラメータと、該連続形成数の回路素子を連続して一繋がりに形成して成るマルチ素子回路の動作特性のバラツキを低減するための付加素子であるダミー素子の形成数を示すパラメータとを含むパラメータを設定させるパラメータ設定ステップと、
   前記パラメータ判定手段に、前記パラメータ設定ステップで前記特定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータの内容が正しいか誤りかを判定させるパラメータ判定ステップと、
   前記パラメータ修正手段に、前記パラメータ判定ステップの判定結果が誤りであるという判定結果であったときに、前記特定の回路記号に対して設定されたパラメータを予め設定された修正方法に基づき正しい内容に修正するパラメータ修正ステップと、
   前記接続関係情報生成手段に、前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報と、前記パラメータ設定ステップで設定されたパラメータとに基づき、前記マルチ素子回路を構成する各回路素子を含む前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成させる接続関係情報生成ステップと、
   前記回路図表示手段に、前記接続関係情報に基づき前記回路記号及び前記配線パターンを含んで構成されるシンボル回路図を表示させる回路図表示ステップとを含み、
   前記接続関係情報生成ステップにおいては、前記設定されたパラメータに基づき、前記マルチ素子回路の、前記連続形成する回路素子の識別情報と、前記ダミー素子の識別情報と、前記回路素子及び前記ダミー素子の各端子の接続情報とを含む、該マルチ素子回路の接続関係情報を生成することを特徴とする回路図設計方法。

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