JPH11168144A - 半導体集積回路におけるトランジスタのレイアウト装置および方法ならびに当該方法を用いた半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 効率よくレイアウト編集を行なうことができ
るレイアウト方法、装置および半導体集積回路の製造方
法を提供する。 【解決手段】 回路図用ウィンドウ上に表示された回路
図より論理ゲートを１つ選択する（Ｓ２２）。選択され
た論理ゲートの付加情報（論理ゲートのＩＤ、論理ゲー
ト名、論理ゲートを構成するトランジスタのサイズ情報
など）を磁気ディスクより読出す（Ｓ２３）。論理ゲー
ト名より論理ゲートタイプが判定される（Ｓ２４）。ユ
ーザがレイアウトセルを発生させる位置を指定する（Ｓ
２５）。レイアウトセルの配置位置がレイアウトセルの
発生位置、論理ゲートを構成する端子の相対的位置関係
などより求められる（Ｓ２６）。その後、論理ゲート単
位のレイアウトセルを発生させる（Ｓ２７）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】半導体集積回路におけるトラ
ンジスタのレイアウト装置および方法ならびに当該方法
を用いた半導体集積回路の製造方法に関し、特に、効率
良くレイアウトの編集を行なうことができる半導体集積
回路におけるトランジスタのレイアウト装置および方法
ならびに当該方法を用いた半導体集積回路の製造方法に
関する。

【０００２】

【従来の技術】図１を参照して、従来のレイアウト装置
３０は、コンピュータ３２と、コンピュータ３２に指示
を与えるためのキーボード４０およびマウス４２と、コ
ンピュータ３２により演算されたレイアウト結果等を表
示するためのディスプレイ３４と、コンピュータ３２が
実行するプログラムをそれぞれ読取るための磁気テープ
装置３６、ＣＤ−ＲＯＭ（Compact Disk-Read Only Mem
ory ）装置４４および通信モデム４８とを含む。

【０００３】トランジスタのレイアウトを行なうための
プログラムは、コンピュータで読取可能な記録媒体であ
る磁気テープ３８またはＣＤ−ＲＯＭ４６に記録され、
磁気テープ装置３６およびＣＤ−ＲＯＭ装置４４でそれ
ぞれ読取られる。または、通信回線を介して通信モデム
４８で読取られる。

【０００４】図２を参照して、コンピュータ３２は、磁
気テープ装置３６、ＣＤ−ＲＯＭ装置４４または通信モ
デム４８を介して読取られたプログラムを実行するため
のＣＰＵ（Central Processing Unit ）５０と、コンピ
ュータ３２の動作に必要なその他のプログラムおよびデ
ータを記憶するためのＲＯＭ（Read Only Memory) ５２
と、プログラム、プログラム実行時のパラメータ、演算
結果などを記憶するためのＲＡＭ（Random Access Memo
ry）５４と、プログラムおよびデータなどを記憶するた
めの磁気ディスク５６とを含む。

【０００５】図１、図２、図１８および図２０を参照し
て、レイアウト装置３０を用いた、従来のトランジスタ
のレイアウト方法について説明する。

【０００６】ディスプレイ３４上に回路図用ウィンドウ
を開く。図２０を参照して、磁気ディスク５６に記憶さ
れた半導体集積回路の回路情報を読出し、回路図用ウィ
ンドウに半導体集積回路のトランジスタレベルの回路図
２００を表示する（図２０、Ｓ５０）。一例として、図
１８を参照して、回路図２００には、入力Ａおよび入力
Ｂの否定論理積を出力するためのＮＡＮＤゲート６２
と、入力Ｃの否定値を出力するためのＮＯＴゲート６６
と、ＮＡＮＤゲート６２の出力およびＮＯＴゲート６６
の出力の否定論理積（出力Ｄ）を出力するためのＮＡＮ
Ｄゲート６４とが示されている。ＮＡＮＤゲート６２
は、ｐチャネルトランジスタ１８６、１８８とｎチャネ
ルトランジスタ１９０、１９２とを含む。ＮＡＮＤゲー
ト６４およびＮＯＴゲート６６も同様にｐチャネルトラ
ンジスタとｎチャネルトランジスタとを含む。

【０００７】ディスプレイ３４上にレイアウト用ウィン
ドウを開く（Ｓ５１）。ユーザが、レイアウト用ウィン
ドウ上のトランジスタを選択し、選択されたトランジス
タの種類およびゲート長、ゲート幅等の付加情報を磁気
ディスク５６より読出す（Ｓ５２）。磁気ディスク５６
より読出された付加情報に基づいて、選択されている１
つのトランジスタに対するレイアウトセルをレイアウト
用ウィンドウに表示する（Ｓ５３）。さらに表示すべき
レイアウトセルがある否かを判断する（Ｓ５４）。表示
すべきレイアウトセルがある場合には（Ｓ５４でＹＥ
Ｓ）、Ｓ５２およびＳ５３の処理を再度繰返す。

【０００８】これ以上表示すべきレイアウトセルがない
場合には（Ｓ５４でＮＯ）、レイアウト用ウィンドウ上
に表示されたレイアウトの編集を行なう（Ｓ５５）。レ
イアウトの編集は、ユーザとのインタラクティブなやり
取りにより行なわれる。さらに表示すべきレイアウトセ
ルや、レイアウト編集のやり直しがあるか否かの判断を
ユーザが行なう（Ｓ５６）。やり直しや追加がある場合
には（Ｓ５６でＹＥＳ）、Ｓ５２以下の処理を再度繰返
す。

【０００９】やり直しや追加がない場合には（Ｓ５６で
ＮＯ）、回路図用ウィンドウに表示された回路図２００
を構成するトランジスタ間の接続情報を磁気ディスク５
６より読出す（Ｓ５７）。トランジスタ間の接続情報と
は、「ｐチャネルトランジスタ１８８とｎチャネルトラ
ンジスタ１９０とが直列接続される」といった、トラン
ジスタの各端子間の接続関係の情報である。

【００１０】トランジスタ間の接続情報に基づき、トラ
ンジスタ間の配線がレイアウト用ウィンドウ上で自動的
に行なわれる（Ｓ５８）。ユーザが、ここまでの処理で
やり直しや追加があるか否かを判断する（Ｓ５９）。や
り直しや追加がある場合には（Ｓ５９でＹＥＳ）、Ｓ５
２以降の処理を繰返す。

【００１１】やり直しや追加がない場合には（Ｓ５９で
ＮＯ）、レイアウトセルおよび配線の相互間の不必要な
隙間をつめるコンパクションが実行され、レイアウトの
圧縮が行なわれる（Ｓ６０）。ユーザが、ここまでの処
理でやり直しや追加があるか否かを判断する（Ｓ６
１）。やり直しや追加がある場合には（Ｓ６１でＹＥ
Ｓ）、Ｓ５２以降の処理を繰返す。やり直しや追加がな
い場合には（Ｓ６１でＮＯ）、トランジスタのレイアウ
トを終了する。

【００１２】

【発明が解決しようとする課題】従来のレイアウト装置
３１では、回路図２００に示された個々のトランジスタ
毎にレイアウトセルを発生させていた。このため、トラ
ンジスタとレイアウトセルとが１対１に対応しており、
トランジスタの各端子間の接続関係を単純に決定するこ
とができ、レイアウト装置としては容易に実現できる反
面、効率良くレイアウトを発生できないという問題点が
ある。たとえば、２つのトランジスタ間で入力信号を入
替えても等価な回路において、その入力信号を入替える
場合には、レイアウト用ウィンドウ上で配線を変更する
だけでは足りず、トランジスタセル自体も入替えなけれ
ばならず、非常に時間がかかっていた。

【００１３】また、トランジスタ単位でレイアウトセル
を発生させるため、レイアウトセルを組合せて論理ゲー
トを構成しなければならず、レイアウトの初期段階で
は、全体像がつかめず、効率良くレイアウトを行なうこ
とができないという問題がある。

【００１４】このため、限られた設計期間内では、最適
なレイアウトを行なうことができず、レイアウト面積の
増大を招いている。

【００１５】本発明はこれらのような問題点を解決する
ためになされたもので、本発明の目的は、効率良くレイ
アウト編集を行なうことができるレイアウト装置および
方法ならびにレイアウト方法を用いた半導体集積回路の
製造方法を提供することである。

【００１６】本発明の他の目的は、集積度の高いレイア
ウトを発生することができるレイアウト装置および方法
ならびにレイアウト方法を用いた半導体集積回路の製造
方法を提供することである。

【００１７】

【課題を解決するための手段】本発明は、このような問
題点を解決するためになされたもので、請求項１に記載
の発明に係る半導体集積回路におけるトランジスタのレ
イアウト装置は、半導体集積回路を構成する論理ゲート
を選択するための手段と、その論理ゲートを構成するト
ランジスタのサイズ情報および論理ゲートの種類に基づ
き、論理ゲートを構成するトランジスタのレイアウトセ
ルを論理ゲート単位で発生するための手段とを含む。

【００１８】請求項１に記載の発明によると、論理ゲー
ト単位でレイアウトセルが発生されるため、レイアウト
の初期段階で、全体像がつかみやすく、レイアウトの編
集がしやすい。このため、効率良くレイアウト編集を行
なうことができる。

【００１９】請求項２に記載の発明に係るレイアウト装
置は、請求項１に記載の発明の構成に加えて、論理ゲー
トを構成するトランジスタ間の接続情報に基づき、レイ
アウトセル間の配線を行なうための配線手段をさらに含
む。

【００２０】請求項２に記載の発明によると、請求項１
に記載の発明の作用、効果に加えて、さらにトランジス
タ間の配線のレイアウトを効率良く行なうことができ
る。

【００２１】請求項３に記載の発明に係るレイアウト装
置は、請求項２に記載の発明の構成に加えて、上記トラ
ンジスタ間の接続情報は、トランジスタの端子の端子名
を含み、上記配線手段は、端子名の組替えを行なうため
の端子名組替手段と、組替えられた端子名に基づき、レ
イアウトセル間で同一の端子名を有する端子間の配線を
行なうための手段とを含む。

【００２２】請求項３に記載の発明によると、請求項２
に記載の発明の作用、効果に加えて、端子名の組替えを
行なった後、トランジスタ間の配線のレイアウトを行な
う。このため、配線長やレイアウトセルの配置面積を小
さくすることができ、集積度の高いトランジスタのレイ
アウトを得ることができる。

【００２３】請求項４に記載の発明に係るレイアウト装
置は、請求項３に記載の発明の構成に加えて、上記トラ
ンジスタは、ｐチャネルトランジスタおよびｎチャネル
トランジスタを含み、上記端子名組替手段は、ｐチャネ
ルトランジスタのレイアウトセル配置情報およびｎチャ
ネルトランジスタのレイアウトセル配置情報のそれぞれ
より、トランジスタ組を抽出するための手段と、トラン
ジスタ組に含まれる端子名を必要に応じて相互に反転さ
せるための手段と、レイアウトセル配置情報の各々に対
し、同一数の端子を含むトランジスタ組同士を必要に応
じて入替えるための手段と、ｐチャネルトランジスタの
レイアウトセル配置情報およびｎチャネルトランジスタ
のレイアウトセル配置情報のそれぞれについて、トラン
ジスタ組に含まれるメタルの端子名が、隣接するトラン
ジスタ組に含まれる、メタルに隣接するメタルの端子名
と同一であるｐチャネルトランジスタのレイアウトセル
配置情報およびｎチャネルトランジスタのレイアウトセ
ル配置情報をそれぞれ抽出するための手段とを含む。

【００２４】請求項５に記載の発明に係る半導体集積回
路におけるトランジスタのレイアウト方法は、半導体集
積回路を構成する論理ゲートを選択するステップと、そ
の論理ゲートを構成するトランジスタのサイズ情報およ
び論理ゲートの種類に基づき、論理ゲートを構成するト
ランジスタのレイアウトセルを論理ゲート単位で発生す
るステップとを含む。

【００２５】請求項５に記載の発明によると、論理ゲー
ト単位でレイアウトセルが発生されるため、レイアウト
の初期段階で、全体像がつかみやすく、レイアウトの編
集がしやすい。このため、効率良くレイアウト編集を行
なうことができる。

【００２６】請求項６に記載の発明に係るレイアウト方
法は、請求項５に記載の発明の構成に加えて、論理ゲー
トを構成するトランジスタ間の接続情報に基づき、レイ
アウトセル間の配線を行なう配線ステップをさらに含
む。

【００２７】請求項６に記載の発明によると、請求項５
に記載の発明の作用、効果に加えて、さらにトランジス
タ間の配線のレイアウトを効率良く行なうことができ
る。

【００２８】請求項７に記載の発明に係るレイアウト方
法は、請求項６に記載の発明の構成に加えて、上記トラ
ンジスタ間の接続情報は、トランジスタの端子の端子名
を含み、上記配線ステップは、端子名の組替えを行なう
端子名組替ステップと、組替えられた端子名に基づき、
レイアウトセル間で同一の端子名を有する端子間の配線
を行なうステップとを含む。

【００２９】請求項７に記載の発明によると、請求庫６
に記載の発明の作用、効果に加えて、端子名の組替えを
行なった後、トランジスタ間の配線のレイアウトを行な
う。このため、配線長やレイアウトセルの配置面積を小
さくすることができ、集積度の高いトランジスタのレイ
アウトを得ることができる。

【００３０】請求項８に記載の発明に係るレイアウト方
法は、請求項７に記載の発明の構成に加えて、上記トラ
ンジスタは、ｐチャネルトランジスタおよびｎチャネル
トランジスタを含み、上記端子名組替ステップは、ｐチ
ャネルトランジスタのレイアウトセル配置情報およびｎ
チャネルトランジスタのレイアウトセル配置情報のそれ
ぞれより、トランジスタ組を抽出するステップと、トラ
ンジスタ組に含まれる端子名を必要に応じて相互に反転
させるステップと、レイアウトセル配置情報の各々に対
し、同一数の端子を含むトランジスタ組同士を必要に応
じて入替えるステップと、ｐチャネルトランジスタのレ
イアウトセル配置情報およびｎチャネルトランジスタの
レイアウトセル配置情報のそれぞれについて、トランジ
スタ組に含まれるメタルの端子名が、隣接するトランジ
スタ組に含まれる、上記メタルに隣接するメタルの端子
名と同一であるｐチャネルトランジスタのレイアウトセ
ル配置情報およびｎチャネルトランジスタのレイアウト
セル配置情報をそれぞれ抽出するステップとを含む。

【００３１】請求項９に記載の発明に係る半導体集積回
路の製造方法は、半導体集積回路におけるトランジスタ
のレイアウトを行なうレイアウトステップと、レイアウ
トステップの結果に基づき、半導体集積回路を製造する
ステップとを含み、上記レイアウトステップは、半導体
集積回路を構成する論理ゲートを選択するステップと、
論理ゲートを構成するトランジスタのサイズ情報および
論理ゲートの種類に基づき、その論理ゲートを構成する
トランジスタのレイアウトセルを論理ゲート単位で発生
するステップとを含む。

【００３２】請求項９に記載の発明によると、論理ゲー
ト単位でレイアウトセルが発生されるため、レイアウト
の初期段階で、全体像がつかみやすく、レイアウトの編
集がしやすい。このため、効率良くレイアウト編集を行
なうことができる。

【００３３】請求項１０に記載の発明に係る半導体集積
回路の製造方法は、請求項９に記載の発明の構成に加え
て、論理ゲートを構成するトランジスタ間の接続情報に
基づき、レイアウトセル間の配線を行なう配線ステップ
をさらに含む。

【００３４】請求項１０に記載の発明によると、請求項
９に記載の発明の作用、効果に加えて、さらにトランジ
スタ間の配線のレイアウトを効率良く行なうことができ
る。

【００３５】請求項１１に記載の発明に係る半導体集積
回路の製造方法は、請求項１０に記載の発明の構成に加
えて、上記トランジスタ間の接続情報は、トランジスタ
の端子の端子名を含み、上記配線ステップは、端子名の
組替えを行なう端子名組替ステップと、組替えられた端
子名に基づき、レイアウトセル間で同一の端子名を有す
る端子間の配線を行なうステップとを含む。

【００３６】請求項１１に記載の発明によると、請求庫
１０に記載の発明の作用、効果に加えて、端子名の組替
えを行なった後、トランジスタ間の配線のレイアウトを
行なう。このため、配線長やレイアウトセルの配置面積
を小さくすることができ、半導体集積回路の集積度を高
くすることができる。

【００３７】請求項１２に記載の発明に係る半導体集積
回路の製造方法は、請求項１１に記載の発明の構成に加
えて、上記トランジスタは、ｐチャネルトランジスタお
よびｎチャネルトランジスタを含み、上記端子名組替ス
テップは、ｐチャネルトランジスタのレイアウトセル配
置情報およびｎチャネルトランジスタのレイアウトセル
配置情報のそれぞれより、トランジスタ組を抽出するス
テップと、トランジスタ組に含まれる端子名を必要に応
じて相互に反転させるステップと、レイアウトセル配置
情報の各々に対し、同一数の端子を含むトランジスタ組
同士を必要に応じて入替えるステップと、ｐチャネルト
ランジスタのレイアウトセル配置情報およびｎチャネル
トランジスタのレイアウトセル配置情報のそれぞれにつ
いて、トランジスタ組に含まれるメタルの端子名が、隣
接するトランジスタ組に含まれる、上記メタルに隣接す
るメタルの端子名と同一であるｐチャネルトランジスタ
のレイアウトセル配置情報およびｎチャネルトランジス
タのレイアウトセル配置情報をそれぞれ抽出するステッ
プとを含む。

【００３８】

【発明の実施の形態】本発明の一実施の形態にかかるレ
イアウト装置３１の構成は、図１および図２を参照して
説明を行なった従来のレイアウト装置３０と同一の構成
をとる。したがって、ここではそれらについての詳細は
繰返さない。

【００３９】以下、図面を参照しつつ、レイアウト装置
３１を用いたトランジスタのレイアウト方法について説
明する。

【００４０】まず、ディスプレイ３４上に回路図用ウィ
ンドウを開く。図３を参照して、磁気ディスク５６に記
憶された半導体集積回路の回路情報を読出し、回路図用
ウィンドウに半導体集積回路の回路図を表示する（Ｓ
１）。実際には、図４に示すような論理ゲートレベルの
回路図６０が表示される。例示として、回路図６０に
は、入力Ａおよび入力Ｂの否定論理積を出力するための
ＮＡＮＤゲート６２と、入力Ｃの否定値を出力するため
のＮＯＴゲート６６と、ＮＡＮＤゲート６２の出力およ
びＮＯＴゲート６６の出力の否定論理積（出力Ｄ）を出
力するためのＮＡＮＤゲート６４とが示されている。ま
た、回路図６０には、各ゲート６２〜６６を構成するｐ
チャネルトランジスタおよびｎチャネルトランジスタの
各々のゲート長およびゲート幅がトランジスタサイズ情
報６８〜７２として示されている。

【００４１】図３を参照して、ディスプレイ３４上にレ
イアウト用ウィンドウを開く（Ｓ２）。図５を参照し
て、下地レイアウト８０の情報を磁気ディスク５６より
読出し、レイアウト用ウィンドウに表示する（Ｓ３）。
下地レイアウト８０は、たとえば、電源用の第２層メタ
ル配線領域８６と、接地用の第２層メタル配線領域９２
と、ガードリング８８および９０と、ウエル８４と、セ
ル枠８２とを含む。

【００４２】トランジスタをレイアウトする際の、トラ
ンジスタの寸法定義が、磁気ディスク５６より読込まれ
る（Ｓ４）。図６を参照して、トランジスタの寸法定義
とは、ｐチャネルトランジスタ１０２／ｎチャネルトラ
ンジスタ１０６間の距離１４２、活性領域の島のｘ方向
の幅１４０、コンタクトホール１１４のｘ方向およびｙ
方向のそれぞれのサイズ１４４および１４６、コンタク
トホール１１４間の距離１５２、コンタクトホール１１
４を配置する際に基準となるコンタクトホール１１４の
配置位置１４８および１５０、活性領域の島１００内の
ｐチャネルトランジスタ１０２（ｎチャネルトランジス
タ１０６）の突出部分のサイズ１５４、コンタクトホー
ル１１４とｐチャネルトランジスタ１０２／ｎチャネル
トランジスタ１０６との距離１４５などよりなる。

【００４３】トランジスタ間の配線を行なう際に用いる
レイヤの名前、配線の幅、トランジスタのチャネル長な
どのデフォルト値が、磁気ディスク５６より読込まれる
（Ｓ５）。これらデフォルト値は、後述の処理におい
て、特別の指定がない限り配線の際に用いられる値であ
る。

【００４４】次に、指定の論理ゲートを構成するトラン
ジスタのレイアウトが発生されたか否かを判定する（Ｓ
６）。既に発生されていれば、後述するＳ９の処理を実
行する。行なわれていなければ、指定の論理ゲートを構
成するトランジスタのレイアウトを行なう（Ｓ７）。以
下、Ｓ７の処理を図７〜図１０を参照しつつ説明する。

【００４５】ディスプレイ３４上にオプションフォーム
が表示される（Ｓ２０）。ユーザが、オプションフォー
ム上で各種設定を行なう（Ｓ２１）。すなわち、トラン
ジスタのレイアウトを行なう回路の指定、レイアウトを
発生させるウィンドウの指定、各トランジスタを分割発
生させるか否かの条件設定、分割発生させる場合には何
分割するかの条件設定、分割発生させない場合にはトラ
ンジスタチャネル幅の上限値の設定、ｐチャネルトラン
ジスタの集合とｎチャネルトランジスタの集合との間の
距離条件設定、トランジスタを下地レイアウト上のどの
位置に初期配置するかの初期配置条件設定、トランジス
タと電源間の配線を行なうか否かの条件設定、トランジ
スタと接地間の配線を行なうか否かの条件設定、ｐチャ
ネルトランジスタの集合またはｎチャネルトランジスタ
の集合において同電位ノードが複数に分割された場合、
分割後のノード間の配線を行なうか否かの条件設定など
を行なう。Ｓ２０およびＳ２１の処理は、一連の処理の
中で再度実行されうる。その際、必要に応じ、各種設定
を変更可能である。

【００４６】ユーザが、回路図用ウィンドウに表示され
た回路図６０より論理ゲートを１つ選択する（Ｓ２
２）。選択された論理ゲートの付加情報が磁気ディスク
５６より読出される（Ｓ２３）。その付加情報には、論
理ゲートのＩＤ(identification)、論理ゲート名、論理
ゲートを構成するトランジスタのサイズ情報６８〜７２
（図４参照）が含まれる。図４を参照して、たとえば論
理ゲートとしてＮＡＮＤゲート６２を選択した場合、Ｎ
ＡＮＤゲート６２を構成するトランジスタのサイズ情報
６８は、ｐチャネルトランジスタのゲート長およびゲー
ト幅がそれぞれ１０および１であり、ｎチャネルトラン
ジスタのゲート長およびゲート幅がそれぞれ５および１
であることを示す。

【００４７】図６を参照して、論理ゲート名に応じた論
理ゲートタイプが判定される（Ｓ２４）。ユーザが、レ
イアウト用ウィンドウ上でマウス４２やキーボード４０
等の入力デバイスを用いてレイアウトセルを発生させる
位置を指定する（Ｓ２５）。レイアウトセルを発生させ
る位置の指定は、レイアウトセルの基準座標（中心座
標、左上隅座標など）を１つ指定することにより行なっ
ても良いし、ｐチャネルトランジスタの集合に対応した
レイアウトセルの基準座標およびｎチャネルトランジス
タの集合に対応したレイアウトセルの基準座標のそれぞ
れの指定により行なっても良い。また、ｙ座標について
は、下地レイアウト８０上でレイアウトセルが配置され
ていない領域より自動決定し、ｘ座標についてのみユー
ザが指定するようにしても良い。

【００４８】トランジスタのレイアウトセルの配置位置
が計算される（Ｓ２６）。このレイアウトセルの配置位
置の計算は、別途磁気ディスク５６に記憶されている後
述の論理ゲートタイプ毎のトランジスタのレイアウトセ
ル配置情報と、Ｓ２５の処理で指定したレイアウトセル
の発生位置の座標と、Ｓ５の処理で読込んだ各種デフォ
ルト値とに基づいて行なわれる。

【００４９】たとえば、論理ゲートタイプが図８に示す
ＮＡＮＤ−ＮＯＲゲートの場合、その論理ゲートタイプ
に対応したトランジスタのレイアウトセル配置情報は、
図９のようになる。レイアウトセル配置情報は、ゲート
電極と、コンタクトホールの属するメタルとの相対的な
位置関係を示す。ここで、Ｐ１〜Ｐ３はｐチャネルトラ
ンジスタのゲート電極を、Ｎ１〜Ｎ３はｎチャネルトラ
ンジスタのゲート電極を、Ｖは電源接続されるコンタク
トホールの属するメタルを、Ｇは接地されるコンタクト
ホールの属するメタルを、Ｙは出力端子ＯＵＴに接続さ
れるコンタクトホールの属するメタルを、Ｃはその他の
コンタクトホールの属するメタルをそれぞれ表してい
る。すなわち、ｐチャネルトランジスタに関しては、メ
タルＶ、ゲート電極Ｐ１、メタルＹ、ゲート電極Ｐ２、
ゲート電極Ｐ３、メタルＶの順番で左側よりメタルおよ
びゲート電極が配置される。また、ｎチャネルトランジ
スタに関しては、メタルＹ、ゲート電極Ｎ１、メタル
Ｃ、ゲート電極Ｎ２、メタルＧ、ゲート電極Ｎ３、メタ
ルＣの順番で左側よりメタルおよびゲート電極が配置さ
れる。なお、ゲート電極Ｐ１（Ｎ１）、Ｐ２（Ｎ２）、
Ｐ３（Ｎ３）はそれぞれＮＡＮＤ−ＮＯＲゲートの入力
信号ＩＮ１、ＩＮ２、ＩＮ３に対応している。

【００５０】図７を参照して、図１０（Ａ）に示すＮＡ
ＮＤ−ＮＯＲゲートを構成するトランジスタのレイアウ
トセル配置情報に基づき、トランジスタのレイアウトセ
ルがレイアウト用ウィンドウ上に表示される（Ｓ２
７）。その際、各レイアウトセルのＩＤには、論理ゲー
トのＩＤがあわせて記憶されており、各レイアウトセル
がどの論理ゲートに属するかがわかるようになってい
る。

【００５１】トランジスタの付加的な配線として、トラ
ンジスタへの電源供給用配線、トランジスタの接地用配
線、およびゲート電極からの引出し用配線のレイアウト
発生位置が計算される（Ｓ２８）。これらの、配線を発
生させるか否かは、Ｓ２１の処理で行なわれた設定に基
づき判断される。Ｓ５の処理で磁気ディスク５６より読
込まれた、図１０（Ｂ）に示されるトランジスタ間の配
線を行なう際に用いるレイヤの名前、配線の幅を用い
て、配線のレイアウトを発生する（Ｓ２９）。

【００５２】また、図１１（Ａ）に示されるＮＡＮＤゲ
ート６２を構成するトランジスタのレイアウトを考えた
場合、Ｓ２７の処理で発生するトランジスタのレイアウ
トとして、ｐチャネルトランジスタ１０２、１０４と、
ｎチャネルトランジスタ１０６、１０８と、ｐチャネル
トランジスタ１０２、１０４形成時に用いられる活性領
域の島１００と、ｎチャネルトランジスタ１０６、１０
８形成時に用いられる活性領域の島１１０と、各トラン
ジスタのソース領域およびドレイン領域のコンタクトホ
ール１１４と、電極用のメタル１１２とが表示される。
以下の説明では、活性領域の島１００および１１０は、
それぞれ、ｐチャネルトランジスタ１０２、１０４およ
びｎチャネルトランジスタ１０６、１０８を含むものが
レイアウト用ウィンドウ上に表示される。

【００５３】ｐチャネルトランジスタ１０２、１０４は
並列配置される。すなわち、ｐチャネルトランジスタ１
０２、１０４は、コンタクトホール１１４を挟んだ形で
配置される。また、ｐチャネルトランジスタ１０２、１
０４のそれぞれの外側には、さらにコンタクトホール１
１４が配置される。なお、ｐチャネルトランジスタ１０
２、１０４の外側にそれぞれ配置されるコンタクトホー
ル１１４の一方は電源に接続され、他方は出力端子に接
続される。

【００５４】ｎチャネルトランジスタ１０６、１０８
は、直列配置される。すなわち、ｎチャネルトランジス
タ１０６、１０８は、その間にコンタクトホール１１４
を挟まずに配置される。また、ｐチャネルトランジスタ
１０２、１０４の配置と同様、ｎチャネルトランジスタ
１０６、１０８の外側には、コンタクトホール１１４が
配置される。なお、ｎチャネルトランジスタの外側にそ
れぞれ配置されるコンタクトホール１１４の一方は接地
され、他方は出力端子に接続される。

【００５５】図１１（Ｂ）を参照して、Ｓ２９の処理で
配線のレイアウトを発生させた後のＮＡＮＤゲート６２
を構成するトランジスタのレイアウトは、電源接続また
は接地のためのヴィアホール６３、６４およびメタル配
線と、ポリシリコン電極から引き出されるポリシリコン
配線１１８と、ポリシリコン配線１１８からメタル配線
への切換を行なうためのコンタクトホール６１とをさら
に含んでいる。

【００５６】Ｓ２６〜Ｓ２９の処理では、Ｓ２１の処理
で行なわれた設定に基づき、トランジスタのレイアウト
は、図１１（Ｃ）に示すように、トランジスタ１０２〜
１０８の各々を２つに分割したものとして発生される場
合もあり得る。さらに同図においては、分割されたトラ
ンジスタ１０２〜１０８のゲート電極（ポリシリコン電
極）間をゲート配線（ポリシリコン配線）１１８で結ん
でいる。

【００５７】図３に示すＳ７の処理では、選択された１
つの論理ゲートに対するトランジスタのレイアウトを発
生させたが、選択された論理ゲートが複数ある場合に
は、それらに対する各々のトランジスタのレイアウトを
一括して発生させてもよい。

【００５８】また、複合ゲートのように、それを構成す
るトランジスタ数が多い論理ゲートに対するトランジス
タのレイアウトにあっては、ｐチャネルトランジスタの
集合およびｎチャネルトランジスタの集合をそれぞれ１
つのレイアウトセルで表現すると、集合内の各トランジ
スタを自由に配置することができない。このため、周囲
のレイアウト状況により、ｐチャネルトランジスタの集
合およびｎチャネルトランジスタの集合内の各トランジ
スタを自由に配置したい場合に対応できなくなり、レイ
アウトの自由度を損なうこととなる。よって、ｐチャネ
ルトランジスタの集合およびｎチャネルトランジスタの
集合をそれぞれ複数のレイアウトセルで表現することと
し、レイアウトの自由度を高めてもよい。この場合で
も、ソース領域またはドレイン領域を共有することがで
きるトランジスタは、１つの活性領域の島内に配置さ
れ、論理ゲートの種類に応じた所定のトランジスタの接
続条件に基づき、トランジスタのレイアウトが発生され
る。このため、トランジスタの集合を１つのレイアウト
セルで表現する場合と比べて、時間効率を下げることな
くレイアウトが可能であることは言うまでもない。

【００５９】図１２を参照して、隣接するトランジスタ
のレイアウト、すなわちトランジスタの活性領域の島１
１０の構成としては、図１２（Ａ）のように、単一のト
ランジスタからなるレイアウトセル１３０を複数ならべ
ても良いし、複数のトランジスタからなるレイアウトセ
ルをならべても良いし、図１２（Ｂ）のように、複数の
トランジスタからなるレイアウトセル１３２と、単一の
トランジスタからなるレイアウトセル１３０とを混在さ
せても良い。

【００６０】再び図３を参照して、Ｓ７の処理に引き続
き、他の論理ゲートのレイアウトを発生させるか否かの
判断の入力をユーザに促す（Ｓ８）。他の論理ゲートの
レイアウトを発生させる場合には（Ｓ８でＹＥＳ）、再
度Ｓ７の処理を行なう。

【００６１】他の論理ゲートのレイアウトを発生させな
い場合には（Ｓ８でＮＯ）、トランジスタのレイアウト
の編集を行なうか否かの判断を行なう（Ｓ９）。レイア
ウトの編集を行なう場合には（Ｓ９でＹＥＳ）、ユーザ
との対話的なやり取りにより、発生したレイアウトセル
を適当な位置に配置し直したり、トランジスタ相互間の
配線を行なったりする（Ｓ１０）。ユーザは、論理ゲー
ト毎に発生されたｐチャネルトランジスタの集合および
ｎチャネルトランジスタの集合のそれぞれのレイアウト
セル単位で、レイアウトを編集することができる。この
ため、個々のトランジスタ毎にレイアウトを編集する場
合に比べ、効率よくレイアウト編集することができる。
また、Ｓ１０の処理中で、レイアウトを発生する際の条
件を対話的に変更できるようにしても良い。このように
することにより、レイアウトの自由度を損なうことな
く、効率よくレイアウト編集が可能である。

【００６２】レイアウトの編集を行なわない場合（Ｓ９
でＮＯ）、またはＳ１０の処理が終了した後、レイアウ
トの発生および編集のやり直しや追加があるか否かの判
断をユーザが行なう（Ｓ１１）。やり直しや追加がある
場合には（Ｓ１１でＹＥＳ）、Ｓ６以降の処理を再度行
なう。やり直しや追加がない場合には（Ｓ１１でＮ
Ｏ）、トランジスタ間の配線を行なう（Ｓ１２）。トラ
ンジスタ間の配線処理については、後述する。

【００６３】Ｓ１２の処理の後、レイアウトの発生、編
集、およびトランジスタ間の配線のやり直しがや追加が
あるか否かの判断をユーザが行なう（Ｓ１３）。やり直
しや追加がある場合には（Ｓ１３でＹＥＳ）、Ｓ６以降
の処理を再度行なう。やり直しや追加がない場合には
（Ｓ１３でＮＯ）、レイアウトセルおよび配線の相互間
の不必要な隙間をつめる処理、すなわちコンパクション
が実行され、レイアウトの圧縮が行なわれる（Ｓ１
４）。なお、コンパクションは、レイアウトの編集段階
（Ｓ１０）等で適宜行なうようにしても良い。以上で論
理ゲートを構成するトランジスタの自動発生が終了した
ことになる。

【００６４】次に、図１３〜図１４を参照して、Ｓ１２
の処理について詳述する。回路図用ウィンドウに表示さ
れた回路図を構成する論理ゲート間の接続情報を磁気デ
ィスク５６より読出す（Ｓ３０）。たとえば、図４を参
照して、回路図６０を構成する論理ゲート間の接続情報
とは、「２入力ＮＡＮＤゲート６４の、一方の入力端子
は２入力ＮＡＮＤゲート６２の出力端子に接続され、他
方の入力端子はＮＯＴゲート６６の出力端子に接続され
ている」といった、論理ゲートの各端子間の接続関係の
情報である。Ｓ３０の処理は、一連の処理の中で再度実
行されるが、回路図の変更がない限り論理ゲート間の接
続情報の変更はないため、この場合には、処理が飛ばさ
れる。各論理ゲートを構成するトランジスタ相互間の接
続情報を磁気ディスク５６より読出す（Ｓ３１）。たと
えば、図１４（Ａ）を参照して、単一のトランジスタを
複数に分割してレイアウトを発生させた場合には、各ト
ランジスタの端子に端子名が付され（端子ＧＮＤ、Ｆ、
Ｙ、ＩＮ１、ＩＮ２）、同一の端子名を持つ端子間は、
電気的に相互接続されなければならないという接続情報
が取得される。また、単一のトランジスタのレイアウト
セルに対する端子名は図１４（Ｂ）のようなものであ
る。ここでは、接続情報として、同一の端子名を持つ端
子間は、電気的に接続されなければならないというルー
ルを用いたが、異なる端子名を付した後、いずれの端子
間の接続を行なうかを別途テーブルに記述したり、ルー
ルで定めたりしても良い。また、図１４（Ｂ）のように
単一のレイアウトセルが、Ｓ７やＳ１０の処理におい
て、図１４（Ａ）のように分割発生されることとなった
場合には、新たに端子名Ｆを発生させる。

【００６５】トランジスタのレイアウトにおいて、既に
配線されている箇所が認識される（Ｓ３２）。それ以外
のトランジスタ相互間の未配線部分に対する配線が、後
述のＳ３３以降の処理で行なわれる。

【００６６】Ｓ３０およびＳ３１の処理で取得した論理
ゲート間および論理ゲート内部の接続情報より、トラン
ジスタ相互間の接続関係は一意に定まるが、端子名の読
替えを行なうことにより、最適なレイアウトが得られる
場合がある。よって、周囲のレイアウト状況に応じて、
必要に応じて端子名の読替えが実行される（Ｓ３３）。

【００６７】図１５〜図１６および図１０を参照して、
Ｓ３３の処理を詳述する。左右をコンタクトホールで囲
まれたゲート電極と、そのコンタクトホールの属するメ
タルとの組（本明細書中で「トランジスタ組」とい
う。）を抽出する（Ｓ４０）。ｐチャネルトランジスタ
では、（Ｖ，Ｐ１，Ｙ）および（Ｙ，Ｐ２，Ｐ３，Ｖ）
の２つのトランジスタ組が抽出され、ｎチャネルトラン
ジスタでは、（Ｙ，Ｎ１，Ｃ）、（Ｃ，Ｎ２，Ｇ）、お
よび（Ｇ，Ｎ３，Ｃ）の３つのトランジスタ組が抽出さ
れる。

【００６８】Ｓ４０の処理で抽出されたそれぞれの組に
対して、組内の端子名の相互に反転を行なう（Ｓ４
１）。たとえば、（Ｖ，Ｐ１，Ｙ）の端子名を相互に反
転したものは（Ｙ，Ｐ１，Ｖ）となり、（Ｙ，Ｐ２，Ｐ
３，Ｖ）の端子名を相互に反転したものは（Ｖ，Ｐ３，
Ｐ２，Ｙ）となる。

【００６９】Ｓ４１までの処理で得られたゲート電極と
メタルとの組同士を入替えてｐチャネルトランジスタの
レイアウトセル配置情報と、ｎチャネルトランジスタの
配置情報とを求める。この際、ゲート電極の数が等しい
トランジスタ組同士を入替えるものとする。また、ｐチ
ャネルトランジスタのレイアウトセル配置情報と、ｎチ
ャネルトランジスタのレイアウトセル配置情報とにおい
て、ゲート電極の順序が入れ替わることはないものとす
る。すなわち、ゲート電極ＰおよびＮの添え字の番号
は、ｐチャネルトランジスタの配置情報とｎチャネルト
ランジスタの配置情報とでは、並びが同じであるとす
る。たとえば、ｐチャネルトランジスタのレイアウトセ
ル配置情報として｛（Ｖ，Ｐ１，Ｙ）（Ｖ，Ｐ３，Ｐ
２，Ｙ）｝が抽出された場合には、ｎチャネルトランジ
スタのレイアウトセル配置情報として、｛（Ｙ，Ｎ１，
Ｃ）（Ｇ，Ｎ３，Ｃ）（Ｇ，Ｎ２，Ｃ）｝が抽出される
ことはあっても、｛（Ｙ，Ｎ１，Ｃ）（Ｇ，Ｎ２，Ｃ）
（Ｇ，Ｎ３，Ｃ）｝が抽出されることはない。

【００７０】Ｓ４２までの処理で得られたｐチャネルト
ランジスタのレイアウトセル配置情報およびｎチャネル
トランジスタのレイアウトセル配置情報のうち、そのレ
イアウトセル配置情報を構成するトランジスタ組の各々
に含まれるコンタクトホールの属するメタルが、隣接す
るトランジスタ組に含まれるコンタクトホールの属する
メタルと同一であるレイアウトセル配置情報を選択する
（Ｓ４３）。たとえば、｛（Ｙ，Ｐ１，Ｖ）（Ｖ，Ｐ
３，Ｐ２，Ｙ）｝および｛（Ｙ，Ｎ１，Ｃ）（Ｃ，Ｎ
３，Ｇ）（Ｇ，Ｎ２，Ｃ）｝のようなものである。

【００７１】Ｓ４３の処理で選択したレイアウトセル配
置情報を端子名を読替えた結果のレイアウトセル配置情
報として出力する。図１０（Ａ）に示すトランジスタの
レイアウトのレイアウトセル配置情報（図１６（Ａ）参
照）は、図１６（Ｂ）のように端子名が組み替えられ新
たなレイアウトセル配置情報となる。

【００７２】また、図１７を参照して、図１７（Ａ）の
ＮＡＮＤゲートのレイアウトセルにおいて端子名の読替
えを行なった結果が図１７（Ｂ）である。図１７（Ａ）
および図１７（Ｂ）では、入力ＡおよびＢの伝播方向が
異なる。このため、入力Ａの信号線と入力Ｂの信号線と
ができるだけ交差せず、レイアウト面積が小さいレイア
ウトの選択が行なわれる。図１７（Ａ）のｎチャネルト
ランジスタ１０６、１０８は、それぞれ図１８のｎチャ
ネルトランジスタ１９０、１９２に相当し、図１７
（Ｂ）のｎチャネルトランジスタ１０６、１０８は、そ
れぞれ図１８のｎチャネルトランジスタ１９２、１９０
に相当する。いずれかのレイアウトを採用する場合、ｎ
チャネルトランジスタ１０６、１０８を実際に移動させ
て入替える必要はなく端子名の読替えを行なうだけで良
い。すなわち、ＭＯＳトランジスタの左右対称性よりソ
ース電極とドレイン電極の端子名の入替えが可能であ
る。また、複数のＭＯＳトランジスタが隣接する場合で
も、それらが左右対称の場合には、各電極の端子を左右
対称に入替え可能である。

【００７３】たとえば、図１７（Ａ）に示す２入力ＮＡ
ＮＤゲートのｎチャネルトランジスタ１０８に対する、
ソース電極／ゲート電極／ドレイン電極の端子名をそれ
ぞれＧＮＤ／ＩＮ２／Ｘとし、ｎチャネルトランジスタ
１０６に対する、ソース電極／ゲート電極／ドレイン電
極の端子名をそれぞれＸ／ＩＮ１／Ｙとする。端子名の
読替えを行なうと、図１７（Ｂ）に示すとおりになる。

【００７４】また、ユーザが、図１７（Ａ）に示すレイ
アウトを図１７（Ｂ）に示すレイアウトに変更すること
を目的として、配線１７０の再配置を行なった場合を考
える。この場合、端子名の読替えを行なわなければ、ｎ
チャネルトランジスタ１０６がショートするが、自動的
に端子名の読替えを行なうことにより、このような状況
は発生しなくなる。

【００７５】Ｓ３３の処理の後、トランジスタ間の配線
が実行される（Ｓ３４）。図１７の２入力ＮＡＮＤゲー
トでは、端子名ＩＮ１とＩＮ２との入力信号を単純に入
替えても論理回路としては等価な回路となる。このた
め、論理的な等価な端子同士では、周囲のレイアウト状
況に応じて、レイアウト面積や配線長が小さくなるよう
に接続関係が決定される。たとえば、端子名ＩＮ１およ
びＩＮ２の端子に入力ＡおよびＢをそれぞれ供給しても
良いし、端子名ＩＮ１およびＩＮ２の端子に入力Ｂおよ
びＡをそれぞれ供給しても良く、いずれを選択するか
は、周囲のレイアウト状況に応じて決定される。

【００７６】図１９を参照して、レイアウト装置３１を
用いて設計した半導体集積回路装置のレイアウトでは、
レイアウトの初期状態が、論理ゲート毎に、その論理ゲ
ートを構成するｐチャネルトランジスタおよびｎチャネ
ルトランジスタに所定の配置と配線とが施されたトラン
ジスタ活性領域の島の固まりとして与えられる。このた
め、最終的なレイアウトの形状を想定しやすく、トラン
ジスタ活性領域の島単位でのレイアウトをすることがで
きる。よって、レイアウトにかかる時間を大幅に削減す
ることができる。ひいては、限られたレイアウト設計時
間で、最適なレイアウトをすることができる。

【００７７】また、周囲のレイアウト状況により、自動
発生させた論理ゲートを構成するトランジスタレイアウ
トセルの構成が不適当であれば、そのトランジスタレイ
アウトセルを分割等させることもでき、レイアウトの自
由度を損なうこともない。

【００７８】

【発明の効果】本発明のレイアウト装置では、論理ゲー
トの種類毎に予め設定された電気的接続関係に基づき、
トランジスタのレイアウトの自動発生を行なう。このた
め、従来のように、トランジスタ単位で配置配線を行な
う必要がなく、効率良く集積度の高いトランジスタのレ
イアウトを得ることができる。

【００７９】また、各トランジスタの端子には端子名が
つけられるため、レイアウトセルがトランジスタと１対
１に対応付けられていなくても端子名に基づき、端子間
の配線を自動的に行なうことができる。このため、効率
良く、集積度の高いレイアウト配線結果を得ることがで
きる。

【００８０】また、トランジスタの端子の端子名の組替
えを行なうことにより、配線長およびレイアウトセルの
配置面積を小さくすることができ、集積度を高くするこ
とができる。

【００８１】また、トランジスタのレイアウトセルは、
ソース領域／ドレイン領域を共有化することにより得ら
れるトランジスタの活性領域の島よりなる。このため、
トランジスタ単位でレイアウトの編集を行なう必要がな
く、レイアウトの全体像がイメージしやすいため、効率
良く集積度の高いトランジスタのレイアウトを得ること
ができる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態にかかるレイアウト装
置の概観図である。

【図２】 本発明の一実施の形態にかかるレイアウト装
置のブロック図である。

【図３】 本発明の一実施の形態にかかるレイアウト装
置の処理を示すフローチャートである。

【図４】 論理ゲートレベルの論理回路図である。

【図５】 下地レイアウトを説明する図である。

【図６】 トランジスタの寸法定義を説明する図であ
る。

【図７】 レイアウトの発生処理を説明する図である。

【図８】 ＮＡＮＤ−ＮＯＲゲートの回路図である。

【図９】 トランジスタのレイアウト配置情報を説明す
る図である。

【図１０】 トランジスタのレイアウトの一例を示す図
である。

【図１１】 トランジスタのレイアウトの一例を示す図
である。

【図１２】 トランジスタのレイアウトの一例を示す図
である。

【図１３】 トランジスタ間の配線処理を説明する図で
ある。

【図１４】 トランジスタ相互間の接続情報を説明する
図である。

【図１５】 トランジスタ端子名の読替処理を示すフロ
ーチャートである。

【図１６】 トランジスタ端子名を読替えた結果を示す
図である。

【図１７】 トランジスタ端子名の読替え前後のレイア
ウトを示す図である。

【図１８】 トランジスタレベルの論理回路図である。

【図１９】 レイアウト装置を用いて設計した半導体集
積回路のレイアウト図である。

【図２０】 従来のレイアウト装置の処理を示すフロー
チャートである。

【符号の説明】

３２ コンピュータ、３４ ディスプレイ、５０ ＣＰ
Ｕ、６０ 回路図、６２，６４ ＮＡＮＤゲート、６６
ＮＯＴゲート、６８，７０，７２ トランジスタサイ
ズ情報、８０ 下地レイアウト、１００，１１０活性領
域の島、１０２，１０４ ｐチャネルトランジスタ、１
０６，１０８ ｎチャネルトランジスタ、１１２ メタ
ル、１１４，１１６ コンタクトホール、１１８ ポリ
シリコン配線、１２０，１２２ ヴィアホール、１３
０，１３２，１４０〜１５４ レイアウトセル、１６０
端子。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路を構成する論理ゲートを
   選択するための手段と、 前記論理ゲートを構成するトランジスタのサイズ情報お
   よび前記論理ゲートの種類に基づき、前記論理ゲートを
   構成する前記トランジスタのレイアウトセルを前記論理
   ゲート単位で発生するための手段とを含む、半導体集積
   回路におけるトランジスタのレイアウト装置。
2. 【請求項２】 前記論理ゲートを構成する前記トランジ
   スタ間の接続情報に基づき、前記レイアウトセル間の配
   線を行なうための配線手段をさらに含む、請求項１に記
   載のレイアウト装置。
3. 【請求項３】 前記トランジスタ間の接続情報は、前記
   トランジスタの端子の端子名を含み、 前記配線手段は、前記端子名の組替えを行なうための端
   子名組替手段と、 組替えられた前記端子名に基づき、前記レイアウトセル
   間で同一の端子名を有する端子間の配線を行なうための
   手段とを含む、請求項２に記載のレイアウト装置。
4. 【請求項４】 前記トランジスタは、ｐチャネルトラン
   ジスタおよびｎチャネルトランジスタを含み、 前記端子名組替手段は、 前記ｐチャネルトランジスタのレイアウトセル配置情報
   および前記ｎチャネルトランジスタのレイアウトセル配
   置情報のそれぞれより、トランジスタ組を抽出するため
   の手段と、 前記トランジスタ組に含まれる端子名を必要に応じて相
   互に反転させるための手段と、 前記レイアウトセル配置情報の各々に対し、同一数の端
   子を含む前記トランジスタ組同士を必要に応じて入替え
   るための手段と、 前記ｐチャネルトランジスタの前記レイアウトセル配置
   情報および前記ｎチャネルトランジスタの前記レイアウ
   トセル配置情報のそれぞれについて、前記トランジスタ
   組に含まれるメタルの端子名が、隣接するトランジスタ
   組に含まれる、前記メタルに隣接するメタルの端子名と
   同一である前記ｐチャネルトランジスタの前記レイアウ
   トセル配置情報および前記ｎチャネルトランジスタの前
   記レイアウトセル配置情報をそれぞれ抽出するための手
   段とを含む、請求項３に記載のレイアウト装置。
5. 【請求項５】 半導体集積回路を構成する論理ゲートを
   選択するステップと、 前記論理ゲートを構成するトランジスタのサイズ情報お
   よび前記論理ゲートの種類に基づき、前記論理ゲートを
   構成する前記トランジスタのレイアウトセルを前記論理
   ゲート単位で発生するステップとを含む、半導体集積回
   路におけるトランジスタのレイアウト方法。
6. 【請求項６】 前記論理ゲートを構成する前記トランジ
   スタ間の接続情報に基づき、前記レイアウトセル間の配
   線を行なう配線ステップをさらに含む、請求項５に記載
   のレイアウト方法。
7. 【請求項７】 前記トランジスタ間の接続情報は、前記
   トランジスタの端子の端子名を含み、 前記配線ステップは、前記端子名の組替えを行なう端子
   名組替ステップと、 組替えられた前記端子名に基づき、前記レイアウトセル
   間で同一の端子名を有する端子間の配線を行なうステッ
   プとを含む、請求項６に記載のレイアウト方法。
8. 【請求項８】 前記トランジスタは、ｐチャネルトラン
   ジスタおよびｎチャネルトランジスタを含み、 前記端子名組替ステップは、 前記ｐチャネルトランジスタのレイアウトセル配置情報
   および前記ｎチャネルトランジスタのレイアウトセル配
   置情報のそれぞれより、トランジスタ組を抽出するステ
   ップと、 前記トランジスタ組に含まれる端子名を必要に応じて相
   互に反転させるステップと、 前記レイアウトセル配置情報の各々に対し、同一数の端
   子を含む前記トランジスタ組同士を必要に応じて入替え
   るステップと、 前記ｐチャネルトランジスタの前記レイアウトセル配置
   情報および前記ｎチャネルトランジスタの前記レイアウ
   トセル配置情報のそれぞれについて、前記トランジスタ
   組に含まれるメタルの端子名が、隣接するトランジスタ
   組に含まれる、前記メタルに隣接するメタルの端子名と
   同一である前記ｐチャネルトランジスタの前記レイアウ
   トセル配置情報および前記ｎチャネルトランジスタの前
   記レイアウトセル配置情報をそれぞれ抽出するステップ
   とを含む、請求項７に記載のレイアウト方法。
9. 【請求項９】 半導体集積回路におけるトランジスタの
   レイアウトを行なうレイアウトステップと、 前記レイアウトステップの結果に基づき、半導体集積回
   路を製造するステップとを含み、 前記レイアウトステップは、 半導体集積回路を構成する論理ゲートを選択するステッ
   プと、 前記論理ゲートを構成するトランジスタのサイズ情報お
   よび前記論理ゲートの種類に基づき、前記論理ゲートを
   構成する前記トランジスタのレイアウトセルを前記論理
   ゲート単位で発生するステップとを含む、半導体集積回
   路の製造方法。
10. 【請求項１０】 前記論理ゲートを構成する前記トラン
    ジスタ間の接続情報に基づき、前記レイアウトセル間の
    配線を行なう配線ステップをさらに含む、請求項９に記
    載の半導体集積回路の製造方法。
11. 【請求項１１】 前記トランジスタ間の接続情報は、前
    記トランジスタの端子の端子名を含み、 前記配線ステップは、前記端子名の組替えを行なう端子
    名組替ステップと、 組替えられた前記端子名に基づき、前記レイアウトセル
    間で同一の端子名を有する端子間の配線を行なうステッ
    プとを含む、請求項１０に記載の半導体集積回路の製造
    方法。
12. 【請求項１２】 前記トランジスタは、ｐチャネルトラ
    ンジスタおよびｎチャネルトランジスタを含み、 前記端子名組替ステップは、 前記ｐチャネルトランジスタのレイアウトセル配置情報
    および前記ｎチャネルトランジスタのレイアウトセル配
    置情報のそれぞれより、トランジスタ組を抽出するステ
    ップと、 前記トランジスタ組に含まれる端子名を必要に応じて相
    互に反転させるステップと、 前記レイアウトセル配置情報の各々に対し、同一数の端
    子を含む前記トランジスタ組同士を必要に応じて入替え
    るステップと、 前記ｐチャネルトランジスタの前記レイアウトセル配置
    情報および前記ｎチャネルトランジスタの前記レイアウ
    トセル配置情報のそれぞれについて、前記トランジスタ
    組に含まれるメタルの端子名が、隣接するトランジスタ
    組に含まれる、前記メタルに隣接するメタルの端子名と
    同一である前記ｐチャネルトランジスタの前記レイアウ
    トセル配置情報および前記ｎチャネルトランジスタの前
    記レイアウトセル配置情報をそれぞれ抽出するステップ
    とを含む、請求項１１に記載の半導体集積回路の製造方
    法。