JP2001351981A - セルの配置方法およびその配置装置 - Google Patents
セルの配置方法およびその配置装置Info
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Abstract
(57)【要約】
【課題】 セルの一部を共有化させることに前提にセル
を作成し、そのセルを用いてセルの一部を共有化する配
置を行い、セルのレイアウトの高密度化、高速処理化が
実現できる上に、セルの遅延パラメータ等の共有化の実
現。 【解決手段】 セルのレイアウトデータなどを読み込ん
だのち（Ｓ３１）、予め作成されている共有化データベ
ースを読み込む（Ｓ３２）。共有化データベースは、各
セルについて、隣接セルと共有化できる領域と共有化で
きない領域とに分離したデータを求め、これらのデータ
に基づいて作成されたものである。次に、同じタイプ同
士のセルの隣接度合いを考慮し、セルの概略的な配置を
行う（Ｓ３３）。さらに、共有化データベースを参照
し、セルの一部を共有化したセルの詳細な配置を行う
（Ｓ３４〜Ｓ３７）。
を作成し、そのセルを用いてセルの一部を共有化する配
置を行い、セルのレイアウトの高密度化、高速処理化が
実現できる上に、セルの遅延パラメータ等の共有化の実
現。 【解決手段】 セルのレイアウトデータなどを読み込ん
だのち（Ｓ３１）、予め作成されている共有化データベ
ースを読み込む（Ｓ３２）。共有化データベースは、各
セルについて、隣接セルと共有化できる領域と共有化で
きない領域とに分離したデータを求め、これらのデータ
に基づいて作成されたものである。次に、同じタイプ同
士のセルの隣接度合いを考慮し、セルの概略的な配置を
行う（Ｓ３３）。さらに、共有化データベースを参照
し、セルの一部を共有化したセルの詳細な配置を行う
（Ｓ３４〜Ｓ３７）。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩを設計する
ときの単位であるセルの配置方法、およびセルの配置装
置に関するものであり、特に、セルの一部を共有化させ
ることに前提にセルを作成し、そのセルを用いてセルの
一部を共有化する配置を行い、セルのレイアウトの高密
度化が実現できるものである。
ときの単位であるセルの配置方法、およびセルの配置装
置に関するものであり、特に、セルの一部を共有化させ
ることに前提にセルを作成し、そのセルを用いてセルの
一部を共有化する配置を行い、セルのレイアウトの高密
度化が実現できるものである。
【０００２】
【従来の技術】従来、セルの構造の一例として、図８に
示すような回路からなるインバータのの構造の一例を図
９に示す。このインバータは、図８に示すように、ＰＭ
ＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とを
組み合わせたものである。その構造は、図９に示すよう
に、第１金属１、Ｐ型拡散２、多結晶シリコン３、第２
金属４、ＶＩＡコンタクト５、コンタクト６、Ｎ型拡散
７などからなる。
示すような回路からなるインバータのの構造の一例を図
９に示す。このインバータは、図８に示すように、ＰＭ
ＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とを
組み合わせたものである。その構造は、図９に示すよう
に、第１金属１、Ｐ型拡散２、多結晶シリコン３、第２
金属４、ＶＩＡコンタクト５、コンタクト６、Ｎ型拡散
７などからなる。
【０００３】また、このインバータのレイアウトは、図
９中の第１金属１、多結晶シリコン３、コンタクト５、
６等のレイヤ（層）に対して、各レイヤの幅、レイヤ間
の距離などを定義したデザインルールに従って行われ
る。このような構成からなるセル同士では、図１０に示
すように、その両端は自動配置した際に、各レイヤ間の
距離が問題とならないように、デザインルールの１／２
の値でレイアウトを行う（この場合のエッジルールは、
デザインルールの１／２の値ということになる）。
９中の第１金属１、多結晶シリコン３、コンタクト５、
６等のレイヤ（層）に対して、各レイヤの幅、レイヤ間
の距離などを定義したデザインルールに従って行われ
る。このような構成からなるセル同士では、図１０に示
すように、その両端は自動配置した際に、各レイヤ間の
距離が問題とならないように、デザインルールの１／２
の値でレイアウトを行う（この場合のエッジルールは、
デザインルールの１／２の値ということになる）。
【０００４】セルのレイアウトの終了後、セル中の寄生
容量などを抽出してセルの遅延データを求める。ところ
で、従来のセルの自動配置の手順（フロー）としては、
図１１に示すような回路設計優先用のフローと、図１２
に示すようなレイアウト面積優先用のフローの２つが存
在する。
容量などを抽出してセルの遅延データを求める。ところ
で、従来のセルの自動配置の手順（フロー）としては、
図１１に示すような回路設計優先用のフローと、図１２
に示すようなレイアウト面積優先用のフローの２つが存
在する。
【０００５】回路設計優先の場合には、図１１示すよう
に、セルのレイアウトデータやネットリストを入力し
（ステップＳ１）、この入力に基づいてセルの配置と、
セル同士の配線を行う（ステップＳ２）。一方、レイア
ウト面積優先の場合には、図１２に示すように、セルの
レイアウトデータやネットリストを入力し（ステップＳ
１１）、この入力に基づいてセルの配置と、コンパクシ
ョンを行い（ステップＳ１２）、その後にセル同士の配
線を行う（ステップＳ１３）。ここで、コンパクション
とは、全体のレイアウトをデザインルールに従って小さ
くする処理である。
に、セルのレイアウトデータやネットリストを入力し
（ステップＳ１）、この入力に基づいてセルの配置と、
セル同士の配線を行う（ステップＳ２）。一方、レイア
ウト面積優先の場合には、図１２に示すように、セルの
レイアウトデータやネットリストを入力し（ステップＳ
１１）、この入力に基づいてセルの配置と、コンパクシ
ョンを行い（ステップＳ１２）、その後にセル同士の配
線を行う（ステップＳ１３）。ここで、コンパクション
とは、全体のレイアウトをデザインルールに従って小さ
くする処理である。
【０００６】
【発明が解決しようとする課題】ところが、回路設計優
先の自動配置の場合には、セルのレイアウトをそのまま
使うため、セルの遅延データを回路設計に使うことがで
きる。しかし、セルのエッジルールには冗長な部分が多
いため、全体のレイアウトが小さくならないという不都
合がある。特に、図１３に示すような電源（ＶＤＤ）が
接続されているＰ型拡散２、グランド（ＶＳＳ）が接続
されているＮ型拡散（ＭＯＳトランジスタのソース部
分）７はセルが配置された場合には、同電位になるため
同図のａの部分が冗長である。なお、同図のｂはエッジ
ルールの値である。
先の自動配置の場合には、セルのレイアウトをそのまま
使うため、セルの遅延データを回路設計に使うことがで
きる。しかし、セルのエッジルールには冗長な部分が多
いため、全体のレイアウトが小さくならないという不都
合がある。特に、図１３に示すような電源（ＶＤＤ）が
接続されているＰ型拡散２、グランド（ＶＳＳ）が接続
されているＮ型拡散（ＭＯＳトランジスタのソース部
分）７はセルが配置された場合には、同電位になるため
同図のａの部分が冗長である。なお、同図のｂはエッジ
ルールの値である。
【０００７】一方、レイアウト面積優先の自動配置で
は、上記の冗長な部分はコンパクションの処理により改
善される。しかし、そのコンパクション処理は、セル内
に存在する全てのレイヤに対してデザインルールをチェ
ックしてレイアウトを変更していかなければならないた
め、レイアウト規模が大きい場合には非常に時間がかか
るという不都合がある。また、セル自身のレイアウトを
壊してしまうため、セル中の寄生容量などが変わってし
まい、セルの遅延データを使うことができなくなるとい
う不都合もある。
は、上記の冗長な部分はコンパクションの処理により改
善される。しかし、そのコンパクション処理は、セル内
に存在する全てのレイヤに対してデザインルールをチェ
ックしてレイアウトを変更していかなければならないた
め、レイアウト規模が大きい場合には非常に時間がかか
るという不都合がある。また、セル自身のレイアウトを
壊してしまうため、セル中の寄生容量などが変わってし
まい、セルの遅延データを使うことができなくなるとい
う不都合もある。
【０００８】そこで、本発明の目的は、上記の点に鑑
み、セルの一部を共有化させることに前提にセルを作成
し、そのセルを用いてセルの一部を共有化する配置を行
い、セルのレイアウトの高密度化、高速処理化が実現で
きる上に、セルの遅延パラメータ等の共有化が実現でき
るセルの配置方法、およびセルの配置装置を提供するこ
とにある。
み、セルの一部を共有化させることに前提にセルを作成
し、そのセルを用いてセルの一部を共有化する配置を行
い、セルのレイアウトの高密度化、高速処理化が実現で
きる上に、セルの遅延パラメータ等の共有化が実現でき
るセルの配置方法、およびセルの配置装置を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項４に記載
の各発明は以下のように構成した。すなわち、請求項１
に記載の発明は、各セルについて、隣接セルと共有化で
きる領域と共有化できない領域とに分離したデータを求
め、これらのデータに基づいて各セルの共有化にかかる
共有化データベースに予め作成しておき、セルの配置の
際に、同じタイプのエッジを有するセルが隣接する度合
いを考慮した概略的な配置を行い、次に、前記共有化デ
ータベースを参照し、セルの一部を共有化したセルの詳
細な配置を行うようにしたことを特徴とするものであ
る。
明の目的を達成するために、請求項１〜請求項４に記載
の各発明は以下のように構成した。すなわち、請求項１
に記載の発明は、各セルについて、隣接セルと共有化で
きる領域と共有化できない領域とに分離したデータを求
め、これらのデータに基づいて各セルの共有化にかかる
共有化データベースに予め作成しておき、セルの配置の
際に、同じタイプのエッジを有するセルが隣接する度合
いを考慮した概略的な配置を行い、次に、前記共有化デ
ータベースを参照し、セルの一部を共有化したセルの詳
細な配置を行うようにしたことを特徴とするものであ
る。
【００１０】請求項２に記載の発明は、請求項１に記載
のセルの配置方法において、前記セルの詳細な配置は、
隣接するセルの隣接部が同一のエッジタイプか否を判定
し、同一タイプの場合には前記共有化できる領域を省略
して配置し、一方、同一タイプでない場合には前記共有
化できる領域を省略せずに配置するようにしたことを特
徴とするものである。
のセルの配置方法において、前記セルの詳細な配置は、
隣接するセルの隣接部が同一のエッジタイプか否を判定
し、同一タイプの場合には前記共有化できる領域を省略
して配置し、一方、同一タイプでない場合には前記共有
化できる領域を省略せずに配置するようにしたことを特
徴とするものである。
【００１１】このように、本発明のセルの配置方法で
は、セルの一部を共有化させることを前提にセルを作成
し、そのセルを用いてセルの一部を共有化する配置を行
うようにした。このため、セルのレイアウトの高密度
化、高速処理化が実現できる。また、本発明のセルの配
置方法では、セルのレイアウトを変更しないので、セル
の遅延パラメータ等を新たに求める必要がなく、すでに
求めてある遅延パラメータ等を共有化できる。
は、セルの一部を共有化させることを前提にセルを作成
し、そのセルを用いてセルの一部を共有化する配置を行
うようにした。このため、セルのレイアウトの高密度
化、高速処理化が実現できる。また、本発明のセルの配
置方法では、セルのレイアウトを変更しないので、セル
の遅延パラメータ等を新たに求める必要がなく、すでに
求めてある遅延パラメータ等を共有化できる。
【００１２】また、請求項３に記載の発明は、各セルに
ついて、隣接セルと共有化できる領域と共有化できない
領域とに分離したデータを求め、これらのデータに基づ
いて各セルの共有化にかかる共有化データベースを作成
する共有化データベース作成手段と、同じタイプのエッ
ジを有するセルが隣接する度合いを考慮し、セルの概略
的な配置を行うセル概略配置手段と、前記共有化データ
ベース手段の作成したデータベースを参照し、セルの共
有化を考慮したセルの詳細な配置をセル詳細配置手段
と、を備えるようにしたことを特徴とするものである。
ついて、隣接セルと共有化できる領域と共有化できない
領域とに分離したデータを求め、これらのデータに基づ
いて各セルの共有化にかかる共有化データベースを作成
する共有化データベース作成手段と、同じタイプのエッ
ジを有するセルが隣接する度合いを考慮し、セルの概略
的な配置を行うセル概略配置手段と、前記共有化データ
ベース手段の作成したデータベースを参照し、セルの共
有化を考慮したセルの詳細な配置をセル詳細配置手段
と、を備えるようにしたことを特徴とするものである。
【００１３】請求項４に記載の発明は、請求項３に記載
のセルの配置装置において、前記セル詳細配置手段は、
隣接するセルの隣接部が同一のエッジタイプか否を判定
する判定手段と、この判定手段の判定の結果、同一タイ
プと判定された場合には前記共有化できる領域を省略し
て配置し、一方、同一タイプでないと判定された場合に
は前記共有化できる領域を省略せずに配置する配置手段
と、からなることを特徴とするものである。
のセルの配置装置において、前記セル詳細配置手段は、
隣接するセルの隣接部が同一のエッジタイプか否を判定
する判定手段と、この判定手段の判定の結果、同一タイ
プと判定された場合には前記共有化できる領域を省略し
て配置し、一方、同一タイプでないと判定された場合に
は前記共有化できる領域を省略せずに配置する配置手段
と、からなることを特徴とするものである。
【００１４】このように、本発明のセルの配置装置で
は、共有化データベース作成手段が、各セルについて、
隣接セルと共有化できる領域と共有化できない領域とに
分離したデータを求め、これらのデータに基づいて各セ
ルの共有化にかかる共有化データベースを作成する。ま
た、セル概略配置手段は、同じタイプ同士のセルの隣接
度合いを考慮し、セルの概略的な配置を行う。さらに、
セル詳細配置手段は、共有化データベース手段の作成し
たデータベースを参照し、セルの共有化を考慮したセル
の詳細な配置を行う。このため、セルのレイアウトの高
密度化、高速処理化が実現できる。
は、共有化データベース作成手段が、各セルについて、
隣接セルと共有化できる領域と共有化できない領域とに
分離したデータを求め、これらのデータに基づいて各セ
ルの共有化にかかる共有化データベースを作成する。ま
た、セル概略配置手段は、同じタイプ同士のセルの隣接
度合いを考慮し、セルの概略的な配置を行う。さらに、
セル詳細配置手段は、共有化データベース手段の作成し
たデータベースを参照し、セルの共有化を考慮したセル
の詳細な配置を行う。このため、セルのレイアウトの高
密度化、高速処理化が実現できる。
【００１５】また、本発明のセルの配置装置では、セル
のレイアウトを変更しないので、セルの遅延パラメータ
等を新たに求める必要がなく、すでに求めてある遅延パ
ラメータ等を共有化できる。
のレイアウトを変更しないので、セルの遅延パラメータ
等を新たに求める必要がなく、すでに求めてある遅延パ
ラメータ等を共有化できる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。本発明のセルの配置装置の実
施形態の構成について、図１を参照しながら説明する。
この実施形態にかかるセルの配置装置は、図１に示すよ
うに、ＣＰＵなどからなり後述のようにセルの配置演算
処理などを行う演算処理装置１１と、キーボードやマウ
スからなり各種のデータを入力したり各種の各種の指示
を行う入力装置１２と、ＣＲＴや液晶表示装置などから
なり各種のデータを表示する表示装置１３と、後述のセ
ルのレイアウトデータ、ネットリスト、共有化データベ
ースなどにかかる各種のデータを一時的に格納する読み
書き自在な主記憶装置（ＲＡＭ）１４と、後述のセルア
ウトデータファイル、共有化データベース、ネットリス
トなどにかかるデータを記憶する外部記憶装置１５と、
を少なくとも備えている。
図面を参照して説明する。本発明のセルの配置装置の実
施形態の構成について、図１を参照しながら説明する。
この実施形態にかかるセルの配置装置は、図１に示すよ
うに、ＣＰＵなどからなり後述のようにセルの配置演算
処理などを行う演算処理装置１１と、キーボードやマウ
スからなり各種のデータを入力したり各種の各種の指示
を行う入力装置１２と、ＣＲＴや液晶表示装置などから
なり各種のデータを表示する表示装置１３と、後述のセ
ルのレイアウトデータ、ネットリスト、共有化データベ
ースなどにかかる各種のデータを一時的に格納する読み
書き自在な主記憶装置（ＲＡＭ）１４と、後述のセルア
ウトデータファイル、共有化データベース、ネットリス
トなどにかかるデータを記憶する外部記憶装置１５と、
を少なくとも備えている。
【００１７】次に、このような実施形態にかかるセルの
配置装置を用いてこの実施形態にかかるセルの配置方法
について説明する。このセルの配置方法の説明に先立っ
て、この実施形態で使用するセルの構造の一例としてイ
ンバータのレイアウトを図２に示す。このインバータに
かかるセルのレイアウトは、従来と同様にデザインルー
ルに従って行われる。すなわち、図２に示すように、セ
ルの上下方向の両端（もしくは片側）が、電源（ＶＤ
Ｄ）に接続されるＰ型拡散２と、グランド（ＶＳＳ）に
接続されるＮ型拡散（ＭＯＳトランジスタのソース部
分）７になるようにセルのレイアウトを行う。
配置装置を用いてこの実施形態にかかるセルの配置方法
について説明する。このセルの配置方法の説明に先立っ
て、この実施形態で使用するセルの構造の一例としてイ
ンバータのレイアウトを図２に示す。このインバータに
かかるセルのレイアウトは、従来と同様にデザインルー
ルに従って行われる。すなわち、図２に示すように、セ
ルの上下方向の両端（もしくは片側）が、電源（ＶＤ
Ｄ）に接続されるＰ型拡散２と、グランド（ＶＳＳ）に
接続されるＮ型拡散（ＭＯＳトランジスタのソース部
分）７になるようにセルのレイアウトを行う。
【００１８】このようなレイアウトのセルの場合には、
後述のように自動配置した場合に、セルの両端（もしく
は片側）にＭＯＳのソース部分が隣合うセルと共有でき
るため、図２の符号ｃの部分だけ１つのセルの大きさを
小さくできることが可能となり、実質的な大きさを符号
ｄに示すようにすることが可能となる。一方、セルの両
端（もしくは片側）に電源（ＶＤＤ）が接続されている
Ｐ型拡散２と、グランド（ＶＳＳ）に接続されるＮ型拡
散７がない場合には、従来のエッジルールを使用してレ
イアウトを行う。
後述のように自動配置した場合に、セルの両端（もしく
は片側）にＭＯＳのソース部分が隣合うセルと共有でき
るため、図２の符号ｃの部分だけ１つのセルの大きさを
小さくできることが可能となり、実質的な大きさを符号
ｄに示すようにすることが可能となる。一方、セルの両
端（もしくは片側）に電源（ＶＤＤ）が接続されている
Ｐ型拡散２と、グランド（ＶＳＳ）に接続されるＮ型拡
散７がない場合には、従来のエッジルールを使用してレ
イアウトを行う。
【００１９】この実施形態では、上記のようにレイアウ
トしたセルを用いて、セルを共有化するための共有化デ
ータベースを演算処理装置１１が予め作成しておくの
で、これについて図３のフローチャートを参照して説明
する。まず、ステップＳ２１では、上記のようなセルの
レイアウトデータを読み込む。次のステップＳ２２で
は、その読み込んだレイアウトデータに基づき、図４に
示すように、隣接セルと共有化できない領域（以下、コ
アセル部という）と、隣接セルと共有化できる領域（以
下、エッジ部という）に分離する。
トしたセルを用いて、セルを共有化するための共有化デ
ータベースを演算処理装置１１が予め作成しておくの
で、これについて図３のフローチャートを参照して説明
する。まず、ステップＳ２１では、上記のようなセルの
レイアウトデータを読み込む。次のステップＳ２２で
は、その読み込んだレイアウトデータに基づき、図４に
示すように、隣接セルと共有化できない領域（以下、コ
アセル部という）と、隣接セルと共有化できる領域（以
下、エッジ部という）に分離する。
【００２０】ここで、エッジ部は、拡散領域を共有化で
きない場合もあり、この場合には、エッジルール（エッ
ジ部の距離の制限）を満たすために必要な領域となる
（図４参照）。次にステップＳ２３では、その分離した
各領域に基づいて共有化データベースに作成する。この
ような処理を全てのセルについて行い、各セルについて
その分離した各領域に基づいて共有化データベースに作
成する。
きない場合もあり、この場合には、エッジルール（エッ
ジ部の距離の制限）を満たすために必要な領域となる
（図４参照）。次にステップＳ２３では、その分離した
各領域に基づいて共有化データベースに作成する。この
ような処理を全てのセルについて行い、各セルについて
その分離した各領域に基づいて共有化データベースに作
成する。
【００２１】ここで、セルの左右端が有するエッジ部の
タイプ（以下、エッジタイプ（エッジ形式）という）と
しては、電源（ＶＤＤ）、グランド（ＶＳＳ）の両側の
拡散領域が共有できるタイプ、電源（ＶＤＤ）側の拡散
領域だけが共有できるタイプ、グランド（ＶＳＳ）側の
拡散領域だけが共有できるタイプ、どちらの拡散領域も
共有できないタイプなどが考えられる。
タイプ（以下、エッジタイプ（エッジ形式）という）と
しては、電源（ＶＤＤ）、グランド（ＶＳＳ）の両側の
拡散領域が共有できるタイプ、電源（ＶＤＤ）側の拡散
領域だけが共有できるタイプ、グランド（ＶＳＳ）側の
拡散領域だけが共有できるタイプ、どちらの拡散領域も
共有できないタイプなどが考えられる。
【００２２】次に、このように作成されたセルの共有化
データベースを利用して、演算処理装置１１がセルを自
動配置する場合の手順について、図５のフローチャート
を参照して説明する。まず、ステップＳ３１では、配置
しようとするセルのレイアウトデータ、ネットリスト等
を入力装置１２から入力することにより、そのセルのレ
イアウトデータ、ネットリスト等が演算処理装置１１に
より読み込まれ、これが主記憶装置１４に記憶される。
次に、ステップＳ３２では、上記にように予め作成さ
れ、外部記憶装置１５に記憶されている共有化データベ
ースが読み込まれて主記憶装置１４に記憶される。
データベースを利用して、演算処理装置１１がセルを自
動配置する場合の手順について、図５のフローチャート
を参照して説明する。まず、ステップＳ３１では、配置
しようとするセルのレイアウトデータ、ネットリスト等
を入力装置１２から入力することにより、そのセルのレ
イアウトデータ、ネットリスト等が演算処理装置１１に
より読み込まれ、これが主記憶装置１４に記憶される。
次に、ステップＳ３２では、上記にように予め作成さ
れ、外部記憶装置１５に記憶されている共有化データベ
ースが読み込まれて主記憶装置１４に記憶される。
【００２３】次のステップＳ３３では、セルの概略配置
処理を行う。その際、配置の評価関数にセルの同じエッ
ジタイプ同士が隣接する度合い（同じタイプのエッジを
有するセルが隣接する度合い）が追加され、その度合い
が大きくなるような配置を決定する。これにより、セル
の同じエッジタイプ同士が隣接する度合いが高くなり、
全体のレイアウト（配置）を小さくする効果が大きくな
る。
処理を行う。その際、配置の評価関数にセルの同じエッ
ジタイプ同士が隣接する度合い（同じタイプのエッジを
有するセルが隣接する度合い）が追加され、その度合い
が大きくなるような配置を決定する。これにより、セル
の同じエッジタイプ同士が隣接する度合いが高くなり、
全体のレイアウト（配置）を小さくする効果が大きくな
る。
【００２４】引き続き、ステップＳ３４〜Ｓ３７では、
セルの共有化を考慮した詳細な配置処理を行う。すなわ
ち、共有化データベースを参照してセルの隣接部をチェ
ックし（ステップＳ３４）、その隣接するセル同士が同
一のエッジタイプか否かを判定する（ステップＳ３
５）。この判定の結果、隣接するセル同士が同一のエッ
ジタイプの場合には、エッジ部を省略し、コアセル部同
士で接触させた形態で隣接するセル同士を配置する（ス
テップＳ３６）。このように配置されたセル同士の配置
形態の一例を示すと、図６に示すようになる。
セルの共有化を考慮した詳細な配置処理を行う。すなわ
ち、共有化データベースを参照してセルの隣接部をチェ
ックし（ステップＳ３４）、その隣接するセル同士が同
一のエッジタイプか否かを判定する（ステップＳ３
５）。この判定の結果、隣接するセル同士が同一のエッ
ジタイプの場合には、エッジ部を省略し、コアセル部同
士で接触させた形態で隣接するセル同士を配置する（ス
テップＳ３６）。このように配置されたセル同士の配置
形態の一例を示すと、図６に示すようになる。
【００２５】一方、その判定の結果、隣接するセル同士
が異なるエッジタイプの場合には、エッジ部を省略しな
い形態で隣接するセル同士を配置する（ステップＳ３
７）。このように配置されたセル同士の配置形態の一例
を示すと、図７に示すようになる。なお、図７の場合に
は、セルＡとセルＢの間にセルＣが介在されている。ま
たこの場合には、セルＡのエッジ部とセルＣのエッジ部
のタイプ、およびセルＣのエッジ部とセルＢのエッジ部
のタイプが一致していないために共有ができない。
が異なるエッジタイプの場合には、エッジ部を省略しな
い形態で隣接するセル同士を配置する（ステップＳ３
７）。このように配置されたセル同士の配置形態の一例
を示すと、図７に示すようになる。なお、図７の場合に
は、セルＡとセルＢの間にセルＣが介在されている。ま
たこの場合には、セルＡのエッジ部とセルＣのエッジ部
のタイプ、およびセルＣのエッジ部とセルＢのエッジ部
のタイプが一致していないために共有ができない。
【００２６】以上説明したように、この実施形態によれ
ば、セルの一部を共有化させることを前提にセルを作成
し、そのセルを用いてセルの一部を共有化する配置を行
うようにした。このため、セルの共有化を効果的に行
い、高密度なレイアウトを高速に作成できる。また、こ
の実施形態によれば、セルの遅延等のパラメータにかか
るレイアウトはコアセル部にあり、このコアセル部のレ
イアウトは変更されないので、オリジナルのセルにかか
るパラメータがそのまま保持でき有効活用できる。
ば、セルの一部を共有化させることを前提にセルを作成
し、そのセルを用いてセルの一部を共有化する配置を行
うようにした。このため、セルの共有化を効果的に行
い、高密度なレイアウトを高速に作成できる。また、こ
の実施形態によれば、セルの遅延等のパラメータにかか
るレイアウトはコアセル部にあり、このコアセル部のレ
イアウトは変更されないので、オリジナルのセルにかか
るパラメータがそのまま保持でき有効活用できる。
【００２７】さらに、この実施形態によれば、セルの配
置を数秒〜数分で処理できる。従って、従来のコンパク
ションを行う場合のようにセル数が数百セルの場合に数
時間を要した場合と比較すると、その処理時間を大幅に
短縮できる。
置を数秒〜数分で処理できる。従って、従来のコンパク
ションを行う場合のようにセル数が数百セルの場合に数
時間を要した場合と比較すると、その処理時間を大幅に
短縮できる。
【００２８】
【発明の効果】以上述べたように、本発明によれば、セ
ルの一部を共有化させることを前提にセルを作成し、そ
のセルを用いてセルの一部を共有化する配置を行うよう
にした。このため、セルのレイアウトの高密度化、高速
処理化が実現できる。また、本発明では、セルのレイア
ウトを変更しないので、セルの遅延パラメータ等を新た
に求める必要がなく、すでに求めてある遅延パラメータ
等を共有化できる。
ルの一部を共有化させることを前提にセルを作成し、そ
のセルを用いてセルの一部を共有化する配置を行うよう
にした。このため、セルのレイアウトの高密度化、高速
処理化が実現できる。また、本発明では、セルのレイア
ウトを変更しないので、セルの遅延パラメータ等を新た
に求める必要がなく、すでに求めてある遅延パラメータ
等を共有化できる。
【図１】本発明の実施形態の構成を示すブロック図であ
る。
る。
【図２】この実施形態に使用するセルのレイアウトの一
例を示す図である。
例を示す図である。
【図３】セルの共有化データベースを作成するための手
順の一例を示すフローチャートである。
順の一例を示すフローチャートである。
【図４】隣接セルと共有化できる部分とできない部分と
を説明するためのセルの模式図である。
を説明するためのセルの模式図である。
【図５】セルを自動的に配置する場合の手順の一例を示
すフローチャートである。
すフローチャートである。
【図６】この実施形態にかかるセルの配置例を示す図で
ある。
ある。
【図７】この実施形態にかかるセルの他の配置例を示す
図である。
図である。
【図８】従来のインバータの一例を示す回路図である。
【図９】そのレイアウトの一例を示す図である。
【図１０】レイアウトを説明する図である。
【図１１】従来のセルの自動配置の手順のうち、回路設
計優先用の手順を示すフローチャートである。
計優先用の手順を示すフローチャートである。
【図１２】レイアウト面積優先用の手順を示すフローチ
ャートである。
ャートである。
【図１３】従来のレイアウトの不都合を説明する図であ
る。
る。
１１ 演算処理装置 １２ 入力装置 １３ 表示装置 １４ 主記憶装置 １５ 外部記憶装置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA05 KA05 5F064 AA04 BB07 CC09 DD02 DD07 DD18 DD24 HH01 HH07 HH11 HH12 HH13 HH14
Claims (4)
- 【請求項１】 各セルについて、隣接セルと共有化でき
る領域と共有化できない領域とに分離したデータを求
め、これらのデータに基づいて各セルの共有化にかかる
共有化データベースに予め作成しておき、 セルの配置の際に、同じタイプのエッジを有するセルが
隣接する度合いを考慮した概略的な配置を行い、 次に、前記共有化データベースを参照し、セルの一部を
共有化したセルの詳細な配置を行うようにしたことを特
徴とするセルの配置方法。 - 【請求項２】 前記セルの詳細な配置は、隣接するセル
の隣接部が同一のエッジタイプか否を判定し、同一タイ
プの場合には前記共有化できる領域を省略して配置し、
一方、同一タイプでない場合には前記共有化できる領域
を省略せずに配置するようにしたことを特徴とする請求
項１に記載のセルの配置方法。 - 【請求項３】 各セルについて、隣接セルと共有化でき
る領域と共有化できない領域とに分離したデータを求
め、これらのデータに基づいて各セルの共有化にかかる
共有化データベースを作成する共有化データベース作成
手段と、 同じタイプのエッジを有するセルが隣接する度合いを考
慮し、セルの概略的な配置を行うセル概略配置手段と、 前記共有化データベース手段の作成したデータベースを
参照し、セルの共有化を考慮したセルの詳細な配置をセ
ル詳細配置手段と、 を備えるようにしたことを特徴とするセルの配置装置。 - 【請求項４】 前記セル詳細配置手段は、 隣接するセルの隣接部が同一のエッジタイプか否を判定
する判定手段と、 この判定手段の判定の結果、同一タイプと判定された場
合には前記共有化できる領域を省略して配置し、一方、
同一タイプでないと判定された場合には前記共有化でき
る領域を省略せずに配置する配置手段と、 からなることを特徴とする請求項３に記載のセルの配置
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000168401A JP2001351981A (ja) | 2000-06-06 | 2000-06-06 | セルの配置方法およびその配置装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000168401A JP2001351981A (ja) | 2000-06-06 | 2000-06-06 | セルの配置方法およびその配置装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001351981A true JP2001351981A (ja) | 2001-12-21 |
Family
ID=18671409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000168401A Withdrawn JP2001351981A (ja) | 2000-06-06 | 2000-06-06 | セルの配置方法およびその配置装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001351981A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103832A (ja) * | 2005-10-07 | 2007-04-19 | Kawasaki Microelectronics Kk | スタンダードセルライブラリ、半導体集積回路の設計方法、半導体集積回路パターンおよび半導体集積回路 |
| US7698675B2 (en) | 2005-10-18 | 2010-04-13 | Elpida Memory, Inc. | Method and design system for semiconductor integrated circuit with a reduced placement area |
| JP2015149491A (ja) * | 2007-08-02 | 2015-08-20 | テラ イノヴェイションズ インク | 半導体チップ、定義方法および設計方法 |
-
2000
- 2000-06-06 JP JP2000168401A patent/JP2001351981A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103832A (ja) * | 2005-10-07 | 2007-04-19 | Kawasaki Microelectronics Kk | スタンダードセルライブラリ、半導体集積回路の設計方法、半導体集積回路パターンおよび半導体集積回路 |
| US7698675B2 (en) | 2005-10-18 | 2010-04-13 | Elpida Memory, Inc. | Method and design system for semiconductor integrated circuit with a reduced placement area |
| JP2015149491A (ja) * | 2007-08-02 | 2015-08-20 | テラ イノヴェイションズ インク | 半導体チップ、定義方法および設計方法 |
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