JPH10124567A - 半導体デバイス設計支援装置 - Google Patents

Abstract

(57)【要約】 【課題】レイアウト設計を行いつつレイアウトパターン
に依存する寄生の効果を含めて様々な解析ができるよう
にし、解析結果を設計に活かせるようにした半導体デバ
イス設計支援装置を提供すること。 【解決手段】演算条件等を入力する手段７と、ＬＳＩの
回路要素の形状や配置、配線、及び物性定数、製造条件
などの情報を入力する手段１と、これら入力された情報
や解析結果を表示する表示手段３と、前記情報から線形
素子、非線形素子、配線などの回路要素を抽出し等価モ
デルを作成する手段４と、これにより得られた等価モデ
ルを数値的に解析可能なデータ形式に変換するデータ形
式変換手段６と、この変換されたデータと前記演算条件
をもとに、前記抽出した等価モデルを数値的に解析する
演算手段８と、前記演算手段の演算結果を前記表示手段
に出力する出力手段９とを具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩ設計支援装置
に係り、特に高周波アナログ回路、アナログ・ディジタ
ル混在回路等を精度よくシミュレーションし、効率的に
高性能最適ＬＳＩ設計を支援する半導体デバイス設計支
援装置に関する。

【０００２】

【従来の技術】半導体製造技術の発展によりＬＳＩの高
速化、高集積化が著しく進歩し、様々な高機能ＬＳＩの
製造が可能となってきている。このようなＬＳＩにおい
ては、とリわけ高周波アナログ回路、アナデジ（アナロ
グ・ディジタル）混在回路に関して高度な設計技術が要
求されるばかりか、高性能、低価格化の要求が強く、そ
れ故、高機能ＬＳＩに対するこのような要求に応えて、
回路設計者はそれらの回路を低コストで短期間に設計し
なければならない。そこで、回路設計支援装置に対して
も、それにふさわしい支援機能を備えることが要求され
てきている。

【０００３】例えばＬＳＩの高速化、高集積化が進む
と、高周波アナログ回路やアナデジ混在回路ではこれま
で影響の少なかった、配線間のクロストークや半導体基
板を介してアナログ回路部に伝わるディジタル回路部系
統での発生ノイズなど、ＬＳＩ上での素子配置レイアウ
トパターンに依存する寄生の効果の影響も考慮して設計
しなければならない。

【０００４】そして、そのためには、これらの影響を正
確にシミュレーションする必要がある。これらの影響を
正確にシミュレーションするためには、電磁界解析、或
いはデバイスシミュレーション等と呼ばれる解析を実行
する必要があったが、これらは多大な計算時間を要する
ために実用的ではなかった。

【０００５】そこで従来、基板を抵抗網としてモデル化
したり、配線を抵抗成分と容量成分を持つモデルに置き
換えるなどして回路シミュレーションを実行する文献１
の如き方法が提案されている(文献１：Balshz R.Stanis
ic, Nishath K.Verghese, Rob A.Rutenbar, L.Richard
Carley and David J.Allstot," Addressing Substrate
Coupling in Mixed-Mode IC's: Simulation and Power
Distribution Synthesis", IEEE Journal of Solid-St
ate Circuits, Vol.9,No.3,pp.226-238,March,1994)。こ
の方法によるシミュレーション結果と実験結果がよく一
致していることは、一般的に認められている。

【０００６】ところが、多数の素子がＬＳＩ基板上に２
次元的に配置形成されている実際の集積回路では、それ
らの素子一つ一つを空間的位置関係を考慮して回路シミ
ュレーションの入力データの形式に書き下すことは非常
に困難であった。さらには、従来の回路シミュレーショ
ンはレイアウト設計とは独立に行われているために、そ
のシミュレーション結果からは、例えばノイズ源となる
ディジタル回路部とそのノイズの影響を受け易いアナロ
グ回路部との位置関係の対応がとれないなどの問題点が
あった。

【０００７】従ってシミュレーション結果を有効な情報
として設計者へフィードバックできないために、効率的
なＬＳＩ設計支援装置となり得なかった。

【０００８】

【発明が解決しようとする課題】このように、ＬＳＩの
設計にあたっては、ＬＳＩの高速化、高集積化に伴い、
配線間のクロストークや、半導体基板を介してアナログ
回路部に伝わるディジタル回路部系統での発生ノイズな
ど、ＬＳＩ上での素子配置レイアウトパターンに依存す
る寄生の効果の影響を考慮する必要がある。そのために
は、高周波アナログ回路やアナデジ混載回路で問題とな
る寄生の効果をシミュレーションしなければならない
が、そのためにＬＳＩ基板上に配置された素子や配線の
寄生素子を抽出し、回路シミュレーションの入力データ
の形式に変換する必要がある。そして、従来、これは人
手に頼ることになるが、これを人手により行うこと自体
が極めて困難を伴う作業であった。しかも、そのシミュ
レーションはＬＳＩの素子レイアウト設計とは独立に行
われていた。

【０００９】従って、従来のＬＳＩ設計支援装置ではシ
ミュレーションを行うことは大変な労力を伴う作業であ
り、また、せっかくシミュレーションしてもその得た結
果を有効な情報として設計者ヘフィードバックできなか
った。

【００１０】そこで本発明の目的は、上記従来のＬＳＩ
設計支援装置の問題点を解決し、レイアウト設計を行い
ながらレイアウトパターンに依存する寄生の効果を含め
て様々な解析が簡単に実行できるようにして、シミュレ
ーション結果を有効な情報として設計者にフィードバッ
クできるようにしたＬＳＩ設計支援装置を提供すること
にある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に本発明による半導体デバイス設計支援装置は、半導体
集積回路を構成する素子や配線等の回路要素の形状や配
置状況、及び物性定数、製造条件および演算条件等の情
報を入力する入力手段と、これら入力された情報や解析
結果を表示する表示手段と、前記情報から線形素子、非
線形素子、配線、コンタクトホール、ヴィアホール等の
回路要素を抽出し、等価モデルを作成する等価モデル作
成手段と、前記等価モデル作成手段により得られた等価
モデルを数値的に解析可能なデータ形式に変換するデー
タ形式変換手段と、前記データ形式変換手段により変換
されたデータと前記演算条件をもとに、前記抽出した等
価モデルを数値的に解析する演算手段と、前記演算手段
の演算結果を前記表示手段に出力する出力手段とを具備
する。

【００１２】また、このような構成の半導体デバイス設
計支援装置において、半導体集積回路製造には使われな
いマスクレイヤで前記素子配置、配線情報と同じ階層レ
ベルのデータを作成する手段と、これらの情報を前記素
子抽出、等価モデル作成手段で取り扱うことができる形
態で保存する手段を備えており、さらには、前記素子の
形状や配置、配線の情報を表示する手段上の任意の位置
にＬＳＩチップ上には存在しない回路を付加する手段を
備え、また、前記素子の形状や配置、配線の情報を表示
する手段上からシミュレーションの各種設定法とシミュ
レーション結果の表示法を指定する機能を備えているこ
とを特徴とする。

【００１３】このような構成の本発明の半導体デバイス
設計支援装置によれば、半導体集積回路を構成する回路
要素である素子の形状や配置状況、配線、及び物性定
数、製造条件および演算条件等の情報を入力手段により
入力すると、表示手段にはこれら入力された情報が表示
される。このとき、素子や配線等の形状や配置状況等は
レイアウト画面（レイアウト状態がわかるような画像表
示状態の画面）の状態で表示される。そして、等価モデ
ル作成手段は前記情報から線形素子、非線形素子、配線
等を抽出し、等価モデルを作成し、データ形式変換手段
はこの等価モデル作成手段により得られた等価モデルを
数値的に解析可能なデータ形式に変換する。そして、演
算手段はこのデータ形式変換手段により変換されたデー
タと前記演算条件をもとに、前記抽出した等価モデルを
数値的に解析し、出力手段は前記演算手段の演算結果を
前記表示手段に出力する。

【００１４】本発明システムでは、集積回路を設計する
にあたり、集積回路を構成する半導体基板を介して回り
込むノイズの影響や配線間のクロストークによる影響を
回路シミュレーションで演算手段により解析処理できる
ように、レイアウトデータから設計回路には現われない
寄生素子の成分を等価モデルとして抽出し、回路シミュ
レーションの入力データの形式に変換することができ
る。

【００１５】そして、レイアウト画面上から直接回路シ
ミュレーションが実行できるようにレイアウト画面上に
は存在しないが回路シミュレーションの入力データとし
ては必要な電源や負荷等を仮想素子として任意の位置に
自由に発生できる。

【００１６】さらに、各種解析法をレイアウト設計をし
ながら設定でき、シミュレーション結果をレイアウト画
面上に表示するなどして、設計者に有効な情報をフィー
ドバックできる。

【００１７】そして、本システムでは、ＬＳＩを構成す
る半導体基板を介して回り込むノイズの影響や配線間の
クロストークによる影響を回路シミュレーションで解析
できるように、レイアウトデータから寄生素子（寄生要
素）を等価モデルとして抽出することができる他、レイ
アウト画面上から直接回路シミュレーションが実行でき
るようにレイアウト画面上には存在しないが回路シミュ
レーションの入力データとしては必要な電源や負荷等を
仮想素子として自由に発生できるようになり、さらに
は、各種解析法をレイアウト設計をしながら設定でき、
シミュレーション結果をレイアウト画面上に表示するな
どして、設計者に有効な情報をフィードバックできる。
従って、効率よく高機能ＬＳＩを設計することができ
る。

【００１８】また、本発明の半導体デバイス設計支援装
置における前記等価モデル作成手段には、半導体基板界
面上に形成されるトランジスタの大きさを参照して、前
記半導体集積回路製造に無関係のマスクレイヤで作製さ
れるマスクデータ図形の大きさを決定すると共に、当該
決定した大きさのマスクデータ図形を発生させる機能を
備える。

【００１９】サブストレート基板を単位ブロックにつ
き、抵抗モデルが３次元的につながった抵抗網のかたち
でモデル化し、単位ブロックのサイズ内における媒質の
組成、寸法などから抵抗値を付与することにより、その
電気的影響を回路シミュレータで解析できる。しかしそ
の場合、このサブストレート基板モデルの実用的な大き
さが重要である。一般的には、このようなモデルの場
合、そのサイズを細かく取るほど、高い精度の解析が期
待できるが、細かくすればするほど、計算量が膨大なも
のとなり、従って、計算機の性能及び設計時間の制約か
ら、必要以上にモデルのサイズを小さくすることは実用
的でない。

【００２０】しかし、トランジスタの大きさを参照して
仮想的なマスクレイヤでの等価モデルデータを発生させ
るようにすることで、目的とする実用的な大きさを持つ
サブストレート基板モデルを発生させることができるよ
うになる効果が得られる。

【００２１】また、本発明の半導体デバイス設計支援装
置における前記等価モデル作成手段は、前記の半導体集
積回路製造に無関係なマスクレイヤで作製されるマスク
データ図形の大きさは、半導体基板界面付近、あるいは
各種ウェルの境界付近、あるいは不純物の極性が異なる
領域の境界付近、あるいは不純物濃度の異なる領域の境
界付近、あるいは電極付近は、他の部分のマスクデータ
図形の大きさに比べて小さくなるようにマスクデータを
発生させる手段を備える。

【００２２】サブストレート基板モデルの単位ブロック
サイズは、大きすぎると解析精度に問題を残し、また、
小さすぎると解析コストや解析所要時間の問題が生じる
ことから、適正なサイズが必要となるが、このサイズを
決定するに当たり、場所に応じてサイズを上記のように
することで、適正なサイズで、しかも、一定の解析精度
が期待できるような単位ブロックサイズのサブストレー
ト基板モデルを発生させることができる。

【００２３】

【発明の実施の形態】以下、本発明の実施例について、
図面を参照しながら説明する。

【００２４】（実施例１）本発明はＬＳＩのレイアウト
設計を行いながらレイアウトパターンに依存する寄生の
効果を含めて様々な解析（回路シミュレーション）が実
行できるようにして、レイアウト設計したＬＳＩの回路
シミュレーション結果を有効に設計者にフィードバック
できるようにした半導体デバイス設計支援装置を提供す
ることを目的としており、半導体集積回路を構成する素
子の形状や配置、配線、及び物性定数、製造条件などの
を情報を入力する手段と、画像を表示する表示手段と、
前記情報から線形素子、非線形素子、配線、コンタクト
ホール、ヴィアホール等を抽出し等価モデルを作成する
作成手段と、素子の抽出や等価モデルの作成のために必
要な製造条件や物性定数を保存する保存手段と、前記抽
出した素子や等価モデルを数値的に解析可能なデータ形
式に変換する変換手段と、演算条件を入力する演算条件
入力手段と、前記抽出した等価モデルを数値的に解析す
る演算手段と、前記演算手段の演算結果を出力する出力
手段から構成される半導体デバイス設計支援装置におい
て、半導体製造には使われないマスクレイヤで前記素子
配置、配線情報と同じ階層レベルのデータを作成する手
段と、これらの情報を前記素子抽出、等価モデル作成手
段で取り扱うことができる形態で保存する手段を備えて
おり、さらには、前記素子の形状や配置、配線の情報を
表示する手段上の任意の位置にＬＳＩ上には存在しない
回路を付加する手段を備え、また、シミュレーションの
各種設定法とシミュレーション結果の表示法を選択指定
することができる機能を備えていることを特徴としてい
る。

【００２５】図１は本発明の一実施例に係わるＬＳＩ設
計支援装置の機能構成を示すブロック図である。図にお
いて、１はレイアウト情報入力手段、２はレイアウト情
報保存手段、３は表示手段、４は素子抽出・等価モデル
作成手段、５はモデル作成条件入力手段、６は入力デー
タ作成手段、７は演算条件入力手段、８は演算手段、９
は演算結果出力手段、１０は付加回路入力手段、１１は
素子抽出用データ入力作成手段、１２は素子抽出用デー
タ保存手段である。

【００２６】これらのうち、レイアウト情報入力手段１
はＬＳＩ設計に伴う素子等の各回路要素形成材料の配置
場所、形、大きさ等のレイアウト情報、及び物性定数、
製造条件、材料の特性等を示すパラメータ値等を入力す
る手段である。また、情報保存手段２はレイアウト情報
入力手段１により入力されたこれらの情報を保存する手
段である。表示手段３はレイアウト情報入力手段１によ
り入力されたレイアウト情報やパラメータ情報等を表示
する手段である。なお、簡単のために以降レイアウト画
面とする。

【００２７】素子抽出・等価モデル作成手段４は、情報
保存手段２に保存されているレイアウト情報に基づき得
られる設計ＬＳＩチップ上での線形素子、非線形素子、
配線、コンタクトホール、ヴィアホール等といった各回
路要素について、その各空間的な位置や形状等の幾何学
情報と、パラメータ値等をもとにレイアウト情報からそ
の設計ＬＳＩチップの回路シミュレーションを行って数
値的に解析することができるように、設計ＬＳＩチップ
の本来の回路構成要素となっている素子等の回路要素の
抽出及び等価モデルの作成をする素子抽出・等価モデル
作成手段である。ここで抽出、作成された素子及び等価
モデルは、表示の指示があった場合、表示手段３のレイ
アウト画面上に、操作者が識別可能な記号等によって表
示させることができるようにシステムを構成してある。
このとき、抽出した素子等の回路要素の表示形態とし
て、接続関係を基に複数の素子を合成させて表示させる
ことも可能である。例えば、全ての端子の接続先が共通
であるような複数のトランジスタがあった場合、それら
は一つの記号で記述した方が明瞭である。

【００２８】なお、素子抽出・等価モデル作成手段４
は、素子等の回路要素の配置や電源等の配置状況に対応
して生じることになる寄生素子や雑音などの要素につい
ては特別にそのための情報を与えられない限り、抽出対
象とする構成にはなっていない。従って、寄生素子や前
記雑音などの要素について、抽出してその等価モデルを
得る必要がある場合には、特別にそのための情報を与え
なければならない。これは同じ半導体基板上にある他の
回路要素の動作あるいは配線を伝わる信号が原因となっ
てこれら寄生素子や前記雑音などの要素が発生すること
になるためである。

【００２９】モデル作成条件入力手段５は、素子抽出・
等価モデル作成手段４で素子等の回路要素の抽出、等価
モデルの作成をする際に必要とされる製造過程に関わる
情報やモデルの精度、或いはモデル化する領域や位置等
のモデル作成条件を入力するためのものである。

【００３０】入力データ作成手段６は、素子抽出・等価
モデル作成手段４で抽出、作成した素子等の回路要素や
等価モデルを演算手段８が数値的に解析できるようなデ
ータ形式に変換するためのデータ作成手段である。演算
条件入力手段７は解析法の指定や演算結果の出力形態等
を指定する演算条件入力手段である。演算手段８は回路
を数値的に解析する演算手段であって、例えば、“ＳＰ
ＩＣＥ”等のような回路シミュレーションプログラムを
実行して回路解析する演算手段である。演算結果出力手
段９はその演算結果を出力する演算結果出力手段であ
る。

【００３１】付加回路入力手段１０は、マウス等のよう
なポインティングデバイスを使用して、このポインティ
ングデバイスとＧＵＩ（グラフィカルユーザインターフ
ェース）機能の連携により、表示手段３のレイアウト画
面上における所望の位置に、電源や信号源及び負荷等の
外付け回路や任意の素子を付加すると共に、データにも
それを反映させるように処理する要素付加編集のための
手段であって、ここで付加された回路、素子もまた入力
データ作成手段６で演算手段８への入力データに変換す
ることができる情報となる。

【００３２】素子抽出用データ入力作成手段１１は、前
記レイアウト情報入力手段１で作成したデータを元に抽
出した素子や等価モデルとは別の寄生素子や等価モデル
（等価的素子モデル）の抽出及び作成に必要な情報を自
動的或いは手動により作成する手段であり、ＬＳＩ製造
のための設計情報としては何のかかわりを持つことのな
い仮想的なレイヤであるマスクレイヤを用いて、高機能
解析をするために必要とされる寄生素子、等価モデルの
抽出及び作成に必要な情報を自動的或いは手動により作
成する手段である。

【００３３】素子抽出用データ保存手段１２は、素子抽
出用データ入力作成手段１１により作成されたこれらの
情報を保存する手段であり、個々の情報についても、素
子抽出・等価モデル作成手段４により、素子等の回路要
素の抽出及び等価モデルの作成が実行される。

【００３４】図２はＬＳＩチップ形成のため、レイアウ
トした素子パターンＤptに、外付け回路Ｃout と付加回
路Ｃadとしてのキャパシタを付加したときの表示手段３
上のレイアウト画面表示例を示している。

【００３５】次に上記構成の本装置に作用を説明する。
本システムは、従来からあるＬＳＩ設計支援装置の構成
に、さらに付加回路入力手段１０、素子抽出用データ入
力作成手段１１、素子抽出用データ保存手段１２の３つ
の機能要素を付加したものである。従って、入力手段
１、情報保存手段２、表示手段３、素子抽出・等価モデ
ル作成手段４、モデル作成条件入力手段５、入力データ
作成手段６、演算条件入力手段７、演算手段８、演算結
果出力手段９の各機能要素は従来からあるＬＳＩ設計支
援装置の本来的に備えているものである。

【００３６】図４を参照して処理の流れと動作を説明す
ると、本システムはまずはじめに、設計しようとするＬ
ＳＩチップのレイアウトを行う（ステップＳ１）。これ
は入力手段１から行う。すなわち、操作者（設計者）は
入力手段１を操作することでＬＳＩ設計に伴う素子等の
回路要素の形成材料の配置場所、形、大きさ等のレイア
ウト情報、及び物性定数、製造条件、材料の特性等を示
すパラメータ値等を入力する。この入力された情報は情
報保存手段２に保存される。また、このとき、表示手段
３にはそのレイアウト画面上に、入力中の状態（入力操
作中の状態がわかるような画像）や入力後の状態がわか
るように、そのレイアウト情報としてのレイアウト画像
や、各種設定データなどが表示される。

【００３７】ＬＳＩ設計に伴う必要情報の入力が終わる
と、次にこの入力された必要情報をもとにレイアウトデ
ータＤ１−ａの作成処理に移る。レイアウトデータの作
成処理は、モデル作成条件入力手段５から与えられる
“製造過程に関わる情報”や“モデルの精度”、或いは
“モデル化する領域”やその“位置”等のモデル作成条
件と、情報保存手段２に保存されている情報とをもと
に、素子抽出プログラムを用いて素子抽出・等価モデル
作成手段４が素子等の回路要素の抽出処理を行い、ま
た、等価モデルの作成をする（ステップＳ２）。

【００３８】素子等の回路要素の抽出、等価モデルの作
成が終わると、これらのデータは入力データ作成手段６
に渡される。また、操作者（設計者）は、解析法の指定
や演算結果の出力形態等を演算条件入力手段７において
あらかじめ設定してあり、従って、入力データ作成手段
６はこれら素子抽出・等価モデル作成手段４および演算
条件入力手段７からのデータや条件等の情報を用いてデ
ータ処理することにより、演算手段８が数値的に解析で
きるようなデータ形式に変換する。例えば、演算手段８
の用いる回路解析ソフトウエアが、回路シミュレーショ
ンのためのソフトウエアの代表格である“ＳＰＩＣＥ”
であったとすると、この“ＳＰＩＣＥ”の実行に必要な
情報である“素子等の各回路要素の接続情報”、“デバ
イスのサイズや特性”、“物理定数”、“解析法”や
“出力形式”等をデータ変換処理によりネットリストと
して生成し（ステップＳ３）、演算手段８に与える。演
算手段８はこの入力されたネットリストを元に回路解析
シミュレーションを実施し（ステップＳ４）、シュミュ
レーション演算結果を得る。

【００３９】演算手段８により回路シュミュレーション
演算結果が得られるとこれは演算結果出力手段９に渡さ
れ、演算結果出力手段９はこの渡された回路シュミュレ
ーション演算結果を表示手段３に表示する。

【００４０】また、寄生素子の影響を解析対象として加
えたい場合には操作者は、システムの状態を仮想レイヤ
設定モードとし、表示手段３のレイアウト画面を見なが
ら素子抽出用データ入力作成手段１１を操作してこの仮
想レイヤ設定モードにおいて所望の領域に所望のサイズ
で仮想レイヤを設定する。すると、その情報が素子抽出
用データ保存手段１２に保存され、また、表示手段３に
そのときのレイアウト情報が表示されることになる（ス
テップＳ２１）。

【００４１】一方、素子抽出用データ入力作成手段１１
により寄生素子や等価モデル（等価的素子モデル）の抽
出及び作成に必要な情報が自動的或いは手動により作成
されており、ＬＳＩ製造のための設計情報としては何の
かかわりを持つことのない仮想的なレイヤであるマスク
レイヤを用いて、高機能解析をするために必要とされる
寄生素子、等価モデルの抽出及び作成に必要な情報が作
成されている。

【００４２】そして、素子抽出用データ保存手段１２
は、素子抽出用データ入力作成手段１１により作成され
たこれらの情報を保存する。素子抽出・等価モデル作成
手段４は、この保持された情報に基づき、個々の寄生素
子、等価モデルの抽出及び作成を行い、次にこれらの情
報を元に素子抽出・等価モデル作成手段４は、仮想レイ
ヤにおける寄生素子の抽出ルールに従い、仮想レイヤに
おける寄生素子の抽出処理を行い、また、その等価モデ
ルの作成をする（ステップＳ２）。

【００４３】仮想レイヤにおける寄生素子の抽出、等価
モデルの作成が終わると、これらのデータは入力データ
作成手段６に渡される。そして、入力データ作成手段６
は演算条件入力手段７から与えられる解析法指定や演算
結果の出力形態等の情報に従い、素子抽出・等価モデル
作成手段４からのデータを用いてデータ処理することに
より、設定した仮想レイヤに対する寄生素子についての
等価モデルのデータを、演算手段８が数値的に解析でき
るようなデータ形式（ネットリスト）に変換する（ステ
ップＳ３）。入力データ作成手段６においては、寄生素
子データＤ１−ｂに対してもこのような処理が実施さ
れ、ネットリストを生成する。

【００４４】演算手段８はこの仮想レイヤの寄生素子に
対するネットリストについても回路解析シミュレーショ
ンを実施し（ステップＳ４）、シミュレーション演算結
果を得る。

【００４５】演算手段８により回路シミュレーション演
算結果が得られると、これは演算結果出力手段９に渡さ
れ、演算結果出力手段９はこの渡された回路シミュレー
ション演算結果を表示手段３に表示する。

【００４６】この結果、設定した所望の仮想レイヤにお
ける寄生素子の影響も含めての回路シミュレーション結
果を得ることができる。

【００４７】また、本システムにおいては、付加回路入
力手段１０により表示手段３のレイアウト画面上におけ
る任意位置に、仮想信号源等の外付け回路Ｃout や寄生
容量などの付加回路Ｃadを置くことができるようになっ
ている。設計途中のＬＳＩの回路シミュレーションを行
うに当たって、電源や仮想信号源等の外付け回路を必要
とするときや、寄生容量などを付加したい場合、操作者
は、付加回路入力手段１０を用い、マウス等のポインテ
ィングデバイスの操作により、表示手段３のレイアウト
画面上における任意位置に、電源や仮想信号源等の外付
け回路Ｃout や寄生容量などの付加回路Ｃadを置く。

【００４８】すると、この情報は入力データ作成手段６
に入力されて、当該入力データ作成手段６により回路シ
ミュレーションの入力データの形式（ネットリスト）に
変換される。演算手段８はこれらの外付け回路や寄生容
量に対するネットリストについても回路解析シミュレー
ションを実施し（ステップＳ４）、シミュレーション演
算結果を得る（ステップＳ５）。

【００４９】演算手段８により回路シミュレーション演
算結果が得られると、これは演算結果出力手段９に渡さ
れ、演算結果出力手段９はこの渡された回路シミュレー
ション演算結果を表示手段３に表示する。

【００５０】この結果、外付け回路や寄生容量も含めて
の回路シミュレーション結果を得ることができる。

【００５１】従って、これらの回路シミュレーション結
果を参照して、必要に応じ、ＬＳＩチップにおける素子
等の回路要素形成材料の配置場所、形、大きさ等のレイ
アウト情報を適宜に変更し、その変更後の条件での回路
シミュレーションを行い、その回路シミュレーション結
果を参照して必要に応じ、ＬＳＩチップにおける素子等
の回路要素形成材料の配置場所、形、大きさ等のレイア
ウト情報を適宜に変更し、その変更後の条件での回路シ
ミュレーションを行うといったことを繰り返すことで、
所望の回路を最適状態となるように設計することがで
き、短時間にこれを行うことができるので、性能の良い
ＬＳＩの開発を容易に実施でき、かつ、開発コストの低
減を図ることができるようになる。

【００５２】なお、演算手段８による演算の結果を反映
させて、表示手段３の画面上に示される素子等の回路要
素及びモデルに対応するレイアウト上の位置及び形状
を、他のレイアウトと判別可能な状態で表示することが
できるように、出力画像を加工する機能を出力手段９に
持たせると、一層使い勝手の良い半導体デバイス設計支
援装置を得ることができるようになる。また、演算手段
８による演算結果が予め設定した条件を満たす場合、そ
のパラメータに関係する素子（素子等の回路要素）、素
子配置（その素子等の回路要素の配置）、或いは配線を
抽出し、判別可能な状態で表示手段３の画面表示するよ
うに、出力画像を加工する機能を出力手段９に持たせる
ことも、使い勝手の良い半導体デバイス設計支援装置の
提供につながる。

【００５３】以上は、実施例１に関わる本発明のＬＳＩ
設計支援装置の大まかな動作説明であった。次に、実施
例１に関わる本発明のＬＳＩ設計支援装置の特徴点の細
部を説明する。

【００５４】本発明のＬＳＩ設計支援装置の最大の特徴
は、“寄生素子を含む回路解析機能”、“付加回路入力
による解析機能”、“解析方法の設定機能”の３種を付
加したことにある。その詳細を次に説明する。

【００５５】＜実施例１‐１＞ ［寄生素子を含む回路解析機能］本発明のＬＳＩ設計支
援装置の特徴は、第一には、寄生素子を抽出する手段
（素子抽出用データ入力作成手段１１）にある。サブス
トレートやウェル等の基板の影響は、それらの部分をレ
イアウトデータに依存する寄生として捉え、抵抗成分や
容量成分からなる等価モデル（等価的素子モデル）とし
て当て嵌めて回路シミュレーションすることにより、解
析できるようになる。そこで、レイアウトされたＬＳＩ
チップのレイアウト状態から、寄生素子を抽出して等価
的素子モデルとして当て嵌めるようにするのがこの素子
抽出用データ入力作成手段１１の役割であり、このよう
な素子抽出用データ入力作成手段１１を設けたことで、
サブストレートやウェル等の半導体基板の影響を解析し
てＬＳＩチップの設計に反映させることを可能にした。

【００５６】レイアウトデータから本来の回路構成素子
（回路要素）を抽出し、シミュレーション可能な形態に
変換するのは、図１中の素子抽出・等価モデル作成手段
４であるが、当該素子抽出・等価モデル作成手段４では
寄生素子については抽出対象外であり、扱うことができ
ない。

【００５７】そこで、本発明システムでは、前述する寄
生素子の効果についてもシミュレーション可能とするた
めに、素子抽出用データ入力生成手段１１と素子抽出用
データ１２とを設けて、寄生素子抽出を行えるようにし
ている。

【００５８】寄生素子の抽出のためには仮想レイヤが用
いられる。そして、この仮想レイヤで描かれた図形から
寄生素子を抽出する。ここで仮想レイヤとは、レイアウ
ト画面上には存在するが、実際のＬＳＩ製造にあたって
の回路・素子設計には用いられることがないマスクレイ
ヤのこととする。

【００５９】仮想レイヤには、ＬＳＩ基板の物理的形状
を意味するレイヤとして、仮想サブストレートレイヤ
（サブストレートを想定したレイヤ）や仮想Ｎウェルレ
イヤ（Ｎウェルを想定したレイヤ）、仮想Ｐウェルレイ
ヤ（Ｐウェルを想定したレイヤ）等がある。また、特に
設計者の知識を活かして寄生の抽出を行いたい部分があ
る場合には、配線層を想定した仮想配線レイヤを用いる
こともできる。

【００６０】ＬＳＩ基板部分については、仮想レイヤは
ＬＳＩ基板の深さ方向に対して、浅い部分におくレイヤ
（浅い部分の仮想レイヤ）と、深い部分におくレイヤ
（深い部分の仮想レイヤ）の少くとも２層構造を持つも
のとする。つまり、ウェル部分はＬＳＩ基板の底までの
深さを持っていないので、単層ではＬＳＩ基板の３次元
構造を表現できないためである。これが２層構造を持た
せる理由である。

【００６１】このように、ＬＳＩ基板部分については最
低限、２層の構造が必要になる。ただし、層が多いと抵
抗網のメッシュが細かくなり（つまり、等価モデル化す
る対象の単位体積寸法である単位ブロックサイズが小さ
くなり）、精度は向上するものの、ノード数が増えて計
算時間の増大につながるという問題点が出てくる。そこ
で、精度の許す範囲内でメッシュは粗い方が好ましい。

【００６２】本実施例では、解析にあたって、上述した
ように、ＬＳＩ基板は浅い部分と深い部分とに分ける
が、そのための基準としては、ここではウェルの深さを
用いるようにする。

【００６３】ウェルの深さはプロセスパラメータとして
予め入力しておく。浅い部分にはＮウェル、Ｐウェル、
そして、浅い部分のサブストレート等があり、その下に
深い部分のサブストレートがある。各々の部分のメッシ
ュの大きさも位置も必ずしも一致させる必要はない。浅
い部分のレイヤで書かれた図形（等価モデルの単位サイ
ズとしての直方体）のノード（等価回路接続点）と、深
い部分のレイヤで書かれた図形（等価モデルの単位サイ
ズとしての直方体）のノード（等価回路接続点）を接続
させるために、両レイヤ間に仮想ヴィアレイヤを入力し
ておけば、この入力した仮想ヴィアレイヤを元に発生で
きるからである。

【００６４】さらに、トランジスタ等の素子や配線など
のように、ＬＳＩ基板の上部及び表面よりも上に作成さ
れた要素とＬＳＩ基板との結合のためにも、浅い部分の
レイヤの上にも仮想ヴィアレイヤを発生させる。

【００６５】パッドや基板電極は、深さ方向の構造に特
徴を持つ場合があるので、基板表面上にある素子等とは
別に抽出する。そのときは実際のレイアウトパターンデ
ータを基に抽出できるので、仮想レイヤは用意する必要
はない。高度な製造過程で埋め込み層や酸化膜層が内部
に存在する場合は、相当する仮想埋め込みレイヤ等の層
を追加する必要がある。

【００６６】また、より高精度な解析をしたい場合に
は、深い部分のサブストレートをさらに複数の層に分け
るようにすることもできる。さらにシリコン酸化物等で
素子分離をする場合、浅い部分だけの場合や埋め込み層
と同じ深さまでの場合など、そのトレンチの深さに合わ
せたモデルを用意しておく。ここで、各々の仮想レイヤ
で書かれた図形は平面的に表現されているが、厚みのあ
る３次元構造を持っているものとする。

【００６７】以下は深いサブストレート部分の抽出法に
ついて述べるが、他の部分についても同様に扱う。始め
に、抽出したい部分に対応した仮想レイヤで図形（等価
モデルの単位サイズとしての直方体）を入力する。この
とき、図形の入力は、レイアウト設計同様にマウス等を
使用して入力するが、深い部分の場合は、図形の大きさ
と形、図形を発生させる範囲を入力することにより、連
続的に図形を発生するようにプログラムすることができ
る。

【００６８】浅い部分の場合は、既に描かれているウェ
ル等の図形情報を参照し、対応するマスクレイヤを重ね
て任意サイズの図形（等価モデルの単位サイズとしての
分割ブロック（等価モデル単位ブロック）。この例では
直方体）を発生するようにプログラムすることができ
る。このようにすると、同じ図形を複数描く場合には、
ひとつの図形の大きさを入力しておき、同じ図形を図形
自動発生により複数発生させるようにすれば、この同一
図形複数描画の操作を簡単に済ませることができる。ま
た、どの層においても、発生させる図形を長方形や特に
正方形に限定しておくと、パッドや基板電極等があって
も隙間なく平面を埋めることが容易となる利点がある。

【００６９】また、ある領域を何分割するかを入力して
図形を発生させるようにすると、設計者の知識を活かし
て精度良く解析したい部分については、より細かく分割
できるようになり、解析結果から、さらに精度よく解析
したい部分を細かく分割して解析し直す、というフィー
ドバックを実施できるようになる。

【００７０】各々の仮想レイヤで書く図形（等価モデル
単位ブロック）の大きさは、その部分の抵抗率を基に最
適に設定するようにする必要がある。例えば、ウェルの
部分はサブストレートの部分に比べて抵抗率が高いの
で、図形の大きさの設定が大き過ぎると基板の面に平行
な横方向の抵抗値が基板の深さ方向である縦方向の抵抗
値に比べて大きくなってしまう。すると電流は抵抗の小
さいサブストレートである深い部分のレイヤヘ流れ込む
ものばかりになり、ウェルの中を横方向に伝わる流れが
なくなってしまう。そして、この場合、ウェルの縁の部
分の効果を調べることができなくなる。

【００７１】逆に図形の大きさの設定が小さ過ぎると、
素子数、ノード数が増えて回路シミュレーションの計算
時間の増大につながり、非効率的となる。

【００７２】それ故、各々の仮想レイヤで書く図形の大
きさは、その部分の抵抗率を基に最適に設定するように
する必要がある。

【００７３】図形（等価モデル単位ブロック）の大きさ
の設定の一例としては、浅い部分の仮想レイヤで書かれ
る図形（等価モデル単位ブロック）の大きさはウェルの
深さに合わせるようにすることがあげられる。そして、
このようにすると、ウェル内の縦方向の抵抗値と横方向
の抵抗値が同程度になるので、ウェルの縁の部分の効果
も解析できることになる。また、深い部分のサブストレ
ートの大きさも、同様にその深さに合わせて設定するこ
とで効率的に解析することができる。

【００７４】仮想レイヤで描かれた図形（等価モデル単
位ブロック）の一例として、四角形を基本図形とする図
３に示すような直方体を考える。もちろんこれに限定さ
れるものではなく、他の形状のブロックで表現されてい
ても同様に抽出できる。

【００７５】直方体図形で領域表現される図３に示す如
きの等価的素子モデルは、直方体が６つの面（すなわ
ち、ＦＣ1 ，〜ＦＣ6 の計６面）を持つことから、これ
らの面に対応させるように、上下端ノード（ＮＵ，Ｎ
Ｄ）、左右端ノード（ＮＬ，ＮＲ）、前後端ノード（Ｎ
Ｆ，ＮＢ）の計６つのノードを持ち、他の隣接等価的素
子モデルとの電気的接続点となる。

【００７６】これらのうち、上端ノードＮＵは直方体に
おける上面ＦＣ1 に向けて伸びるノードであり、下端ノ
ードＮＤは直方体における下面ＦＣ2 に向けて伸びるノ
ードであり、左端ノードＮＬは直方体における左側面Ｆ
Ｃ6 に向けて伸びるノードであり、右端ノードＮＲは直
方体における右側面ＦＣ5 に向けて伸びるノードであ
り、前端ノードＮＦは直方体における前側面ＦＣ3 に向
けて伸びるノードであり、そして、後端ノードＮＢは直
方体における後側面ＦＣ4 に向けて伸びるノードであ
る。

【００７７】そして、直方体図形で領域表現される等価
的素子モデルは、その対象がサブストレートの場合は、
抵抗分が代表的要素と考えることができるので、ノード
間を抵抗成分の要素でつないだ構成として示す。

【００７８】つまり、直方体図形で領域表現された等価
的素子モデルはその対象がサブストレートの場合は、上
下端ノード間（ＮＵ−ＮＤ間）、左右端ノード間（ＮＬ
−ＮＲ間）、前後端ノード間（ＮＦ−ＮＢ間）それぞれ
は、通常は、抵抗分がその代表的要素であることから、
その抵抗成分でつながれた構成として等価回路を表現し
ている。その抵抗の大きさはサブストレートの抵抗率と
直方体図形の大きさで決まる。ただし、等価的素子モデ
ルは、扱う信号が材料の誘電率から決まる時定数と比較
して速いものとなってきた場合、等価的素子モデルには
容量成分も持たせる必要がある。

【００７９】等価的素子モデルは、その側面ノード（前
後端のノードＮＦ，ＮＢあるいは左右端のノードＮＲ，
ＮＬのノード）については、隣りに等価的素子モデルが
ある場合、当該隣りの等価的素子モデルの側面ノードと
接続される。

【００８０】フローティングなノードができないよう
に、最も外側に置かれた等価的素子モデルについては、
当該最も外側に相当する側面につながるノードを持たな
い構成に表現した等価的素子モデルを用意してこれを適
用する。または、各ノードは影響の少ない高抵抗を介し
て接地するようなモデルを用意してこれを適用すること
により、一種類のモデルでフローティングノードの問題
を避けることもできる。

【００８１】サブストレートの等価的素子モデルでは、
底面のノード（ＮＤ）は接地すなわち、グランド（ＧＮ
Ｄ）に接続している。これはＬＳＩは、通常、パッケー
ジに納めたときに抵抗率の小さい金属面の上に接着さ
れ、その金属面はグランド（ＧＮＤ）に接続されること
が多いためである。ＬＳＩチップの底面側をグランド
（ＧＮＤ）に落とさない場合での状態をシミュレーショ
ンする必要のあるときや、基板底面の影響をより詳しく
解析したい場合は、等価的素子モデルの底面のノード
（ＮＤ）をさらに抵抗網と接続させる必要がある。

【００８２】このとき、基板抵抗網の抽出は入力した深
い部分の仮想レイヤを元に発生させたレイヤを使えば良
いので、新たに仮想レイヤを加える必要はない。また
は、初めから底面にノードの無いモデル（ＮＤの無いモ
デル）を用意しておくこともできる。

【００８３】深い部分の仮想レイヤの等価的素子モデル
の上面のノード（ＮＵ）は、入力した基板部分の仮想レ
イヤから発生させた仮想ヴィアレイヤを経て、浅い部分
の仮想レイヤで描かれた直方体図形に接続している。

【００８４】深い部分の仮想レイヤの直方体図形（等価
モデル単位ブロック）と浅い部分の仮想レイヤの直方体
図形（等価モデル単位ブロック）との位置関係を、図５
に示す。ここでＬ1 は深い部分の仮想レイヤであり、Ｌ
3 は浅い部分の仮想レイヤであり、Ｌ2 は仮想ヴィアレ
イヤ、そして、Ｌ4 は基板表面部分の仮想ヴィアレイヤ
である。ここで、深い部分の仮想レイヤＬ1 の図形（等
価モデル単位ブロック）の大きさと、浅い部分の仮想レ
イヤＬ3 の図形（等価モデル単位ブロック）の大きさと
が一致していないが、図５の場合は仮想ヴィアレイヤＬ
2 を介して、深い部分の仮想レイヤＬ1 の上面のノード
一つに対し、浅い部分の仮想レイヤＬ3の底面のノード
が４個接続している例を示している。

【００８５】この仮想レイヤで書かれた図形（等価モデ
ル単位ブロック）は、レイアウトＣＡＤ（コンピュータ
設計支援装置）に備わっている素子抽出機能（素子抽出
・等価モデル作成手段４の持つ機能）によって抽出さ
れ、入力データ作成手段６の持つデータ作成機能によっ
て回路シミュレータの入力データの形式に書き下され
る。

【００８６】レイアウトＣＡＤに備わっている素子抽出
機能は素子抽出・等価モデル作成手段４の機能であり、
これは素子抽出プログラムを実行することで実現し、こ
のプログラム実行により素子抽出（素子等の回路要素抽
出）を行うが、それには予め設定した素子抽出のルール
に従う。素子抽出のルールは、ファイルとして記述され
て用意してあり、この素子抽出のルールを記述した抽出
ルールファイルを参照することで素子抽出処理を実行で
きる。

【００８７】このとき、素子抽出プログラムが参照する
抽出ルールファイルには、図の立体構造と等価モデルと
の関係も入力しておく。他の仮想レイヤについても同様
に扱う。

【００８８】サブストレートの等価的素子モデルは単純
な抵抗網で表現されるが、Ｐ型サブストレートとＮ型ウ
ェルのように、異なる導電型の層が接する境界面ではＰ
Ｎ接合面の接合容量のように、単純な容量成分もしくは
電圧依存性の非線形容量成分を持たせて、接合面の効果
を考慮に入れると、より高精度のシミュレーションが実
行できる。

【００８９】配線については、従来のＴ型、Ｌ型、π型
等のＲ，Ｌ，Ｃ，Ｇ成分の回路として抽出する。さら
に、予め等価モデルを用意しておくことによって、直線
の部分と折れ曲がっている部分とを区別して抽出するこ
ともできる。また、図６に示すように、配線用仮想レイ
ヤＬp を配線パターンＰＬ上で任意の大きさに分割させ
るように小サイズで重ね書き入力設定することにより、
等価的素子モデルは任意の段数で、集中定数モデルＭに
置き換えることができる。なお、図６は配線部分を複数
のＬ型集中定数モデルで抽出する例であり、抵抗成分
（Ｒ成分）と容量成分（Ｃ成分）とからなるＬ型集中定
数モデルで抽出する例である。

【００９０】ここで、配線部分に仮想配線レイヤで上書
きする図形（等価モデル単位ブロック）についても、上
記仮想ウェルでの場合同様に、図形の大きさを設定して
自動発生させることも、分割する段数を設定して自動発
生させることもできる。そしてこれら各々の利点は、先
の仮想ウェルの場合と同じである。この時、設定する大
きさを、扱う信号の周波数の関数として与えることもで
きる。

【００９１】つまり、設計中の回路が扱うことになる信
号の周波数を入力して配線部分の寄生を抽出するか否か
や、発生させる図形の最適な大きさを決めるといったこ
とができるようになる。また、考慮する範囲を入力する
ことにより、配線間容量を挿入するようにすることもで
きる。このとき、配線間容量の値は、並行して走ってい
る部分の間隔と長さによって決まるようにする。

【００９２】各々の等価モデルを構成する抵抗値や容量
値等は、物理定数、製造条件、単位図形の大きさ、場合
によっては回路の動作条件で決める。

【００９３】以上の寄生素子抽出操作は、回路全体につ
いても、指定した範囲内に限定させることも可能であ
る。

【００９４】また、サブストレートのモデルのように、
線形素子だけで構成される場合、前処理として伝達関数
を求めて不必要なノードを省略させるようにすることも
できる。さらに、シミュレーションの精度要求や演算時
間短縮要求等の理由により、それぞれの部分を、より単
純なモデルに置き換えるようにすることや、指定した領
域毎に合成してノード数を減らす操作を、前処理として
用意しておくことも有効である。

【００９５】＜実施例１‐２＞ ［付加回路入力による解析機能］本発明によるＬＳＩ設
計支援装置の特徴として、第二には、付加回路入力機能
を設けたことにある。通常、設計者がレイアウト設計を
行なっている際、そのレイアウトデータから抽出された
データは、検証のためにスケマティックデータと比較さ
れるのに使われていた。一方、回路シミュレーションは
このスケマティックデータをもとに行なわれていた。両
データ間の違いはスケマティックデータの方にはＬＳＩ
チップ上には存在しない電源や信号源や負荷があり、こ
れは回路シミュレーションを実行する上で必要なもので
ある。

【００９６】ところが、先に述べたように、より正確な
シミュレーションを実行するためにはレイアウトデータ
を元にシミュレーションをする必要がある。そこで、こ
の発明では、回路シミュレーションを実行するために必
要な電源や信号源、そして、負荷などを、レイアウトデ
ータに付加することのできる機能を設けて、回路シミュ
レーションを行えるようにした。実施例１‐２ではこの
ことについて説明する。

【００９７】図１の付加回路入力手段１０では、マウス
等のポインティングデバイスとＧＵＩ機能を用意して、
当該マウス等の操作により、ＧＵＩ機能との連携のもと
に表示手段３のレイアウト画面上における任意位置に、
電源や仮想信号源等の外付け回路Ｃout や寄生容量など
の付加回路Ｃadを置くことができる。レイアウト画面上
では、それぞれの信号源等（Ｃout やＣad等）は予め用
意された該当のシンボルを用いてシンボル表示される。

【００９８】このシンボル表示のためのデータ（シンボ
ルデータ）についても付加回路入力手段１０から入力デ
ータ作成手段６に入力されて、当該入力データ作成手段
６により回路シミュレーションの入力データの形式に変
換される。これらの付加回路Ｃadは、ある領域を持つ雑
音源などの仮想電源として指定することもできる。

【００９９】図７と図８はその表示例を示している。図
７では、表示手段３におけるレイアウト画面上のある点
に、電源（等価雑音源）Ｅnoise が付加回路Ｃadとして
付加されている様子を示している。つまり、ＬＳＩ設計
のために、半導体基板上でのある領域に素子パターンＤ
ptをレイアウトしたとして、そのレイアウトした素子パ
ターンＤptの近くに、雑音源があることを表わすため
に、電源（等価雑音源）Ｅnoise を付加回路Ｃadとして
付加した様子を示している。また付加した信号源につい
て、これに制御電源としての働きを持たせるように設定
することもでき、これにより、例えば外部から設定する
任意のノードの出力をその制御信号としたり、信号源の
制御信号を任意に与えることができるなど、多様な解析
に対応できる。

【０１００】このような設定は、例えば、付加回路Ｃad
の設定を行った後に、レイアウト情報入力手段１等によ
りそのための指示をすることで行うことができ、このよ
うな設定が行われると、入力データ作成手段６は、外部
から設定する任意のノードの出力をその制御信号とする
ようなデータを作成して演算手段８に与えたり、信号源
の制御信号を任意に与えるようなデータを作成してこれ
を演算手段８に与えるといったことになる。

【０１０１】また、図８は等価雑音源を方形領域で設定
してシンボル表示した状態を示しており、Ｅnsa がその
方形領域表示された等価雑音源領域である。つまり、図
８では、電源（等価雑音源）Ｅnoise が長方形のある領
域を持って存在している状態を与えるように、ある素子
パターンＤptの近くに設定した例を示している。等価雑
音源を領域表示形式で設定した図８のような形式の等価
モデルにおいては、その領域内に電源（等価雑音源）Ｅ
noise が、複数個、等間隔で接続されていることに相当
することになる。そして、この場合、等価雑電源の数は
等価モデルの精度に依存する。このような設定も付加回
路の設定を行った後に、レイアウト情報入力手段１等に
よりそのための指示をすることで行うことができる。

【０１０２】また、付加回路入力手段１０により付加さ
れた信号源は、表示手段３のレイアウト画面上におい
て、表示画面上に所望の領域を以て表示される。そし
て、この表示位置、および表示面積は、半導体基板上に
おける各回路要素に対する当該信号源の及ぼす影響を反
映する形で入力データ作成手段６はデータを作成し、演
算手段８に与える。この結果、様々な状況での信号源の
及ぼす影響をシミュレートすることが可能になる。

【０１０３】＜実施例１‐３＞ ［解析方法の設定機能］本発明によるＬＳＩ設計支援装
置の第三の特徴は、回路解析方法の設定機能にある。図
１に示す本システムにおいて、回路解析を行うのは演算
手段８であり、この演算手段８は回路シミュレーション
を実施する演算処理手段であって、回路シミュレーショ
ンのためのソフトウエアである“ＳＰＩＣＥ”に代表さ
れる回路シミュレーションを実施する回路シミュレータ
である。この回路シミュレータにおいては素子等の回路
要素の接続情報、デバイスのサイズや特性、物理定数、
解析法や出力形式等を入力することにより、回路シュミ
ュレーション演算結果を得ることができることは既に説
明した。

【０１０４】回路シミュレータは従来通り、シミュレー
ション単体としても実行できるが、レイアウト情報につ
いてレイアウト画面上からも、過渡解析、交流解析、雑
音解析、感度解析、定常解析等の解析が実行できるよう
に機能構成してある。これは、演算条件入力手段７によ
り、レイアウト画面上において、過渡解析、交流解析、
雑音解析、感度解析、定常解析等のうちの任意の解析法
を指定することで、指定解析法による解析が演算手段８
で実行できるように、入力データ作成手段６がデータ作
成するよう構成したことで実現される。

【０１０５】このような機能を入力データ作成手段６に
持たせたことで、演算条件入力手段７により、レイアウ
ト画面上において、過渡解析、交流解析、雑音解析、感
度解析、定常解析等のうちの任意の解析法を指定すれ
ば、演算手段８はその解析法による解析を行い、回路シ
ミュレーション結果を得る。

【０１０６】解析のための設定のうち、出力を見たいノ
ードについては、レイアウト画面上で或いはスケマティ
ック画面上で、マウス等のポインティングデバイスなど
による設定操作を行うことにより、指定できるものとす
る。これはマウス等のポインティングデバイスなどによ
る設定操作情報をもとにレイアウト情報入力手段１がそ
の指定情報を出力する。

【０１０７】このように、レイアウト画面上でノード指
定が出来、回路シミュレーションができるようになる
と、例えば、ＬＳＩチップ上でディジタル回路部分から
どの程度の範囲内にある素子（素子等の回路要素）に、
どのようなノイズが乗っているか、という位置情報をレ
イアウト設計にフィードバックできるようになる。回路
シミュレーション解析結果を見たいノードは複数箇所設
定することもできる。

【０１０８】回路シミュレーション実行に必要な電源、
信号源、負荷の特性については前記付加回路入力手段１
０で与えることも、あるいは回路シミュレーションに際
して参照するための基礎情報を与えるために用意するフ
ァイルに、予め書いておくようにすることによっても、
設定できる。回路シミュレーション解析結果は数値デー
タとして、また、必要に応じ、特性がビジュアルに読み
取れるようなグラフ形式で表示される。

【０１０９】さらに、予め、レイアウト画面上に発生さ
せておいたシンボルからもノードを指定することができ
る。例えば、感度解析を実行する時などは多数の解析結
果を出力するために、レイアウト画面上で解析する素子
（素子等の回路要素）を指定することができると設計時
間の短縮につながる。

【０１１０】また、様々な表示モード（出力モード）を
持つ表示プログラムを用意してあり、これにより、ユー
ザにとって使い易い、あるいは、状態の掴み易い解析結
果表示を行うことができるシステムとなっている。

【０１１１】例えば、標準の表示モードを選択すると、
解析結果は素子（素子等の回路要素）及びそのパラメー
タを表形式で表示される。その中で素子（素子等の回路
要素）またはそのパラメータを指定すると、解析結果が
グラフ形式で表示される。また、解析結果をレイアウト
画面上の対応する素子（素子等の回路要素）の領域、あ
るいはその素子（素子等の回路要素）のシンボルで表示
させる出力モードも指定できる。この出力モードで表示
させると、位置情報を設計にフィードバックできるとい
う効果がある。さらに、その表示された素子（素子等の
回路要素）のパラメータのうち、影響の大きい複数個の
要素を表示させるときの個数、一定値以上の影響のある
要素を表示させるときのしきい値を指定できる。

【０１１２】これらは、所望の性能を持つ回路設計の時
間短縮に有効である。回路シミュレーションによる雑音
解析については、レイアウト画面上の任意の位置に等価
雑音源として信号源を設定し、その影響を解析する。前
記レイアウト画面上に付加した等価雑音源に制御電源と
しての働きを持たせ、その制御信号は任意に指定するこ
とや、またあるいは、指定したノードの出力から与える
ことができるようにすると、雑音の特性の理解につなが
り、その雑音対策に対する有効な情報が得られるように
なる。

【０１１３】すなわち、図７で説明したように、表示手
段３におけるレイアウト画面上の所望の位置に、電源
（等価雑音源）Ｅnoise を付加回路Ｃadとして付加して
みる。つまり、ＬＳＩ設計のために、半導体基板上での
ある領域に素子パターンＤptをレイアウトしたとして、
そのレイアウトした素子パターンＤptの近くに、雑音源
があることを表わすために、電源（等価雑音源）Ｅnois
e を付加回路Ｃadとして付加してみる。そして、付加し
た信号源について、これに制御電源としての働きを持た
せるように設定する。これにより、任意の領域に等価雑
音源を置いた時に、その等価雑音源が近傍の回路に及ぼ
す影響を解析することができるようになる。

【０１１４】このような設定は、例えば、付加回路Ｃad
の設定を行った後に、レイアウト情報入力手段１等によ
りそのための指示をすることで行うことができ、このよ
うな設定が行われると、入力データ作成手段６は、等価
雑音を周囲の回路に与えるようなデータを作成してこれ
を演算手段８に与えるといった処理をすることになる。

【０１１５】また、図８のような方形領域の等価雑音源
Ｅnsa を設定した場合には、その領域内に電源（等価雑
音源）Ｅnoise が、複数個、等間隔で接続されているこ
とに相当する状態を作り、そして、この場合、入力デー
タ作成手段６は、等価雑音を複数の等価モデルの分布で
表すと共に、この分布する等価モデルから周囲の回路に
影響を及ぼすようなデータを作成してこれを演算手段８
に与えるといった処理をすることになる。

【０１１６】この結果、様々な状況での雑音信号の及ぼ
す影響をシミュレートすることが可能になる。

【０１１７】このように前記レイアウト画面上に付加し
た等価雑音源に制御電源としての働きを持たせ、その制
御信号は任意に指定することや、またあるいは、指定し
たノードの出力から与えることができるようにすると、
雑音の特性の理解につながり、その雑音対策に対する有
効な情報が得られるようになる。

【０１１８】なお、一般的なＬＳＩ設計の手順は、初め
に回路設計が行われ、その後にレイアウト設計が行われ
る。回路設計は所望の特性が得られることが確認される
まで回路シミュレーションでの解析を繰り返しながら行
われる。引続き行われるレイアウト設計は、レイアウト
パターンに依存する回路特性を劣化させる効果を考慮に
入れて行われる。

【０１１９】完成したレイアウトパターンから素子を抽
出し、回路設計時に使ったスケマティックデータと比較
したり、抽出したデータを用いて回路シミュレーション
を実行してその回路の特性を確認することで、レイアウ
トデータの正当性が検証できる。

【０１２０】さらに、配線間の寄生の効果を含めて素子
抽出を行ったり、先に説明した機能により基板の効果を
含めて解析できるようにそのモデルを抽出することによ
り、レイアウトパターンに依存する効果の影響も解析で
きる。

【０１２１】ところが、いわゆるアフターシミュレーシ
ョンによる検証は、最低限、回路ブロックレベルでレイ
アウト設計が完了していなければ実行できない。回路ブ
ロックレベルで寄生の効果等を解析しても、回路特性の
劣化に寄与している部分を特定できないことがある。さ
らにレイアウト設計上のミスの修正や寄生の影響の改善
のためにレイアウトデータに手を加える必要がある場
合、大がかりな修正作業を伴うことになり、これは設計
時間の浪費と新たなレイアウトミスを生み出す危険性に
つながる。

【０１２２】そこでレイアウト設計の途中でも、そのモ
デルの抽出を行い、回路シミュレーションを実行できる
ようにすると、適宜細かな修正ができるために設計時間
の短縮につながり、また回路特性の劣化に寄与している
部分の特定ができ、最適なＬＳＩ設計のために極めて有
効である。

【０１２３】レイアウトデータ上にまだない素子につい
ては、スケマティックデータ上の素子を用いて補完す
る。これはレイアウトデータ上の素子に、それに対応す
るスケマテイックデータ上の素子と同じ名前を付けてお
くことで可能となる。

【０１２４】配線についても同様に、スケマテイックデ
ータ上のノード名を対応させることで補うことができ
る。補完のために用いた素子や配線についてはレイアウ
ト．画面上ではシンボルや線で表示させておくと、設計
者の目による接続関係の検証も兼ねることができる。

【０１２５】一通り完成したレイアウトデータからの部
分的な素子抽出も、レイアウトに依存する回路特性を劣
化させている部分の特定に非常に有効である。これはト
ランジスタなどの素子に限らず、配線を配置させる時に
も有効である。その配置させようとしている配線部分だ
けを等価モデルに置き換え、回路シミュレーションによ
る解析を繰り返すことで最適な位置や形状を選択するこ
とができる。

【０１２６】レイアウト画面上で素子抽出を行う範囲の
指定方法には、マウス等で範囲を入力する方法や現在の
ウインドウ画面上で見えている範囲を自動的に設定する
方法等が有用である。さらに、ある指定された部分をモ
デル化したときにその等価回路、或はＳパラメータやＹ
パラメータなどの値を表示するウインドウを開き、そこ
にその等価回路やそれらのパラメータの値を表示させる
ようにすると、素子間、配線間等の影響を定量的に判断
することができる。

【０１２７】一旦開いたウインドウは、閉じる命令があ
るまで残しておくようにすると、レイアウトパターンの
変更前後の等価回路、或は各種パラメータを比較するこ
とができる。

【０１２８】熟練した設計者の場合、素子値を含めた等
価回路や各種回路パラメータの値が表示されるとそのモ
デル化された部分の回路特性へ与える影響を回路シミュ
レーションを実行しなくても把握することができる。こ
れはＬＳＩ設計時間の大幅な短縮につながる。サブスト
レート基板等を抵抗網等の等価回路でモデル化して回路
シミュレーション可能な形式で抽出する場合、その抵抗
網のメッシュの切り方をどう選ぶかが重要な問題とな
る。

【０１２９】先にも述べたように、メッシュが粗すぎる
場合、精度が悪く、シミュレーション結果の信頼性が落
ちる。メッシュが細かすぎる場合、抽出した素子数が多
すぎ回路シミュレーションの計算時間の増大を招いた
り、あるいは計算機のメモリの制限から計算不能に陥る
こともあり得るといった不都合が生じる。

【０１３０】そこで、回路特性への影響の大きい所では
メッシュを細かく刻み解析の精度を高め、影響の小さい
所ではメッシュを大きく刻み素子数の増大を抑えること
が望ましい。モデル抽出用に仮想レイヤで書かれた図形
の大きさは、当初、大きくとっておく。

【０１３１】例えば、ウェルの部分にその大きさに合わ
せた一つの図形を割り当てる。その後、シミュレーショ
ンを繰り返しながら回路の出力信号や回路の仕様に関係
する端子での信号への影響の大きなところを細かくして
いく。その回路の周波数特性や過渡応答の中のある項目
に着目し、それを指標にして回路特性への影響を判定す
る。その差分値を設計者が見て、必要であると判定した
時にメッシュの刻みを小さくする。

【０１３２】つまり、仮想レイヤで書かれた個々の図形
の大きさを小さくする。その差分の判定基準値を予め設
定しておく事により、この操作を自動化するようにプロ
グラムしておく事も設計時間の短縮に有効である。

【０１３３】一定の抵抗網のモデルでそのメッシュの刻
みを大きさを変えるのに代わって、従来のトランジスタ
のモデルのように、複数のレベルのモデルを用意してお
き、指定を受ける毎に、より精密なモデルに置き換えて
いく、という方法も同じ目的に有効である。

【０１３４】これまでの寄生素子抽出法は、サブストレ
ートやウェルなどの基板の物埋的形状の違いに合わせて
予め、用意してあるモデルを用いて抽出するというもの
であった。そのために、基板上に作られる全ての構造に
ついて、モデルを用意しておかなければならなかった。

【０１３５】しかし、基板部分、Ｎ型及びＰ型ウェル、
埋め込み層、酸化膜部分、ポリシリコン層、アルミ配線
部分等、ＬＳＩの断面構造に合わせて、各々を予めサブ
モデルとして用意しておき、仮想レイヤで書かれた図形
の大きさの範囲毎に、深さ方向の構造の違いをそのサブ
モデルを用いて一定の大きさのモデルを発生させるとい
う方法も考えられる。

【０１３６】この方法でも、モデルとして扱うメッシュ
の切り方を一様に設定しておくことも、先に説明したよ
うに、解析を繰り返しながら大きなものから必要な部分
を次第に細かくすることも可能である。

【０１３７】以上、実施例１にて説明した本システム
は、半導体集積回路を構成する素子の形状や配置状況、
配線、及び物性定数、製造条件および演算条件等を入力
する入力手段と、これら入力された情報や解析結果を表
示する表示手段と、前記情報から線形素子、非線形素
子、配線、コンタクトホール、ヴィアホール等の回路要
素を抽出し、等価モデルを作成する等価モデル作成手段
と、前記等価モデル作成手段により得られた等価モデル
を数値的に解析可能なデータ形式に変換するデータ形式
変換手段と、前記データ形式変換手段により変換された
データと前記演算条件をもとに、前記抽出した等価モデ
ルを数値的に解析する演算手段と、前記演算手段の演算
結果を前記表示手段に出力する出力手段とを具備して構
成した。

【０１３８】また、このような構成の半導体デバイス設
計支援装置において、半導体製造には使われないマスク
レイヤで前記素子配置、配線情報と同じ階層レベルのデ
ータを作成する手段と、これらの情報を前記素子抽出、
等価モデル作成手段で取り扱うことができる形態で保存
する手段を備えており、さらには、前記素子の形状や配
置、配線の情報を表示する手段上の任意の位置にＬＳＩ
チップ上には存在しない回路を付加する手段を備え、ま
た、前記素子の形状や配置、配線の情報を表示する手段
上からシミュレーションの各種設定法とシミュレーショ
ン結果の表示法を指定する機能を備えるようにした。

【０１３９】そして、このような構成の本発明の半導体
デバイス設計支援装置は、半導体集積回路を構成する素
子の形状や配置状況、配線、及び物性定数、製造条件お
よび演算条件等を入力手段により入力すると、表示手段
にはこれら入力された情報が表示される。このとき、素
子や配線等の形状や配置状況等はレイアウト画面（レイ
アウト状態がわかるような画像表示状態の画面）の状態
で表示され、また、等価モデル作成手段は前記情報から
線形素子、非線形素子、配線等を抽出し、等価モデルを
作成し、データ形式変換手段はこの等価モデル作成手段
により得られた等価モデルを数値的に解析可能なデータ
形式に変換する。そして、演算手段はこのデータ形式変
換手段により変換されたデータと前記演算条件をもと
に、前記抽出した等価モデルを数値的に解析し、出力手
段は前記演算手段の演算結果を前記表示手段に出力して
表示に供するといったものである。

【０１４０】このような本発明システムでは、集積回路
を設計するにあたり、集積回路を構成する半導体基板を
介して回り込むノイズの影響や配線間のクロストークに
よる影響を回路シミュレーションで演算手段により解析
処理できるように、レイアウトデータから設計回路には
現われない寄生素子の成分を等価モデルとして抽出し、
回路シミュレーションの入力データの形式に変換するこ
とができる。

【０１４１】そして、レイアウト画面上から直接回路シ
ミュレーションが実行できるようにレイアウト画面上に
は存在しないが回路シミュレーションの入力データとし
ては必要な電源や負荷等を仮想素子として任意の位置に
自由に発生できる。

【０１４２】さらに、各種解析法をレイアウト設計をし
ながら設定でき、シミュレーション結果をレイアウト画
面上に表示するなどして、設計者に有効な情報をフィー
ドバックできる。

【０１４３】従って、効率よく高機能ＬＳＩを設計する
ことができる。

【０１４４】（実施例２）ところで、上述した“文献
１”によれば、サブストレート基板を単位ブロックにつ
き、図３に示す抵抗モデルが３次元的につながった抵抗
網のかたちでモデル化し、単位ブロックのサイズ内にお
ける媒質の組成、寸法などから抵抗値を付与することに
より、その電気的影響を回路シミュレータで解析できる
ことが示されている。

【０１４５】しかしその場合、このサブストレート基板
モデルの実用的な大きさについての知識が必要になる。

【０１４６】一般的には、このようなモデルの場合、そ
のサイズを細かく取るほど、高い精度の解析が期待でき
ることが知られているが、細かくすればするほど、計算
量が膨大なものとなり、従って、計算機の性能及び設計
時間の制約から、必要以上にモデルのサイズを小さくす
ることは実用的でない。

【０１４７】そこで次に、サブストレート基板モデルの
実用的な大きさ（サブストレート基板部分の等価モデル
の単位ブロックサイズ）を明確にして効率的な解析を可
能にする半導体デバイス設計支援装置の実施例を説明す
る。

【０１４８】＜実施例２‐１＞ここに実施例として示す
本発明のＬＳＩ設計支援装置の特徴は、精度と演算効率
との関係から実用的な大きさのサブストレート基板モデ
ル（実用的な等価モデル単位ブロックサイズ化したサブ
ストレート基板モデル）を発生させることにある。

【０１４９】一般に、図３に示す如きのサブストレート
基板モデルは、所定サイズの直方体形状を単位ブロック
としてこれをモデル化対象領域としたものであり、この
モデル化対象領域としての単位ブロック内を、抵抗網で
等価回路モデル化したものである。そして、この単位ブ
ロックのサイズを小さくして、基板部分をより細かな抵
抗網とすることで精度の高い解析が実行できることは知
られている。

【０１５０】ここで、単位ブロック形状を直方体形状と
した図３のサブストレート基板モデルにおいて、各ノー
ド（ＮＵ，ＮＦ，ＮＤ，ＮＢ，ＮＲ，ＮＬ）はそのノー
ドのある各側面（直方体の面ＦＣ１，ＦＣ２，ＦＣ３，
ＦＣ４，ＦＣ５，ＦＣ６）の領域を代表する点を表して
いることがわかる。つまり、直方体形状の単位ブロック
における各側面はそれぞれ等電位面であると考えられ
る。

【０１５１】従って、サブストレート基板モデルの大き
さ（単位ブロックの大きさ）は解析上、等電位面として
表現できる領域の大きさを表していることになる。

【０１５２】ここで図３のサブストレート基板モデルは
単位ブロック形状を直方体形状で表してあり、以下の説
明も直方体としてなされているが、本発明の本質はサブ
ストレート基板モデルの形状については平面を埋め尽く
すことのできる多角柱、例えば三角柱や六角柱であるな
らば何でも良く、必ずしも直方体である必要は無い。

【０１５３】次にトランジスタの代表的なモデルの例を
図９に示す。通常回路の解析においては、トランジスタ
モデルとしてはこの様な良く知られているトランジスタ
の集中定数モデルが用いられる。この図９のモデルで
は、ゲートＧやドレインＤ、ソースＳと同様に、実際に
はある領域を持つたバルクまたはバックゲートＢについ
ても一つのノードで扱われている。

【０１５４】寄生容量（Ｃg5，Ｃgd，Ｃgb，Ｃdb，Ｃs
b）のように、トランジスタの大きさの効果を含んでい
る要素もあるが、バックゲートＢは領域を持たない一つ
のノードとして扱われている。

【０１５５】つまり、トランジスタとサブストレート基
板との相互作用はトランジスタの代表点である“Ｂ”な
るノードを介して行われていることになる。従って、ト
ランジスタ形成領域部分から見た基板部分の領域（ゲー
ト側から見てゲートＧ、ソースＳ、ドレインＤと寄生容
量で結ばれた先とチャネル領域の対向側）とサブストレ
ート基板モデルの大きさ（単位ブロックのサイズ）で決
まる等電位面（この場合の等電位面は１素子分のトラン
ジスタ形成領域とそれに対向する基板の領域の対峙面）
の領域を一致させることが、サブストレート基板モデル
の妥当な大きさであることがわかる。

【０１５６】たとえ、１素子分のトランジスタの内部構
造に合わせて基板側のノードを細かくとったところで
（単位ブロックサイズを小さくして１素子分のトランジ
スタの内部構造に合わせたサイズとしてみても）、トラ
ンジスタと基板とを結ぶノードは一点しかないために、
トランジスタの大きさよりも細かな空間分解能は冗長で
あるばかりか、素子数、ノード数の増大を招き、解析の
演算効率を劣化させることにもつながる。

【０１５７】従って、サブストレート基板モデルの実用
的な大きさ（サブストレート基板モデルの実用的な単位
ブロックのサイズ）の決め方の一つは、基板上に作られ
るトランジスタ等の素子の大きさを参照してその素子の
形成領域サイズに合わせる方法である。トランジスタ等
の素子領域形成面に対向する位置での基板モデル上面サ
イズを次のように決めると良い。

【０１５８】［ｉ］ 第一には、トランジスタのゲー
ト、ソース、ドレインを形成するためのレイアウトデー
タの図形の領域を完全に含む最小の正方形、あるいは長
方形の上面形状とすることである。

【０１５９】［ii］ 第二には、トランジスタのチャネ
ルを形成する部分に相当する、ソースとドレインを形成
するためのレイアウトデータに挟まれた領域に対応する
領域形状の上面形状とすることである。

【０１６０】［iii］ 第三には、少なくとも一つのソ
ースあるいはドレインの部分を共有し、同一のゲート電
圧が与えられるように接続された複数のトランジスタ群
の全てのソース、ドレイン、ゲート部分を形成するレイ
アウトデータの図形の領域を完全に含む最小の正方形あ
るいは長方形の上面形状とすることである。

【０１６１】［iv］ 第四には、レイアウトＣＡＤの素
子抽出ルールでトランジスタを認識するための条件を満
たしている領域対応の上面形状とすることである。

【０１６２】以上のいずれかの方法の中から指定された
ものを用いてトランジスタの大きさとし、それに合わせ
てサブストレート基板モデルの大きさを決定する。

【０１６３】実施例１では、ＬＳＩ製造には関与しない
仮想的なマスクレイヤを介在させるという考え方を導入
し、この仮想的なマスクレイヤを介してトランジスタ等
の素子とその下部の層の基板の各モデルとの等価的結合
関係を見出すようにすることにより、サブストレート基
板モデルを寄生素子として抽出できるものとした。従っ
て、以上の方法で、トランジスタの大きさを参照してＬ
ＳＩ製造には関与しない仮想的なマスクレイヤでのデー
タを発生させるようにすることで、目的とする実用的な
大きさを持つサブストレート基板モデルを発生させるこ
とができるようになる。

【０１６４】図１０に、トランジスタＴｒと、仮想レイ
ヤ（仮想的なマスクレイヤ）Ｌiに設定した単位領域
（仮想レイヤ単位領域）ＵＡと、サブストレート基板モ
デルＳmodelの関係を示す。

【０１６５】これは、前記第一のトランジスタの大きさ
の決め方（［ｉ］の方法）にしたがった例を示してい
る。ここで仮想レイヤＬiとは上述したように、寄生素
子の抽出のためにＬＳＩ基板上で素子と基板の等価モデ
ルとを結合させるための仮想的なレイヤであり、レイア
ウト画面上には存在するが、実際のＬＳＩ製造にあたっ
ての回路・素子設計には全く用いられることがないマス
クレイヤのことである。

【０１６６】このように、実施例２‐１においては、ト
ランジスタの大きさを参照して仮想的なマスクレイヤで
の等価モデルデータを発生させるようにすることで、目
的とする実用的な大きさを持つサブストレート基板モデ
ルを発生させることができるようになる効果が得られ
る。

【０１６７】次にサブストレート基板モデルの単位ブロ
ックサイズは、大きすぎると解析精度に問題を残し、ま
た、小さすぎると解析コストや解析所要時間の問題が生
じることから、適正なサイズが必要となるが、このサイ
ズを決定するに当たり、一定の解析精度が期待できるよ
うな単位ブロックサイズのサブストレート基板モデルを
発生させる手法を具体的に説明する。

【０１６８】＜実施例２‐２＞本発明のＬＳＩ設計支援
装置の特徴は、第五には、一定の解析精度を期待できる
ような形状を持つサブストレート基板モデルを素子抽出
用データ入力作成手段１１が発生できるようにようにす
ることにある。

【０１６９】先に示した文献１によれば、基板モデルを
細かく刻む方向、つまり基板抵抗網を細かく刻む方向
を、基板における深さ方向と、基板における平面方向と
でそれぞれ変えることにより、異なる解析結果が得られ
ることが示されている。

【０１７０】ところが、回路設計者が有効な基板抵抗網
の刻み方に関する知識を必ず持っているとは限らない。
そして、基板抵抗網の刻み方を誤ると解析結果は大きな
解析誤差を含むことになりかねない。

【０１７１】それ故、大きな解析誤差を生じさせてしま
うようなサブストレート基板モデルの発生を避けなけれ
ばならない。

【０１７２】理想的には図３で示すサブストレート基板
モデルを、常に立方体の単位ブロック形状にしておけば
モデルの形状による精度の変動を気にせず、解析するこ
とができる。ところが実際、サブストレート基板はウェ
ルや埋め込み層の存在により、基板の深さ方向によって
その媒質の抵抗率は変わってくる。

【０１７３】そのため、サブストレート基板の深さ方向
の構造の各々の抵抗率に合わせて、別々のサブストレー
ト基板モデルを用意する必要がある。例えば、ウェルの
部分はウェルの抵抗率と誘電率とによって決まる素子値
の抵抗要素と、容量要素から構成されるウェル部分のモ
デルを発生させるようにする。しかし、このウェル部分
のモデルをウェルの深さに合わせて寸法を決めた立方体
状の単位ブロックとした基板モデルを使用することとし
た場合、ウェルの深さは基板の厚さに比べて薄いため
に、ウェルの部分だけで多くのサブストレート基板モデ
ルを発生させることになり、基板全体として大幅な素子
数、ノード数の増大につながる。

【０１７４】そこで、本発明の実施例２‐２ではこれを
適正に保つことができるように、サブストレート基板モ
デルの単位ブロックサイズを縦ａ、横ｂ、高さｃとした
ときに、モデルの立方体からのずれを、 ｃ＜１０×ａ， ｃ＜１０×ｂ まで許容するようにする。

【０１７５】このようにすると、精度の低下を抑えつつ
素子数、ノード数の増大を避けることができる。サブス
トレート基板モデルは基板の深さ方向の構造に合わせて
素子値の変わるモデルを用意する必要があるが、各々の
モデルの大きさは深さ方向の構造の物理的な大きさをも
とに決める。

【０１７６】これは図１のシステムにおけるモデル作成
条件入力手段５による入力情報や、レイアウト情報保存
手段２に保存されたレイアウト情報に基づくものであ
り、具体的には、サブストレート基板の厚さ、及びその
厚さを何層で表現するかについて指定した値、ウェルの
部分の平面的な大きさや深さ、埋め込み層の厚さ、及び
埋め込み層のある深さ、絶縁体層の厚さ、及び絶縁体層
のある深さ、トレンチの幅、長さ、深さ、基板電極の大
きさである。

【０１７７】これらの寸法情報を用いて各層各位置の基
板モデルの単位ブロックサイズ縦ａ、横ｂ、高さｃを ｃ＜１０×ａ， ｃ＜１０×ｂ なる範囲で適宜、調整しつつ素子抽出用データ入力作成
手段１１にデータ作成処理を実行させることにより、素
子数、ノード数の増大を抑えつつ有効に三次元空間を埋
め尽くすようにモデル化することができる。

【０１７８】ノード数あるいは素子数の増大を抑えなが
ら一定の解析精度を期待できるような形状寸法の単位ブ
ロックとしたサブストレート基板モデルを発生させる具
体例を次に説明する。

【０１７９】＜実施例２‐３＞本発明のＬＳＩ設計支援
装置の特徴は、第六には、ノード数あるいは素子数の増
大を抑えながら一定の解析精度が期待できるような形状
寸法を持つサブストレート基板モデルを発生させること
にあり、その例を実施例２‐３として次に説明する。

【０１８０】一般的には基板抵抗網を細かく刻む程、つ
まり、単位ブロックのサイズを小さくする程、高精度の
解析ができることが知られているが、むやみに基板抵抗
網を細かく刻むことはノード数素子数の増大を招き、実
用的でない。

【０１８１】そこで本発明では、サブストレート基板界
面付近、各種ウェルの境界付近、電極付近等では細かな
基板抵抗網となるように（細かなサイズの単位ブロック
となるように）、また、その他の領域では粗くなるよう
に（大きなサイズの単位ブロックとなるように）仮想レ
イヤの図形（形状パターン）を発生させるようにする。

【０１８２】具体的には、例えば図１１に示すようにウ
ェルの部分とサブストレートの部分が不連続に接してい
ると仮定できる境界面ｆを含む層Ｌ0、およびその層Ｌ0
から複数の層Ｌaの部分の基板モデル（サブストレート
基板の等価モデル）は、その外側の層Ｌb，Ｌc部分の基
板モデルと比べて小さなものにする。例えば、モデル化
対象のサイズを小さく設定した基板モデルのサイズ（単
位ブロックサイズ）は、モデル化対象のサイズを大きく
設定した基板モデルのサイズに対して“縦”，“横”，
“高さ”をそれぞれ１／２とする。つまり、小さな基板
モデルのサイズは、大きな基板モデルのサイズに対して
“縦”，“横”，“高さ”をそれぞれ１／２とするここ
で簡単のため図１１では抵抗網を立方体型の単位ブロッ
クによるモデルで表してある。以降、説明のための図面
はこれに従う。

【０１８３】この発明の効果を調べるために、図１２に
示すようにサブストレート基板界面ｆ上にある二つの電
極Ｅ１、Ｅ２間の抵抗値を求める実験を行った。図１２
に示すように、基板界面ｆ付近のみを細かな抵抗網とし
（細かなサイズの単位ブロックとし）、その範囲を変え
て調べた。複数の電極間距離について、基板抵抗網を用
いた回路シミュレータでの解析結果と同じ条件のデバイ
スシミュレータの解析結果を比較した。

【０１８４】図１３に基板抵抗網のノード数とデバイス
シミュレーション結果との平均誤差の関係を示す。この
図より、ノード数７００〜８００以上で誤差が１．５％
以下であることがわかり、基板界面付近のみを細かな抵
抗網に刻んだものでも、実用的な演算精度が得られてい
る様子が確認できる。

【０１８５】図１１は基板の深さ方向に対して基板モデ
ルの大きさを変えることを説明したが、さらに平面方向
に対しても適用できる。なお、図１４に示すように、電
極にに近い領域部分に対してのみ、細かく刻んだ抵抗網
となるようなモデルを割り当てることによっても同様の
効果が得られる。

【０１８６】以上の例では、境界付近部分のサブストレ
ートモデルの大きさ（単位ブロックの大きさ）はその外
側のサブストレートモデルの大きさの“１／２”とし
た。このように、大きさの異なる基板モデルの大きさの
比を“整数分の一”あるいは“整数分の二”といった具
合に決めておくと、図１５のように、大きなモデルの等
電位面を介して大きさの違うモデルの接続が容易に扱え
る。

【０１８７】次に寄生素子を抽出した後に仮想レイヤで
作製されたマスクデータを自動的に消去する処理のため
の具体例を説明する。

【０１８８】＜実施例２‐４＞本発明のＬＳＩ設計支援
装置の特徴は、第七には、寄生素子を抽出した後に仮想
レイヤで作製されたマスクデータを自動的に消去する処
理にある。実施例１では、ＬＳＩ製造には関与しない仮
想的なマスクレイヤを導入することにより、素子形成領
域の部分及びその近傍と、サブストレート基板部分との
関連付けを可能にし、これによってサブストレート基板
を寄生素子として抽出し、これを含めた回路シミュレー
タでの解析を可能とした。その一方で、当該新たに導入
した仮想的なマスクレイヤデータ（仮想レイヤデータ）
は回路解析以外は不要であり、邪魔となるからＬＳＩの
レイアウト設計終了後には取り除かなければならない。

【０１８９】そこで、本発明システムでは、この仮想レ
イヤで作製されたマスクデータを、寄生抽出の処理とマ
スクデータを保存する処理実施の間に消去させるように
する。この仮想的なマスクレイヤデータを消去する処理
は、自動的にあるいは外部から与えた指示により、図１
の素子抽出・等価モデル作成手段４にて利用済みとなっ
た段階で、当該素子抽出・等価モデル作成手段４に実行
させるようにすると、人手によるマスクデータの処理の
場合に起こる未使用あるいは使用中のマスクデータ誤消
去といったミスを無くすことができ、ＬＳＩの設計効率
を向上できる。

【０１９０】本発明では、仮想的なマスクレイヤを導入
することにより、素子形成領域の部分及びその近傍と、
サブストレート基板部分との関連付けを可能にし、これ
によってサブストレート基板を寄生素子として抽出し、
これを含めた回路シミュレータでの解析を可能とした。
そして、寄生素子の抽出に必要な仮想的なマスクレイヤ
のデータを半導体デバイスの表面構造に合わせて如何に
手早く得られるようにするかが回路解析の能率に大きく
影響する。そこで、仮想的なマスクレイヤのデータを効
率的に得る手法を次に説明する。

【０１９１】＜実施例２‐５＞本発明のＬＳＩ設計支援
装置の特徴は、第八には、寄生素子の抽出に必要な仮想
レイヤデータを半導体デバイスの表面構造に合わせて自
動的に生成させる処理にある。本発明では、ＬＳＩ製造
には使用しない仮想的なマスクレイヤで他のレイアウト
データと同じ階層のデータを導入することにより、基板
部分を寄生素子として抽出して回路シミュレータでの解
析を可能とするものであった。

【０１９２】ＬＳＩ基板界面は電気的特性や不純物の極
性や濃度の異なるウェル等の部分があり、その大きさや
形は同一基板上であっても一定ではない。先の説明でも
述べたように、ウェル等には各々に相当する仮想レイヤ
データ（仮想的なマスクレイヤのデータ）をその形に応
じて発生させなければならない。これを手作業で行なう
には多大な時間を要する。

【０１９３】そこで、本実施例では仮想レイヤデータの
作成を、以下に示す手順を実施するように、処理プログ
ラムを組み、素子抽出用データ入力作成手段１１に実行
させることにより、処理を自動化する。

【０１９４】［仮想レイヤデータの自動発生処理］仮想
レイヤデータの自動発生プログラムの処理の流れを図１
６に示す。

【０１９５】このプログラムは、初期設定ステップＳ８
‐１、基板部分の寄生抽出用データ作成ステップＳ８‐
２、配線部分の寄生抽出用データ作成ステップS８‐
３、配線間の結合を意味する寄生の抽出用データ作成ス
テップＳ８‐４の計４つのステップから成り立ってい
る。

【０１９６】＜第一のステップ＞ 第一のステップで
ある初期設定ステップＳ８‐１は、処理開始に先立ち、
各種の初期設定の処理を行なう。ここでは“解析対象と
する領域の指定”、“単位格子の発生”等を行なう。単
位格子とはレイアウト画面上において、解析対象とする
領域全域にわたって一定間隔に発生させた縦横の線（升
目）、すなわち、格子を意味する。この格子間隔は予め
設定しておく。解析対象とする領域はレイアウト画面上
でのマウス操作による入力や座標値の入力あるいはレイ
アウト画面上にあるデータの右端、左端、上端、下端の
座標値から換算する方法で決定される。

【０１９７】レイアウト画面上のデータから決定する場
合には、各々の端の座標値をそのまま使うだけでなくそ
の外側にマージンを設けられるようにする。例えば、図
１７（ａ）に示すレイアウト画面のように、当該画面上
に符号８‐５を付して示すような素子の配置が成されて
いたとして、まずはじめに、図１７（ａ）に示すよう
に、レイアウトデータの存在する領域（点線８‐８，８
‐１０で囲んだ領域）よりも幾分広めに解析領域８‐６
を設定する。

【０１９８】そして、この解析領域８‐６の範囲までサ
ブストレート基板が存在するようにして、単位格子を発
生させる。図１７（ｂ）の８‐１１が、この発生された
単位格子である。

【０１９９】このようにすることで、サブストレート基
板の縁の影響を緩和させることができ、実際のＬＳＩチ
ップの条件に近い状態を回路シミュレートできる。

【０２００】なお、図１７において、８‐５はレイアウ
トデータ、８‐６は解析対象とする領域、８‐７はレイ
アウトデータ８‐５の右端、８‐８はレイアウトデータ
８‐５の左端、８‐９はレイアウトデータ８‐５の上
端、８‐１０はレイアウトデータ８‐５の下端をそれぞ
れ表す。

【０２０１】図１７（ａ）に示すように、レイアウトデ
ータの存在する領域（点線８‐８，８‐１０で囲んだ領
域）に対してこれよりも幾分広めに解析領域８‐６を設
定する。つまり、レイアウトデータの存在する領域に、
所定のマージンを加えた大きさの領域を対象領域として
設定し、この対象領域について単位格子で線引きする。
本具体例においては、上記のマージンの大きさは、単位
格子の大きさにより決められる。

【０２０２】例えば、解析領域の縦方向および横方向の
マージンを含めた大きさが単位格子の大きさの整数倍と
なるようなマージンの大きさの決め方である。そして、
図１７（ｂ）に示すように、その単位格子８‐１１に合
わせて解析対象とする領域全面にタイルを敷き詰める如
く、単位図形データ８‐１２を発生させる。さらにこの
初期設定の処理の中で、“基板部分の寄生”を抽出する
のか、“配線部分の寄生”を抽出するのか、“配線間結
合の寄生”を抽出するのか、等の条件の設定も行なう。

【０２０３】これで初期設定ステップＳ８‐１が終了
し、つぎに第二のステップである基板部分の寄生の抽出
用データの作成ステップＳ８‐２に移る。

【０２０４】＜第二のステップ＞ 第二のステップは
基板部分の寄生の抽出用データの作成ステップＳ８‐２
であり、ここでは基板の寄生の影響を含めた解析を行な
うために、基板部分の寄生抽出に必要なデータを発生さ
せる処理を行なう。主にはウェル等の基板の浅い部分の
構造に合わせて仮想レイヤデータを発生させる処理を行
なう。

【０２０５】始めにウェルに相当するレイアウトデータ
を捜し出す。次にその各々のレイアウトデータの図形の
うち多角形の場合は各頂点の座標値を長方形の場合は対
角の座標値を求める。次に図１８（ａ）に示す様に、そ
れらの座標値を初期設定ステップＳ８‐１で発生させた
格子点の中の最も近傍の格子点の座標値に丸め操作を行
なう。図１８において、８‐１３はＰｗｅｌｌ（Ｐウェ
ル）を形成するためのマスクデータ、８‐１４はＮｗｅ
ｌｌ（Ｎウェル）を形成するためのマスクデータ、８‐
１５は座標値の丸め操作により決まった格子点の一例を
表す。

【０２０６】次に、その丸めた座標値を持つ新たな多角
形あるいは長方形データを発生させる。そして、図１８
（ｂ）に示すように初期設定ステップＳ８‐１で発生さ
せた単位図形データのうちで、その丸めた座標値を持つ
図形の中にあるものを当該ウェルに相当する仮想レイヤ
データとする。

【０２０７】図で８‐１５はＰｗｅｌｌ用仮想レイヤデ
ータ、８‐１６はＮｗｅｌｌ用仮想レイヤデータを表
す。この時に本来、そのウェルの内部であったが上記座
標値の丸め操作により新たな図形の外側なってしまった
部分のうち、そのウェルの電位を決めるために設けられ
ている電極部分が存在する部分についても当該ウェルに
相当する仮想レイヤデータとする。

【０２０８】この操作を必要に応じてウェルの種類やト
レンチ等基板の構造に合わせて実施する。

【０２０９】基板の深い部分については図１８（ｂ）に
示すように、ここで発生した仮想レイヤデータと初期設
定ステップＳ８‐１で発生させた単位図形を用いて作成
される。

【０２１０】このとき、これらの図形をそのまま使った
り、これらの図形を複数個あわせてより大きな図形を作
成する事ができる。例えば、深い部分をさらに複数層に
分け、浅い部分のウェル等と接する部分は小さな仮想レ
イヤデータを発生させ、深い部分に行くに従って大きな
仮想レイヤデータを発生させると、基板部分の回路網の
ノード数素子数の増大を抑えられる。また、埋め込み層
や絶縁体層などが存在する場合にも、層を増やして同様
に処理される。

【０２１１】図１８において、８‐１７は深い部分の仮
想レイヤデータのうち浅い部分のウェル等と接する部分
のサブストレート基板用データ、８‐１８は大きさを変
えたサブストレート基板用データの例を表す。

【０２１２】基板部分の寄生抽出用データの作成ステッ
プＳ８‐２が終わると第三のステップである配線部分の
寄生抽出用データ作成ステップS８‐３に移る。

【０２１３】＜第三のステップ＞ 第三のステップで
あるこの配線部分の寄生抽出用データ作成ステップS８
‐３では配線の寄生の影響を含めた解析を行なうため
に、配線部分の寄生抽出に必要なデータを発生させる処
埋を行なう。

【０２１４】配線の寄生の抽出に関しては、指定された
配線のみを対象にする場合と範囲内にある全ての配線を
対象にする場合があるが、寄生の抽出については同じ操
作で対応できる。

【０２１５】配線は“直線の部分”、“折れ曲がりの部
分”、“端の部分”に分けて抽出する。さらに、予め指
定された設定によって配線の直線部分のみを寄生の抽出
対象にすることもできる。

【０２１６】配線の“端の部分”とは、図１９（ｂ）に
示すように配線にコンタンクトホールやヴイアホールが
重なって存在している部分を意味し、必ずしも配線の末
端にあるとは限らない。図１９において、８‐１９は配
線を形成するためのマスクデータ、８‐２０はコンタク
トホールあるいはヴィアホールを形成するためのマスク
データ、８‐２１は配線の直線部分、８‐２２は配線の
折れ曲がりの部分、８‐２３は配線の端の部分を示す。

【０２１７】始めにレイアウト画面上にある各配線デー
タをマージ処理し、複数の長方形から成り立っていた配
線データを塊を単位に多角形データに変換する。次に各
多角形データの中から“端の部分”に相当する部分（８
‐２３の部分）を切り出す。

【０２１８】端の部分８‐２３は、配線データとコンタ
ンクトホールやヴィアホールが重なって存在している部
分として探し出す。

【０２１９】次に、残りの部分から折れ曲がりの部分８
‐２２を切り出す。折れ曲がりの部分８‐２２は各頂点
に小さな四角形を乗せ、その四角形の縁と配線データの
縁の重なり方の場合分けにより、探し出す。

【０２２０】残った部分を配線の直線部分８‐２１とす
る。配線の直線部分８‐２１はさらに、予め設定してあ
る指定によって複数の直線配線に分割することもでき
る。このとき上記設定では、直線配線の最長値を指定し
ておく。この最長値を元に、前記単位格子点に分割点が
くるように第二のステップ（基板部分の寄生抽出用デー
タの作成ステップＳ８‐２）で行なったと同様の丸め操
作を行う。

【０２２１】以上の操作により、発生したデータを仮想
レイヤの配線データ８‐２４とする。

【０２２２】指定した配線の直線部分に配線用仮想レイ
ヤデータを自動生成させた例を、図１９（ｂ）に示す。

【０２２３】以上で、配線部分の寄生抽出用データ作成
ステップS８‐３が終了し、次に第四のステップである
配線間の結合を意味する寄生の抽出用データ作成ステッ
プＳ８‐４に移る。

【０２２４】＜第四のステップ＞ 第四のステップで
ある配線間の結合を意味する寄生の抽出用データ作成ス
テップＳ８‐４では、配線間の結合の影響を含めた解析
を行なうために、配線間の寄生抽出に必要なデータを発
生させる処理を行なう。

【０２２５】配線間の寄生の影響の解析に関しても、指
定された配線のみを対象にする場合と範囲内にある全て
の配線を対象にする場合、さらに指定した長さ以上の直
線部分を持つ配線部分を対象にする場合がある。

【０２２６】配線間の結合の寄生の抽出についても、
“指定した間隔内に並行して配置された配線”、“異な
る層の配線間の重なりの部分”、“指定した間隔内の全
ての配線要素の結合”等、寄生抽出の対象を予め設定し
ておく。

【０２２７】ここで、配線要素とは第三のステップ（配
線部分の寄生抽出用データ作成ステップS８‐３）で説
明した“直線部分”、“折れ曲がり部分”、“端の部
分”を意味している。各配線要素に分割するところまで
は第三のステップと処理は同じである。

【０２２８】次に、図２０に示すように、各配線要素デ
ータの図形の各辺をレイアウト画面のｘ軸方向、ｙ軸方
向に各々指定した大きさまで延ばす。その延ばす大きさ
は予め設定してある“影響を考慮する隣接配線”の範囲
である。

【０２２９】結合の影響を考慮する範囲を８‐２５ａ，
８‐２５ｂとすると、図２０では簡単のために、指定し
た配線８‐２０の直線部分の辺を、ｙ軸方向に指定した
“結合の影響を考慮する範囲”８‐２５ａ及び８‐２５
ｂまで延ばした例を示す。

【０２３０】当該辺を延ばす操作によりできた領域Ａ１
の中に他の配線のデータがあるか、否かを調べる。その
結果、他の配線のデータがある場合、領域Ａ１のうち、
他の配線の部分と重なっているものを切り取る。

【０２３１】図２０の例では領域Ａ１に対して他の配線
である配線８‐２７の一部分８‐２７ａが重なってい
る。そこで、この重なり部分８‐２７ａに対向する配線
８‐２５との間の領域に着目し、最終的にはこの領域を
抽出する。

【０２３２】そのために、当該領域Ａ１から前記重なり
部分８‐２７ａを切り取り、その残りの領域中からコン
タクトホールやヴィアホール部分を除く前記重なり部分
８‐２７ａとこれに対向する配線８‐２５との間の領域
を抽出する。つまり、もとの配線要素に接していないも
のは削除して残りを抽出する。この抽出した領域が８‐
２６ｂである。

【０２３３】この操作により残った領域８‐２６ａを、
配線間結合の寄生抽出用の仮想レイヤデータとする。

【０２３４】以上の処理で、ウェル等に対して各々に相
当する仮想レイヤデータ（仮想的なマスクレイヤのデー
タ）をその形対応に自動生成させることができる。

【０２３５】尚、これらの処理のうち、第二のステップ
による基板の寄生の抽出無しに第三あるいは第四のステ
ップによる配線に関する寄生が抽出された場合には、配
線の対基板容量の基板側の端子は全てグランドに接続さ
れているものとする。

【０２３６】以上の本発明により、効率的に高機能ＬＳ
Ｉを設計することができる。

【０２３７】以上、実施例１の発明は、レイアウト設計
を行いながらレイアウトパターンに依存する寄生の効果
を含めた様々な解析を可能とする半導体デバイス設計支
援装置において、寄生を回路シミュレータで解析できる
形式のモデルとして抽出する際に必要とするデータを効
率的かつ高精度の解析ができるように発生させることを
目的としたもので、寄生素子抽出の目的で導入された半
導体製造には使われないマスクレイヤでのデータを、基
板上に形成されるトランジスタの大きさを参照して、あ
るいは集積回路を実現するために必要な構造の特徴的な
大きさを参照して、あるいは基板界面付近、ウェルの境
界付近、不純物の極性や濃度の異なる領域の境界付近、
電極付近は他の部分に比べて小さくなるような決め方
で、大きさを決めて発生させる機能を備えるようにした
ものであり、さらには、素子抽出の処理後にマスクデー
タ保存処理実行前に前記寄生素子抽出用のデータを消去
する機能を備えるようにしたものである。

【０２３８】そして、このような半導体デバイス設計支
援装置によれば、基板を介して回り込むノイズの影響や
配線間のクロストークによる影響を回路シミュレーショ
ンで解析できるように、レイアウトデータから寄生素子
を等価モデルとして抽出することができ、しかも、等価
モデルは解析精度を保つことができる適正なサイズで等
価モデル化して設計中のＬＳＩの解析シミュレーション
を行うことができ、従って、効率良く高機能ＬＳＩを設
計することができるようになるものである。

【０２３９】なお、本発明は上述した実施例に限定され
るものではなく、要旨を変更しない範囲内で適宜変形し
て実施できるものである。

【０２４０】

【発明の効果】以上説明したように本発明によれば、回
路シミュレーションで解析できるようにレイアウトデー
タから寄生素子を等価モデルとして抽出することがで
き、回路シミュレーション実行に必要な付加回路をレイ
アウト画面上に発生でき、さらに、各種解析法をレイア
ウト設計をしながら設定できるようにしたために、設計
者に有効な情報をフィードバックでき、そのために、効
率よく高機能ＬＳＩを設計することができる。

【図面の簡単な説明】

【図１】本発明を説明するための図であって、本発明の
実施例を示す半導体デバイス設計支援装置の機能構成
図。

【図２】本発明を説明するための図であって、本発明の
半導体デバイス設計支援装置により、レイアウト設計中
のＬＳＩに外付け回路を付加して回路シミュレーション
を行う一例を示す図。

【図３】本発明を説明するための図であって、本発明の
半導体デバイス設計支援装置において扱う仮想レイヤで
描かれた図形の一例としてのサブストレートモデルの例
を示す図。

【図４】本発明を説明するための図であって、本発明の
半導体デバイス設計支援装置における処理の流れの一例
を示すフローチャート。

【図５】本発明を説明するための図であって、本発明の
半導体デバイス設計支援装置において扱う浅い部分と深
い部分に層構造を持たせたサブストレートモデルの例を
示す図。

【図６】本発明の半導体デバイス設計支援装置における
等価的素子モデルでのパターンの置き換えの例を示す図
であって、配線部分を複数のＬ型集中定数モデルで抽出
する例を示す図。

【図７】本発明を説明するための図であって、本発明の
半導体デバイス設計支援装置により、レイアウト設計中
のＬＳＩに等価雑音源を付加して回路シミュレーション
を行う例を示す図。

【図８】本発明を説明するための図であって、本発明の
半導体デバイス設計支援装置により、レイアウト設計中
のＬＳＩに、領域を持った等価雑音源を付加して回路シ
ミュレーションを行う例を示す図。

【図９】本発明を説明するための図であって、本発明シ
ステムで解析に使用するトランジスタの代表的なモデル
の例を示す図。

【図１０】本発明を説明するための図であって、本発明
システムで使用するモデルの一例としてトランジスタの
大きさに合わせたサブストレートモデルを示す図。

【図１１】本発明を説明するための図であって、本発明
システムで使用するモデルの一例として基板の境界面付
近を小さな基板モデルとした例を示す図。

【図１２】本発明を説明するための図であって、本発明
システムの効果を調べるために実験に用いたモデルの構
成例を示す図。

【図１３】本発明を説明するための図であって、本発明
システムの効果を説明するために行なった図１２のモデ
ルでの実験結果を示す図。

【図１４】本発明を説明するための図であって、本発明
システムの一例として電極から平面的に近い部分を小さ
な基板モデルとした例を示す図。

【図１５】本発明を説明するための図であって、本発明
システムで使用する一例としての大きさの異なるモデル
とそれらモデル間の接続を説明するための図。

【図１６】本発明を説明するための図であって、本発明
システムで使用する一例としての仮想レイヤデータ自動
生成のためのプログラムの流れを表す図。

【図１７】本発明を説明するための図であって、本発明
システムで使用する一例としての解析対象とする領域と
単位格子、単位図形を示す図。

【図１８】本発明を説明するための図であって、本発明
システムで使用する一例としての自動生成させた仮想レ
イヤデータの例を示す図。

【図１９】本発明を説明するための図であって、本発明
システムで使用する一例としての配線の直線部分に配線
用仮想レイヤデータを自動生成させた例を示す図。

【図２０】本発明を説明するための図であって、本発明
システムで使用する一例としての配線の直線部分に配線
間結合用仮想レイヤデータを自動生成させた例を示す
図。

【符号の説明】

１…レイアウト情報入力手段 ２…ルイアウト情報保存手段 ３…表示手段 ４…素子抽出・等価モデル作成手段 ５…モデル作成条件入力手段 ６…演算手段の入力データ作成手段 ７…演算条件入力手段 ８…演算手段 ９…出力手段 １０…付加回路入力手段 １１…素子抽出用データ入力作成手段 １２…素子抽出用データ保存手段

Claims (39)

【特許請求の範囲】
1. 【請求項１】半導体集積回路を構成する回路要素の形状
   や配置状況、配線、及び物性定数、製造条件および演算
   条件等の情報を入力する入力手段と、 これら入力された情報や解析結果を表示する表示手段
   と、 前記情報から線形素子、非線形素子、配線等の回路要素
   を抽出し、等価モデルを作成する等価モデル作成手段
   と、 前記等価モデル作成手段により得られた等価モデルを数
   値的に解析可能なデータ形式に変換するデータ形式変換
   手段と、 前記データ形式変換手段により変換されたデータと前記
   演算条件をもとに、前記抽出した等価モデルを数値的に
   解析する演算手段と、 前記演算手段の演算結果を前記表示手段に出力する出力
   手段と、を具備して構成することを特徴とする半導体デ
   バイス設計支援装置。
2. 【請求項２】半導体集積回路を構成する回路要素の形状
   や配置状況、配線、及び物性定数、製造条件および演算
   条件等を入力する入力手段と、 半導体集積回路製造に無関係のマスクレイヤを、前記入
   力手段により入力された半導体集積回路の回路要素やそ
   の回路要素としての配線パターン上における所望の領域
   に設定するマスクレイヤ作成手段と、 これら入力された情報、設定されたマスクレイヤや解析
   結果を表示する表示手段と、 前記情報から各回路要素、配線等を抽出し、等価モデル
   を作成すると共に、前記マスクレイヤの設定あるとき
   は、当該マスクレイヤ部分についての等価モデルも前記
   情報から作成する等価モデル作成手段と、 前記等価モデル作成手段により得られた等価モデルを数
   値的に解析可能なデータ形式に変換するデータ形式変換
   手段と、 前記データ形式変換手段により変換されたデータと前記
   演算条件をもとに、前記抽出した等価モデルを数値的に
   解析する演算手段と、 前記演算手段の演算結果を前記表示手段に出力する出力
   手段と、を具備して構成されることを特徴とする半導体
   デバイス設計支援装置。
3. 【請求項３】前記半導体集積回路を形成するための半導
   体基板は、その界面に近い部分と界面から深い部分とに
   分けると共に、その境界は半導体基板上のウェルの深さ
   を基準とし、それぞれに前記マスクレイヤをおくことを
   特徴とする請求項２記載の半導体デバイス設計支援装
   置。
4. 【請求項４】前記マスクレイヤは、少くとも２層構造を
   持つことを特徴とする請求項３記載の半導体デバイス設
   計支援装置。
5. 【請求項５】前記マスクレイヤの層構造は、埋め込み層
   などが増える度に１層ずつ増やすことを特徴とする請求
   項２記載の半導体デバイス設計支援装置。
6. 【請求項６】素子や配線を含む各回路要素の形状や配置
   の情報を表示する前記表示手段の表示画面上の任意の位
   置に、設計対象の半導体基板上には存在しないが動作
   上、不可欠な所要の回路を付加する付加手段を備え、 前記等価モデル作成手段には、前記付加手段からの情報
   についての等価モデルを作成する機能を付加したことを
   特徴とする請求項１または２記載の半導体デバイス設計
   支援装置。
7. 【請求項７】前記付加手段により付加する回路は、設計
   対象の半導体基板上には存在しないが動作上、不可欠な
   電源、活性化信号源、負荷回路等の駆動要素であること
   を特徴とする請求項６記載の半導体デバイス設計支援装
   置。
8. 【請求項８】前記入力手段には、前記付加手段で付加さ
   れる信号源の制御信号を任意に与えるか、または、前記
   表示する表示手段の画面上に表示されている半導体集積
   回路の指定した端子の出力値として与える指示機能を付
   加すると共に、入力データ作成手段には、この指示に対
   応した状況を前記演算手段が求めることができるデータ
   を作成して当該演算手段に与える機能を付加することを
   特徴とする請求項６記載の半導体デバイス設計支援装
   置。
9. 【請求項９】前記付加手段により付加された信号源は、
   前記素子や配線等の回路要素の形状や配置の情報を表示
   する表示手段の表示画面上において、ある領域を以て表
   示されていることを特徴とする請求項８記載の半導体デ
   バイス設計支援装置。
10. 【請求項１０】前記表示手段には前記入力手段により入
    力された情報や前記演算手段の解析結果をレイアウト情
    報として表示させると共に、演算結果に示される回路要
    素及びモデルに対応するレイアウト上の位置及び形状
    を、他のレイアウトと判別可能な状態で表示するように
    表示データを加工して出力する出力手段を備えることを
    特徴とする請求項１または２記載の半導体デバイス設計
    支援装置。
11. 【請求項１１】前記演算手段による演算結果が予め設定
    した条件を満たす場合、そのパラメータに関係する素
    子、素子配置、或いは配線を抽出し、判別可能な状態で
    表示するように表示データを加工して出力する出力手段
    を備えたことを特徴とする請求項１または２記載の半導
    体デバイス設計支援装置。
12. 【請求項１２】請求項１または２記載の半導体デバイス
    設計支援装置において、 前記入力手段により入力された情報を保存する第１の保
    存手段と、抽出に必要な製造条件や物性定数等の情報を
    を保存する第２の保存手段とを設け、前記作成手段は前
    記第２の保存手段の保存情報を用いて前記第１の保存手
    段の保存情報について処理することにより、線形素子、
    非線形素子、配線などの回路要素を抽出し、等価モデル
    を作成する構成としたことを特徴とする半導体デバイス
    設計支援装置。
13. 【請求項１３】請求項１記載の半導体デバイス設計支援
    装置において、 抽出した等価モデルの情報が前記数値的に解析する演算
    手段で解析するために必要な入力データになっているか
    を判断する手段を備え、 前記抽出した等価モデルの情報が前記入力データとして
    不完全な場合、予め入力した回路素子レベルで記述され
    た情報を用いて補完し、前記数値的に解析する演算手段
    の入力データとして保存する手段を備えたことを特徴と
    する半導体デバイス設計支援装置。
14. 【請求項１４】請求項１記載の半導体デバイス設計支援
    装置において、 予め入力した回路素子レべルで記述された情報とレイア
    ウト情報を比較する手段を備え、 前記入力データ変換手段では回路素子レベルで記述され
    た情報に含まれているがレイアウト情報には含まれてい
    ないものに対して前記回路素子レベルで記述された情報
    を用いて補完するとともに、前記レイアウト情報を表示
    する手段上ではそのシンボルを用いて表示し、前記等価
    モデルを抽出する手段の入力データとして保存する手段
    を備えたことを特徴とする半導体デバイス設計支援装
    置。
15. 【請求項１５】請求項１記載の半導体デバイス設計支援
    装置において、 レイアウト画面上で領域を指定する手段を備え、 前記データ形式変換手段は、前記領域指定手段で指定し
    た範囲においてその操作を実行することを特徴とする半
    導体デバイス設計支援装置。
16. 【請求項１６】請求項１５記載の半導体デバイス設計支
    援装置において、 前記等価モデルを抽出する操作を実行する範囲の指定を
    行う手段は、マウス等で入力することを特徴とする半導
    体デバイス設計支援装置。
17. 【請求項１７】請求項１５記載の半導体デバイス設計支
    援装置において、 前記等価モデルを抽出する操作を実行する範囲の指定を
    行う手段では、その指定を実行したときのウインドウ画
    面上に表示されている範囲として指定することを特徴と
    する半導体デバイス設計支援装置。
18. 【請求項１８】請求項１５記載の半導体デバイス設計支
    援装置において、 前記等価モデルを抽出する操作を実行する範囲の指定を
    行う手段では、その操作を実行した時点でウインドウ画
    面上に表示されている範囲とは独立にウインドウ画面上
    の範囲として指定できることを特徴とする半導体デバイ
    ス設計支援装置。
19. 【請求項１９】請求項１５記載の半導体デバイス設計支
    援装置において、 前記領域を指定する手段で指定した範囲においてモデル
    を抽出する操作を実行するときに新たにウインドウが開
    き当該ウインドウ上に抽出した等価モデルとその素子値
    を表示することを特徴とする半導体デバイス設計支援装
    置。
20. 【請求項２０】請求項１５記載の半導体デバイス設計支
    援装置において、 前記領域を指定する手段で指定した範囲においてモデル
    を抽出する操作を実行するときに新たにウインドウが開
    き当該ウインドウ上に抽出した等価モデルのモデル特性
    を表示することを特徴とした半導体デバイス設計支援装
    置。
21. 【請求項２１】請求項２記載の半導体デバイス設計支援
    装置において、 前記半導体製造には使われないマスクレイヤでデータを
    作成する手段では、数値的な解析を繰り返すとともに半
    導体製造には使われないマスクレイヤで作成した個々の
    データの大きさを変えることを特徴とする半導体デバイ
    ス設計支援装置。
22. 【請求項２２】請求項２１記載の半導体デバイス設計支
    援装置において、 前記半導体製造には使われないマスクレイヤで作成した
    個々のデータの大きさの初期値は当該半導体基板界面の
    構造に合わせて各種ウェルやトレンチ等の大きさにあわ
    せることを特徴とする半導体デバイス設計支援装置。
23. 【請求項２３】請求項２１記載の半導体デバイス設計支
    援装置において、 前記等価モデル作成手段は、前記半導体製造には使われ
    ないマスクレイヤで作成した個々の等価モデルのデータ
    の大きさを小さくする機能を更に有することを特徴とす
    る半導体デバイス設計支援装置。
24. 【請求項２４】請求項２３記載の半導体デバイス設計支
    援装置において、 前記半導体製造には使われないマスクレイヤで作成した
    個々の等価モデルのデータの大きさを小さくすることの
    判定に、前記演算手段で解析した当該回路の周波数特性
    或は過渡応答を用いることを特徴とする半導体デバイス
    設計支援装置。
25. 【請求項２５】請求項１記載の半導体デバイス設計支援
    装置において、 前記抽出される等価モデルは複数の異なった精度のレベ
    ルを持っていることを特徴とする半導体デバイス設計支
    援装置。
26. 【請求項２６】請求項２５記載の半導体デバイス設計支
    援装置において、 前記複数の異なった精度のレベルを持つ等価モデルは前
    記演算手段で解析した当該回路の周波数特性或は過渡応
    答を用いることによりそのレべルを変更することを特徴
    とした半導体デバイス設計支援装置。
27. 【請求項２７】請求項１記載の半導体デバイス設計支援
    装置において、 前記等価モデルは半導体基板界面上或は半導体基板界面
    下の構造に合わせて用意されているサブモデルを用いて
    当該半導体基板の構造を等価モデルとして抽出すること
    を特徴とする半導体デバイス設計支援装置。
28. 【請求項２８】請求項１記載の半導体デバイス設計支援
    装置において、 指定された端子における前記数値的に解析する演算手段
    の出力信号を保存する手段を備え、前記出力信号を回路
    の解析に入力信号として用いることを特徴とする半導体
    デバイス設計支援装置。
29. 【請求項２９】請求項２記載の半導体デバイス設計支援
    装置における前記マスクレイヤ作成手段は、 半導体基板界面上に形成されるトランジスタの大きさを
    参照して、前記半導体集積回路製造に無関係のマスクレ
    イヤで作製されるマスクデータ図形の大きさを決定する
    と共に、当該決定した大きさのマスクデータ図形を発生
    させる機能を備えることを特徴とする半導体デバイス設
    計支援装置。
30. 【請求項３０】請求項２記載の半導体デバイス設計支援
    装置における前記マスクレイヤ作成手段は、 予め指定した半導体集積回路を実現するために必要な構
    造の特徴的な大きさを参照し、前記の半導体集積回路製
    造に無関係なマスクレイヤで作製されるマスクデータ図
    形の大きさを決定すると共に、当該決定した大きさのマ
    スクデータ図形を発生させる機能を備えることを特徴と
    する半導体デバイス設計支援装置。
31. 【請求項３１】請求項３０記載の半導体デバイス設計支
    援装置において、 前記構造の特徴的な大きさは、半導体基板の厚さ及びそ
    れを複数層に分割した際の当該層の一層分あるいは複数
    層分の厚さ、広がり、あるいは各種ウェルの深さ、広が
    り、あるいは埋め込み層の厚さ、広がり、あるいは絶縁
    体層の厚さ、広がり、あるいはトレンチの探さ、広が
    り、あるいは基板電極の大きさとすることを特徴とする
    半導体デバイス設計支援装置。
32. 【請求項３２】請求項２記載の半導体デバイス設計支援
    装置における前記マスクレイヤ作成手段は、 前記の半導体集積回路製造に無関係なマスクレイヤで作
    製されるマスクデータ図形の大きさは、半導体基板界面
    付近、あるいは各種ウェルの境界付近、あるいは不純物
    の極性が異なる領域の境界付近、あるいは不純物濃度の
    異なる領域の境界付近、あるいは電極付近は、他の部分
    のマスクデータ図形の大きさに比べて小さくなるように
    マスクデータを発生させる手段を備えるものであること
    を特徴とする半導体デバイス設計支援装置。
33. 【請求項３３】請求項２記載の半導体デバイス設計支援
    装置における前記マスクレイヤ作成手段は、 前記の半導体集積回路製造に無関係なマスクレイヤで作
    製されるマスクデータについて、素子抽出の処理実行
    後、マスクデータを保存する処理実行までの間に消去す
    るマスクデータ消去機能を持つことを特徴とする半導体
    デバイス設計支援装置。
34. 【請求項３４】請求項２記載の半導体デバイス設計支援
    装置における前記マスクレイヤ作成手段は、 寄生要素を抽出したい部分を選択し、当該選択部分に前
    記半導体集積回路製造に無関係なマスクレイヤのデータ
    を作成する機能を備えることを特徴とする半導体デバイ
    ス設計支援装置。
35. 【請求項３５】請求項３４記載の半導体デバイス設計支
    援装置における前記マスクレイヤ作成手段は、 半導体基板の寄生要素を抽出するために必要なデータ
    を、当該半導体基板界面の構造を決めるマスクレイヤの
    データを参照して作成するようにしたことを特徴とする
    半導体デバイス設計支援装置。
36. 【請求項３６】請求項３４記載の半導体デバイス設計支
    援装置における前記マスクレイヤ手段は、 半導体基板の寄生要素を抽出するために必要なデータを
    作成する領域を、半導体集積回路製造のために配置され
    ているマスクレイヤのデータの座標値を参照し、前記半
    導体集積回路製造のためにあるマスクレイヤのデータが
    完全に含まれる最小の四角形を含む多角形図形として設
    定することを特徴とする半導体デバイス設計支援装置。
37. 【請求項３７】請求項３６記載の半導体デバイス設計支
    援装置における前記マスクレイヤ作成手段は、 前記半導体基板の寄生要素を抽出するために必要なデー
    タを作成する領域の多角形図形の各辺の大きさを、予め
    設定した格子間隔の整数倍とすることを特徴とする半導
    体デバイス設計支援装置。
38. 【請求項３８】請求項３４記載の半導体デバイス設計支
    援装置における前記マスクレイヤ作成手段は、 半導体基板の寄生要素を抽出するために必要なデータを
    作成する領域を、半導体集積回路製造のために配置され
    ているマスクレイヤのデータの座標値を参照し、前記半
    導体集積回路製造のためにあるマスクレイヤのデータが
    完全に含まれる最小の四角形を含む多角形図形として設
    定すると共に、前記半導体基板の寄生要素を抽出するた
    めに必要なデータを作成する領域の多角形図形の各辺の
    大きさを、予め設定した格子間隔の整数倍とし、且つ、 作成される半導体基板の寄生要素を抽出するために必要
    なデータは、半導体集積回路製造のためにあるマスクレ
    イヤのデータと、前記格子間隔を持つ格子点の座標値を
    参照して作成する構成であることを特徴とする半導体デ
    バイス設計支援装置。
39. 【請求項３９】請求項３４記載の半導体デバイス設計支
    援装置における前記マスクレイヤ作成手段は、 半導体基板の寄生要素を抽出するために必要なデータを
    作成する領域を、半導体集積回路製造のために配置され
    ているマスクレイヤのデータの座標値を参照し、前記半
    導体集積回路製造のためにあるマスクレイヤのデータが
    完全に含まれる最小の四角形を含む多角形図形として設
    定すると共に、前記半導体基板の寄生要素を抽出するた
    めに必要なデータを作成する領域の多角形図形の各辺の
    大きさを、予め設定した格子間隔の整数倍とし、且つ、 作成される半導体基板の寄生要素を抽出するための必要
    なデータは、前記格子間隔の整数倍として大きさを設定
    する構成であることを特徴とする半導体デバイス設計支
    援装置。