JP4592438B2

JP4592438B2 - 半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラム

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Publication number: JP4592438B2
Application number: JP2005032243A
Authority: JP
Inventors: 文裕南; 敏也小谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-02-08
Filing date: 2005-02-08
Publication date: 2010-12-01
Anticipated expiration: 2025-02-08
Also published as: US20060184908A1; JP2006220771A; US7370314B2

Description

本発明は、半導体集積回路のレイアウト方法に係り、特に光近接効果補正処理が行われる半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラムに関する。

半導体集積回路に使用されるトランジスタや配線等の素子が微細化されるに伴い、素子の寸法が露光装置で使用される光源波長よりも小さくなってきている。この場合、フォトリソグラフィ工程或いはエッチング工程において、加工される素子パターンの形状が、周囲の素子パターンの形状の影響を受ける。その結果、ウェハ上に設計パターン通りに素子を形成することが困難になってきた。そのため、形成後の素子パターンの形状が所望の形状になるように、設計パターンに対して予め補正パターンを付加する光近接効果補正（ＯＰＣ）処理が行われるようになってきた（例えば、特許文献１参照。）。

ＯＰＣ処理を行ってマスクパターンを作成する場合に、作成されたマスクパターンに基づいてリソグラフィシミュレーション等を行って、ウェハ上に形成される素子パターンの形状を算出する。そして、ＯＰＣ処理を行って作成されたマスクパターンの形状と、リソグラフィシミュレーションにより算出された素子パターンの形状との寸法誤差が、予め設定された許容範囲（以下において、「公差」という。）に収まるように条件が設定される。公差について設定される条件を、「公差条件」という。近年の高集積化された素子や配線の場合には、公差が小さい厳しい公差条件を設定しているため、ＯＰＣ処理するほど、補正する個所が増える。そのため、ＯＰＣ処理に要する時間が増大する。一方、公差を大きく設定して公差条件を緩めれば、ＯＰＣ処理に要する時間を抑制できる。しかし、緩い公差条件を設定してＯＰＣ処理を行った場合には、製造される素子パターンの形状と、設計時の素子パターンの形状との差が大きくなる。そのため、製造された素子の特性と所望の素子特性との差が大きくなる。その結果、半導体集積回路の特性が劣化して所望の特性を満足せず、歩留まりが低下する。
特開平１１−１０２０６２号公報

本発明は、半導体集積回路の特性を劣化させることなく、ＯＰＣ処理に要する時間を低減する半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラムを提供する。

本発明の第１の特徴は、（イ）算出部が、複数の光近接効果補正処理条件に基づきそれぞれのセルに対して作成された信号の遅延時間が互いに異なる複数のセルパターンの一つを、第１レイアウトデータ記憶領域に格納された半導体集積回路のレイアウト情報に基づきそれぞれのセルに対して選択し、セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出し、その算出遅延時間を遅延時間記憶領域に格納するステップと、（ロ）選択部が、遅延時間記憶領域に格納された算出遅延時間、及び特性情報記憶領域に格納された信号伝搬経路の許容遅延時間を読み出し、算出遅延時間と許容遅延時間の大小関係に基づき、信号伝搬経路に用いるべきセルパターンの組み合わせを選択するステップと、（ハ）レイアウト部が、選択されたセルパターンの組み合わせを用いて半導体集積回路の信号伝搬経路のレイアウトデータを作成するステップとを含む半導体集積回路のレイアウト方法であることを要旨とする。

本発明の第２の特徴は、（イ）複数の光近接効果補正処理条件に基づき、それぞれのセルに対して信号の遅延時間が互いに異なる複数のセルパターンを作成し、半導体集積回路のレイアウトデータに基づきセルパターンの一つをそれぞれのセルに対し選択し、そのセルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出し、その算出遅延時間と信号伝搬経路の許容遅延時間の大小関係に基づき信号伝搬経路に用いるべきセルパターンの組み合わせを選択し、その選択されたセルパターンの組み合わせを用いて半導体集積回路の信号伝搬経路のレイアウトデータを作成するステップと、（ロ）レイアウトデータに基づき、複数のセルパターン毎に複数の光近接効果補正処理条件をそれぞれ設定してマスクデータを作成するステップと、（ハ）マスクデータに基づき、複数のセルパターン毎に複数のシミュレーション条件をそれぞれ設定してマスクデータを検証するステップと、（ニ）マスクデータを使用して半導体集積回路製造用マスクを製造するステップと、（ホ）半導体集積回路製造用マスクを使用して半導体基板中に不純物イオンを注入するステップとを含む半導体集積回路の製造方法であることを要旨とする。

本発明の第３の特徴は、（イ）レイアウト装置の算出部に、複数の光近接効果補正処理条件に基づきそれぞれのセルに対して作成された信号の遅延時間が互いに異なる複数のセルパターンのうちから、レイアウト装置の第１レイアウトデータ記憶領域に格納された半導体集積回路のレイアウトデータに基づき、セルパターンの一つをそれぞれのセルに対して選択させ、そのセルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出させ、その算出遅延時間をレイアウト装置の遅延時間記憶領域に格納させる命令と、（ロ）レイアウト装置の選択部に、遅延時間記憶領域に格納された算出遅延時間、及びレイアウト装置の特性情報記憶領域に格納された信号伝搬経路の許容遅延時間を読み出させ、算出遅延時間と許容遅延時間の大小関係に基づき信号伝搬経路に用いるべきセルパターンの組み合わせを選択させる命令と、（ハ）レイアウト装置のレイアウト部に、選択されたセルパターンの組み合わせを用いて半導体集積回路の信号伝搬経路のレイアウトデータを作成させる命令とを実行させるための半導体集積回路のレイアウトプログラムであることを要旨とする。

本発明によれば、半導体集積回路の特性を劣化させることなく、ＯＰＣ処理に要する時間を低減する半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラムを提供できる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、図面相互間において互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

図１に示す本発明の実施の形態に係る半導体集積回路のレイアウト方法は、例えば、図２に示すレイアウト装置により実行可能である。そのため、先ず図２について説明する。図２に示すレイアウト装置は、処理装置１０、記憶装置２０、セルライブラリ５０、入力装置３０及び出力装置４０を備える。処理装置１０は、算出部１１、選択部１２及びレイアウト部１３を備える。算出部１１は、半導体集積回路の当初の回路素子の配置情報に基づき、半導体集積回路に含まれる信号伝搬経路の遅延時間を算出する。算出部１１により算出される信号伝搬経路の遅延時間を、以下において「算出遅延時間」という。配置情報は、セルの配置処理が終了した段階でのセルの配置座標、或いは配置されたセル間を接続する概略配線処理が終了した段階でのセルの配置座標及びセル間を接続する概略配線の配置座標等の情報を含む。

選択部１２は、算出遅延時間と許容遅延時間を比較する。そして、選択部１２は、比較結果に基づき、信号伝搬経路に用いるべきセルパターンの組み合わせを、セルライブラリ５０から選択する。「許容遅延時間」とは、レイアウト対象の半導体集積回路が正常に動作するために満足すべき遅延時間である。つまり、算出遅延時間が許容遅延時間以上の信号伝搬経路がある場合は、半導体集積回路は誤動作する。そのため、選択部１２は、算出遅延時間が許容遅延時間以下になるように、信号伝搬経路に含まれるセルのセルパターンを選択する。

レイアウト部１３は、選択されたセルパターンの組み合わせを用いて半導体集積回路の信号伝搬経路のレイアウトデータを作成する。

記憶装置２０は、接続情報記憶領域２１、第１レイアウトデータ記憶領域２２、遅延時間記憶領域２３、特性情報記憶領域２４、セル記憶領域２５及び第２レイアウトデータ記憶領域２６を備える。接続情報記憶領域２１は、レイアウト対象の半導体集積回路の電気的な接続情報を格納する。第１レイアウトデータ記憶領域２２は、レイアウト対象の半導体集積回路の回路素子の配置情報を格納する。遅延時間記憶領域２３は、算出部１１により算出された信号伝搬経路の遅延時間算を格納する。特性情報記憶領域２４は、信号伝搬経路の許容遅延時間を格納する。セル記憶領域２５は、選択部１２により選択されたセルパターンを格納する。第２レイアウトデータ記憶領域２６は、レイアウト部１３が作成したレイアウトデータが格納される。

セルライブラリ５０は、複数のＯＰＣ処理条件に基づき、それぞれのセルに対して作成された複数のセルパターンを格納する。ここで、ＯＰＣ処理条件とは、ＯＰＣ処理前のマスクパターンの形状と、ＯＰＣ処理後のマスクパターンを用いてウェハ上に形成される実素子パターンの形状をリソグラフィシミュレーション等により予想した形状との寸法誤差として設定される公差条件である。つまり、公差条件が厳しいほど、ウェハ上に形成される素子パターンの形状は、設計時の素子パターンの形状に近い。又、同一のセルに対して作成されたセルパターンであっても、異なる公差条件に基づき作成されるセルパターンの信号の遅延時間は互いに異なる。

入力装置３０はキーボード、マウス、ライトペン又はフレキシブルディスク装置等で構成される。入力装置３０よりレイアウト実行者は、入出力データを指定できる。更に、入力装置３０より出力データの形態等を設定することも可能で、又、レイアウトの実行や中止などの指示の入力も可能である。

又、出力装置４０としては、レイアウト結果を表示するディスプレイやプリンタ、或いはコンピュータ読み取り可能な記録媒体に保存する記録装置等が使用可能である。ここで、「コンピュータ読み取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等の電子データを記録することができるような媒体等を意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯディスク、カセットテープ、オープンリールテープ等が「コンピュータ読み取り可能な記録媒体」に含まれる。

図１に示したレイアウト方法を説明する前に、図２に示した選択部１２が、信号伝搬経路に含まれるセルに該当するセルパターンを、セルライブラリ５０から選択する方法の例を、図３に示した信号伝搬経路Ｐ１（以下において、「経路Ｐ１」という。）を用いて説明する。経路Ｐ１は、フリップフロップＦＦ１から、２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３を経由して、フリップフロップＦＦ２に至る信号伝搬経路である。ここで、公差条件１０％としてＯＰＣ処理したセルパターン、及び公差条件１５％としてＯＰＣ処理したセルパターンの集合がセルライブラリ５０に格納されている場合を説明する。つまり、図４に示すように、２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３に該当するセルパターンを、公差条件１０％としてそれぞれＯＰＣ処理したセルパターンＣＧ１１、セルパターンＣＧ２１、及びセルパターンＣＧ３１が、セルライブラリ５０の第１セルパターン領域５１に格納されている。ここで、公差条件１０％としてＯＰＣ処理したセルパターンの集合をセルパターン群Ｃ１とする。又、２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３に該当するセルパターンを、公差条件１５％としてそれぞれＯＰＣ処理したセルパターンＣＧ１２、セルパターンＣＧ２２、及びセルパターンＣＧ３２が、第２セルパターン領域５２に格納されている。公差条件１５％としてＯＰＣ処理したセルパターンの集合をセルパターン群Ｃ２とする。以下では、第１レイアウトデータ記憶領域２２に格納される経路Ｐ１に含まれる２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３に該当するセルパターンに、セルパターン群Ｃ１に含まれるセルパターンＣＧ１１、ＣＧ２１、及びセルパターンＣＧ３１がそれぞれ用いられている場合を説明する。

選択部１２は、第１レイアウトデータ記憶領域２２に格納されている経路Ｐ１の算出遅延時間ｔ_d1を計算する。経路Ｐ１の算出遅延時間ｔ_d1は、フリップフロップＦＦ１から出力された信号が、フリップフロップＦＦ２に至るまでの時間である。そして、選択部１２は、経路Ｐ１の算出遅延時間ｔ_d1と許容遅延時間ｔ_a1の差を算出する。許容遅延時間ｔ_a1は特性情報記憶領域２４から読み出される。許容遅延時間ｔ_a1は、例えばレイアウト対象の半導体集積回路の動作周波数から決まるサイクルタイム等である。

算出遅延時間ｔ_d1が許容遅延時間ｔ_a1より少しだけ小さいか、若しくは大きい信号伝搬経路を、以下において、「クリティカルパス」という。既に述べたように、ＯＰＣ処理に要する時間を削減するためには、公差条件を緩くすればよい。しかし、公差条件を緩くするほど、製造された素子の特性と所望の素子特性との差が大きくなる。そのため、例えば、経路Ｐ１に含まれるすべてのセルに対してセルパターン群Ｃ１に含まれるセルパターンが選択されていて、且つ経路Ｐ１の算出遅延時間ｔ_d1が許容遅延時間ｔ_a1より小さい場合に、経路Ｐ１に含まれるセルのいずれかに対してセルパターン群Ｃ２に含まれるセルパターンを選択すると、経路Ｐ１の算出遅延時間ｔ_d1が許容遅延時間ｔ_a1より大きくなることがある。この場合には、経路Ｐ１に含まれるセルに対して、セルパターン群Ｃ２に含まれるセルパターンを選択することはできない。したがって、経路Ｐ１がクリティカルパスである場合は、経路Ｐ１に含まれる２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３に対してセルパターンＣＧ１１、ＣＧ２１、ＣＧ３１が選択される。

一方、算出遅延時間ｔ_d1が許容遅延時間ｔ_a1より小さく、且つその差が大きい場合には、経路Ｐ１に含まれる２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３に対して、セルパターン群Ｃ２に含まれるセルパターンが選択可能な場合がある。

例えば、セルパターンＣＧ１１を選択した場合の、図３に示した経路Ｐ１に含まれる入力ＮＡＮＤセルＧ１の遅延時間を１．５、セルパターンＣＧ１２を選択した場合の入力ＮＡＮＤセルＧ１の遅延時間を２．１とする。つまり、２入力ＮＡＮＤセルＧ１に該当するセルパターンをセルパターンＣＧ１１からセルパターンＣＧ１２に置換した場合に、２入力ＮＡＮＤセルＧ１の遅延時間は０．６増加する。ここで、遅延時間は相対的な数値である。一方、セルパターンＣＧ２１を選択した場合のインバータセルＧ２の遅延時間を１．０、セルパターンＣＧ２２を選択した場合のインバータセルＧ２の遅延時間を１．３とすると、インバータセルＧ２に該当するセルパターンを、セルパターンＣＧ２１からセルパターンＣＧ２２に置換した場合に、インバータセルＧ２の遅延時間は０．３増加する。つまり、経路Ｐ１の算出遅延時間ｔ_d1は、０．９増加する。

ここで、経路Ｐ１の許容遅延時間ｔ_a1を５．０とする。経路Ｐ１に含まれる２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３に該当するセルパターンとしてセルパターンＣＧ１１、ＣＧ２１、ＣＧ３１を用いた場合の経路Ｐ１の算出遅延時間ｔ_d1が４．０の場合には、許容遅延時間ｔ_a1と算出遅延時間ｔ_d1の差は１．０になる。したがって、２入力ＮＡＮＤセルＧ１に該当するセルパターンをセルパターンＣＧ１１からセルパターンＣＧ１２に置換し、インバータセルＧ２に該当するセルパターンをセルパターンＣＧ２１からセルパターンＣＧ２２に置換しても、経路Ｐ１の算出遅延時間ｔ_d1の増加は０．９であり、経路Ｐ１の算出遅延時間ｔ_d1は４．９である。そのため、２入力ＮＡＮＤセルＧ１及びインバータセルＧ２に該当するセルパターンとして公差条件の緩いセルパターン群Ｃ２に含まれるセルパターンを使用しても、経路Ｐ１の算出遅延時間ｔ_d1は許容遅延時間ｔ_a1以下である。つまり、半導体集積回路の性能を低下させることなく、２入力ＮＡＮＤセルＧ１及びインバータセルＧ２に該当するセルパターンとして公差条件の緩いセルパターン群Ｃ２に含まれるセルパターンを選択することにより、公差条件の厳しいセルパターン群Ｃ１に含まれるセルパターンを選択した場合に比べて、ＯＰＣ処理に要する時間を削減できる。

以上の説明では、異なる公差条件に基づき作成されたセルパターンの集合が、セルパターン群Ｃ１、Ｃ２の２種類である場合を説明した。しかし、３種類以上のセルパターン群を用意し、半導体集積回路の動作速度を低下させない範囲で、最も公差条件の緩いセルパターン群から、経路Ｐ１に含まれる２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３に該当するセルパターンを選択しても良い。

以下に、図２に示したレイアウト装置を用いて、図１に示すレイアウト方法を実行する例を説明する。

（イ）図１のステップＳ１１において、セルライブラリ情報として、セルライブラリ３０にセルパターンが登録される。即ち、使用可能なセル種類毎に、複数のＯＰＣ処理条件に基づく複数のセルパターンが、図２に示すセルライブラリ５０に格納される。複数のセルパターンは、予めセルライブラリ５０に格納されていてもよい。

（ロ）ステップＳ１２において、入力装置３０を介してレイアウト対象の半導体集積回路の接続情報が入力され、接続情報記憶領域２１に格納される。又、レイアウト対象の半導体集積回路の概略配線前の回路素子の配置情報が入力され、第１レイアウトデータ記憶領域２２に格納される。更に、半導体集積回路に含まれる各信号伝搬経路の許容遅延時間の情報が、特性情報記憶領域２４に格納される。尚、接続情報、配置情報及び許容遅延時間の情報は、それぞれ接続情報記憶領域２１、第１レイアウトデータ記憶領域２２及び特性情報記憶領域２４に予め格納されていてもよい。

（ハ）ステップＳ１３において、算出部１１が、第１レイアウトデータ記憶領域２２に格納された配置情報を読み出す。そして、算出部１１は、レ配置情報に基づき、セルパターンの一つをそれぞれのセルに対し選択して割り当て、そのセルパターンの組み合わせからなる信号伝搬経路の遅延時間を算出する。算出された信号伝搬経路の遅延時間は遅延時間記憶領域２３に格納される。

（ニ）ステップＳ１４において、選択部１２が、遅延時間記憶領域２３に格納された信号伝搬経路の遅延時間、及び特性情報記憶領域２４に格納された信号伝搬経路の許容遅延時間を読み出す。そして、選択部１２は、図３を用いて説明した方法と同様にして、セルライブラリ５０からセルパターンを選択する。つまり、選択部１２は、レイアウト対象の半導体集積回路に含まれる各信号伝搬経路の算出遅延時間が許容遅延時間より大きくならない範囲で、それぞれの信号伝搬経路に用いるべきセルパターンの組み合わせとして、最も緩い公差条件に基づき作成されたセルパターンの組み合わせを選択する。選択されたセルパターンは、セル記憶領域２５に格納される。

（ホ）ステップＳ１５において、レイアウト部１３が、セル記憶領域２５に格納されたセルパターン、及び接続情報記憶領域２１に格納された接続情報を読み出す。そして、レイアウト部１３は、セルパターンの組み合わせの情報及び接続情報に基づき、半導体集積回路の信号伝搬経路の詳細なレイアウトデータを作成する。作成されたレイアウトデータは、第２レイアウトデータ記憶領域２６に格納される。

第２レイアウトデータ記憶領域２６に格納されたレイアウトデータは、出力装置４０を介して外部に出力できる。又、作成されたレイアウトデータでは、それぞれのセルに対して選択されたセルパターンの公差条件の情報が、それぞれのセルに付加される。出力されたレイアウトデータに基づき、半導体集積回路のマスクデータが作成される。更に、レイアウトデータを用いて回路シミュレーションを行うことが可能である。

一般に、半導体集積回路に含まれる信号伝搬経路は、クリティカルパスでないものが多い。そのため、多くのセルのセルパターンを、緩い公差条件に基づき作成されたセルパターンに置換することができる。その結果、公差条件の緩い個所が多いレイアウトになるため、ＯＰＣ処理に要する時間が低減される。

図１に示した一連のレイアウト操作は、図１と等価なアルゴリズムのプログラムにより、図２に示したレイアウト装置を制御して実行できる。このプログラムは、図２に示したレイアウト装置を構成する記憶装置２０に記憶させればよい。又、このプログラムは、コンピュータ読み取り可能な記録媒体に保存し、この記録媒体を図２に示した記憶装置２０に読み込ませることにより、本発明の一連のレイアウト操作を実行できる。

本発明の実施の形態に係る半導体集積回路のレイアウト方法は、一つのセルについて異なる公差条件でＯＰＣ処理して作成された複数のセルパターンを用意し、信号伝搬経路の算出遅延時間が許容遅延時間を超えない範囲で、最も緩い公差条件に基づき作成されたセルパターンを選択する。したがって、半導体集積回路の特性を劣化させることなく、ＯＰＣ処理に要する時間を低減できる。

以上に説明したレイアウト方法により作成されたレイアウトデータを用いて、マスクデータ作成、マスクデータ検証、及び寸法管理等の半導体集積回路の製造に要する時間を削減できる。更に、半導体集積回路の製造コストの削減が可能である。以下に、異なる公差条件によってＯＰＣ処理された複数のセルパターンの情報を、半導体集積回路の製造に利用する方法の例を説明する。

図１に示したレイアウト方法を用いて作成されるレイアウトデータには、異なる公差条件によってＯＰＣ処理されたセルパターンが混在する。つまり、チップ上に、セルパターン群Ｃ１に含まれるセルパターンが選択されたセル群Ａが配置される部分と、セルパターン群Ｃ２に含まれるセルパターンが選択されセル群Ｂが配置される部分とが混在するマスクデータが作成される。

こうしたマスクデータを作成する場合に、それぞれに異なるＯＰＣ処理のパラメータを設定することが可能である。ここで、「異なる情報」とは、レイヤー、領域情報、及びセル名称等の、セルに要求される公差を識別できるすべての情報を含む。以下において、セルに要求される公差を識別できる情報が付加されたセルの情報を、「セル識別情報」という。

一方、具体的なＯＰＣ処理のパラメータとしては、リソグラフィシミュレーションの収束演算回数や、光学シミュレーションを行うときの光学パラメータ、または設計パターンにおけるＯＰＣ処理の補正単位の細かさ等である。ＯＰＣ処理の補正単位はジョグ（ｊｏｇ）或いは補正グリッドと呼ぶ。前述のセル群Ａに対しては補正精度優先でＯＰＣ処理のパラメータを設定し、同じくセル群Ｂに対しては処理時間優先でＯＰＣ処理のパラメータを設定することが可能である。その結果、最小限のＯＰＣ処理時間で所望の補正精度を達成できる。

セルに要求される公差を識別できる情報を付加する場合には、例えば、セル群Ａとセル群Ｂを概略配線処理時に別々のレイヤーに割り当てる。或いは、セル群Ａ及びセル群Ｂの名称をテーブル化しておき、レイアウト確定後にテーブルの情報に基づき、要求される公差の違いに応じてセル群Ａ及びセル群Ｂのレイヤー変更を行う。ＯＰＣ処理時に入力されるレイアウトデータ（ストリームデータ）では、レイヤーを認識することにより、要求される公差を識別できる。複数の公差条件のセルパターンから、要求される公差に応じてセルパターンを選択してセルを配置できる。そのため、選択するセルパターンの公差条件に応じてレイヤーを変更しておくことも可能である。ＯＰＣ処理及びＯＰＣ検証処理では、入力されたレイヤー毎に補正条件、或いは検証条件を変更することが可能である。そのため、レイヤー毎にＯＰＣパラメータ、或いはＯＰＣ検証における許容線幅変動量等を変更することにより、最短の処理時間で所望の補正精度及び検証精度を得ることができる。

以上に説明したマスクデータ作成方法は、例えば図５に示したマスクデータ作成装置により実行可能である。図５に示したマスクデータ作成装置は、処理装置１１０、記憶装置１２０、入力装置１３０及び出力装置１４０を備える。

処理装置１１０は、セル識別情報作成部１１１、ＯＰＣパラメータ設定部１１２、及びＯＰＣ処理部１１３を備える。セル識別情報作成部１１１は、セルに対して選択されたセルパターンに応じてセル識別情報を作成する。ＯＰＣパラメータ設定部１１２は、セル識別情報に基づき、ＯＰＣパラメータを設定する。ＯＰＣ処理部１１３は、ＯＰＣパラメータに基づき、レイアウトデータのＯＰＣ処理を行い、マスクデータを作成する。

記憶装置１２０は、レイアウトデータ記憶領域１２１、セル識別情報記憶領域１２２、ＯＰＣパラメータ記憶領域１２３、及びマスクデータ記憶領域１２４を備える。レイアウトデータ記憶領域１２１は、マスクデータ作成対象のレイアウトデータを格納する。セル識別情報記憶領域１２２は、セル識別情報作成部１１１が作成したセル識別情報を格納する。ＯＰＣパラメータ記憶領域１２３は、ＯＰＣパラメータ設定部１１２が設定したＯＰＣパラメータを格納する。マスクデータ記憶領域１２４は、ＯＰＣ処理部１１３がＯＰＣ処理を行い、作成したマスクデータを格納する。

入力装置１３０はキーボード、マウス、ライトペン又はフレキシブルディスク装置等で構成される。入力装置１３０よりマスクデータ作成者は、入出力データを指定できる。更に、入力装置１３０より出力データの形態等を設定することも可能で、又、マスクデータ作成の実行や中止などの指示の入力も可能である。又、出力装置１４０としては、マスクデータ作成結果を表示するディスプレイやプリンタ、或いはコンピュータ読み取り可能な記録媒体に保存する記録装置等が使用可能である。

図５に示したマスクデータ作成装置により、マスクデータを作成する方法の例を図６に示したフローチャートを用いて説明する。以下では、図１を用いて説明したレイアウト方法で作成されたレイアウトデータからマスクデータを作成する場合を説明する。

（イ）図６のステップＳ２１において、図５に示す入力装置１３０を介してマスクデータ作成対象の半導体集積回路のレイアウトデータが入力され、レイアウトデータ記憶領域１２１に格納される。尚、レイアウトデータは、レイアウトデータ記憶領域１２１に予め格納されていてもよい。

（ロ）ステップＳ２２において、セル識別情報作成部１１１が、レイアウトデータ記憶領域１２１に格納されたレイアウトデータを読み出す。そして、セル識別情報作成部１１１は、レイアウトデータに含まれる複数のセルについて、それぞれのセルに対して選択されたセルパターンに応じてセル識別情報を作成する。例えば、上記で説明したように、セル群Ａとセル群Ｂを別々のレイヤーに割り当てる。作成されたセル識別情報は、セル識別情報記憶領域１２２に格納される。

（ハ）ステップＳ２３において、ＯＰＣパラメータ設定部１１２が、セル識別情報記憶領域１２２に格納されたセル識別情報を読み出す。そして、ＯＰＣパラメータ設定部１１２は、セル識別情報に基づき、ＯＰＣパラメータを設定する。例えば、上述したように、セルに要求される公差に応じて、補正精度優先又は処理時間優先でＯＰＣ処理が行われるように、ＯＰＣパラメータを設定する。設定されたＯＰＣパラメータは、ＯＰＣパラメータ記憶領域１２３に格納される。

（ニ）ステップＳ２４において、ＯＰＣ処理部１１３が、レイアウトデータ記憶領域１２１に格納されたレイアウトデータ、及びＯＰＣパラメータ記憶領域１２３に格納されたＯＰＣパラメータを読み出す。そして、ＯＰＣ処理部１１３は、ＯＰＣパラメータに基づき、レイアウトデータのＯＰＣ処理を行い、マスクデータを作成する。作成されたマスクデータは、マスクデータ記憶領域１２４に格納される。

以上に説明したマスクデータ作成方法により、セルパターン群Ｃ１に含まれるセルパターンからセルパターンが選択されたセル群Ａが配置される部分と、セルパターン群Ｃ２に含まれるセルパターンからセルパターンが選択されたセル群Ｂが配置される部分とが混在するマスクデータが作成される。マスクデータ記憶領域１２４に格納されたマスクデータは、出力装置１４０を介して外部に出力できる。又、作成されたマスクデータには、それぞれのセルに対して選択されたセルパターンの公差条件の情報が付加されている。

ところで、近年ではプロセスマージンの低減が著しいため、ＯＰＣ処理後のマスクデータを検証するために、リソグラフィシミュレーションを用いた検証が必要になってきている。つまり、ＯＰＣ処理後のマスクデータに対してリソグラフィシミュレーションを行い、ウェハ上での仕上がりパターンの平面形状を算出する。そして、算出された平面形状と所望のウェハ上での形状との形状の差が所定の公差に入るか否かによって、マスクデータの精度を検証する。リソグラフィシミュレーションを用いた検証において、セルパターン群Ｃ１に含まれるセルパターンが選択されたセル群Ａ、及びセルパターン群Ｃ２に含まれるセルパターンが選択されたセル群Ｂに対して、それぞれ異なる公差をリソグラフィシミュレーション条件として設定することにより、リソグラフィシミュレーションの精度を低下させることなく実行時間を削減できる。又、リソグラフィシミュレーションにおける擬似的なエラーを最小限に抑えることが可能となる。その結果、検証時間の削減を実現できる。又、セルパターン群Ｃ１に含まれるセルパターンが選択されたセル群Ａに対してのみマスクデータ検証を行うことにより、マスクデータ検証時間を削減することも可能である。

以上に説明したマスクデータ検証方法は、例えば図７に示したマスクデータ検証装置により実行可能である。図７に示したマスクデータ検証作成装置は、処理装置２１０、記憶装置２２０、入力装置２３０及び出力装置２４０を備える。

処理装置２１０は、セル識別情報作成部２１１、シミュレーションパラメータ設定部２１２、及びシミュレーション部２１３を備える。セル識別情報作成部２１１は、セルに対して選択されたセルパターンに応じてセル識別情報を作成する。シミュレーションパラメータ設定部２１２は、セル識別情報に基づき、シミュレーションパラメータを設定する。シミュレーション部２１３は、シミュレーションパラメータに基づき、マスクデータのリソグラフィシミュレーションを行う。

記憶装置２２０は、マスクデータ記憶領域２２１、セル識別情報記憶領域２２２、シミュレーションパラメータ記憶領域２２３、及びシミュレーション結果記憶領域２２４を備える。マスクデータ記憶領域２２１は、検証対象のマスクデータを格納する。セル識別情報記憶領域２２２は、セル識別情報作成部２１１が作成したセル識別情報を格納する。シミュレーションパラメータ記憶領域２２３は、シミュレーションパラメータ設定部２１２が設定したシミュレーションパラメータを格納する。シミュレーション結果記憶領域２２４は、シミュレーション部２１３が実行したソグラフィシミュレーションの結果を格納する。

入力装置２３０はキーボード、マウス、ライトペン又はフレキシブルディスク装置等で構成される。入力装置２３０よりマスクデータ検証者は、入出力データを指定できる。更に、入力装置２３０より出力データの形態等を設定することも可能で、又、マスクデータ検証の実行や中止などの指示の入力も可能である。又、出力装置２４０としては、マスクデータ検証結果を表示するディスプレイやプリンタ、或いはコンピュータ読み取り可能な記録媒体に保存する記録装置等が使用可能である。

図７に示したマスクデータ検証装置により、リソグラフィシミュレーションを用いてマスクデータを検証する方法の例を、図８に示したフローチャートを用いて説明する。以下では、図６を用いて説明したマスクデータ作成方法で作成されたマスクデータの検証を行う場合を説明する。

（イ）図８のステップＳ３１において、図７に示す入力装置２３０を介してマスクデータ検証対象の半導体集積回路のマスクデータが入力され、マスクデータ記憶領域２２１に格納される。尚、マスクデータは、マスクデータ記憶領域２２１に予め格納されていてもよい。

（ロ）ステップＳ３２において、セル識別情報作成部２１１が、マスクデータ記憶領域２２１に格納されたマスクデータを読み出す。そして、セル識別情報作成部２１１は、マスクデータに含まれる複数のセルについて、それぞれのセルに対して選択されたセルパターンに応じてセル識別情報を作成する。それぞれのセルに公差条件の情報を付加して作成されたセル識別情報は、セル識別情報記憶領域２２２に格納される。

（ハ）ステップＳ３３において、シミュレーションパラメータ設定部２１２が、セル識別情報記憶領域２２２に格納されたセル識別情報を読み出す。そして、シミュレーションパラメータ設定部２１２は、セル識別情報に基づき、リソグラフィシミュレーションに適用するシミュレーションパラメータを設定する。例えば、前述のセル群Ａとセル群Ｂにそれぞれ要求される公差に応じて、リソグラフィシミュレーション条件の公差を設定する。設定されたシミュレーションパラメータは、シミュレーションパラメータ記憶領域２２３に格納される。

（ニ）ステップＳ３４において、シミュレーション部２１３が、マスクデータ記憶領域２２１に格納されたマスクデータ、及びシミュレーションパラメータ記憶領域２２３に格納されたシミュレーションパラメータを読み出す。そして、シミュレーション部２１３は、シミュレーションパラメータに基づき、マスクデータのリソグラフィシミュレーションを行う。リソグラフィシミュレーションの結果は、シミュレーション結果記憶領域２２４に格納される。シミュレーション結果記憶領域２２４に格納されたリソグラフィシミュレーションは、出力装置２４０を介して外部に出力できる。

以上に説明したリソグラフィシミュレーションを用いたマスクデータの検証により、マスクデータ検証者は、高精度のマスクデータ検証に要する時間を削減することができる。

又、ＯＰＣ処理で使用されるリソグラフィシミュレーションのシミュレーションモデルは、実験データとリソグラフィシミュレーション結果とのフィッティングを行って決定される。ここで、「実験データ」とは、ＯＰＣ処理されたマスクデータを使用して、実際にウェハ上に形成されたパターンの形状データである。フィッティングに用いられるセルパターンを決定する際にも、公差条件の違いを有効に利用できる。具体的には、要求される公差が厳しいセルのパターンに関する実験データを増やし、要求される公差が緩いセルよりも、要求される公差が厳しいセルに関してのフィッティングの精度が高くなるようにフィッティングパラメータの重み付けを行う。その結果、要求される公差が厳しいセルについて、ウェハ上に形成されるパターンを高精度に予測するシミュレーションモデルを作成することが可能である。

上記のマスクデータ検証工程でプロセスマージンが少ないと判断されたマスクデータについては、工場でルーチン的に寸法管理がなされる。ここで、「プロセスマージン」とは、半導体集積回路の歩留まりが低下した場合等に、工場において調整可能なプロセス条件の範囲である。つまり、工場におけるプロセス条件の調整では、歩留まり低下を抑制することが難しいと判断された場合等には、工場で寸法管理が行われる。その場合の寸法管理のスペックとして、レイアウト作成時に設定されるセルパターンの公差の違いを利用できる。つまり、セルに要求される公差に応じて、セルパターンに適用する管理基準を変更する。例えば、要求される公差が厳しいセル群Ａには、厳しい寸法管理基準を適用し、要求される公差が緩いセル群Ｂには、緩い寸法管理基準を適用する。セル群Ｂに緩い寸法管理基準を適用することにより、マスク或いはレチクル等を作り直す可能性を低減できる。又、セル群Ｂに緩い寸法管理基準を適用しても、セル群Ｂの製造される形状と所望の形状との公差が大きいため、半導体集積回路の特性は低下しない。一方、要求される公差が厳しいセル群Ａには厳しい寸法管理基準が適用されるため、半導体集積回路の特性の低下を抑制できる。つまり、半導体集積回路の製造歩留まりを向上できる。

以上に説明した寸法管理方法は、例えば図９に示した寸法管理装置により実行可能である。図９に示した寸法管理装置は、処理装置３１０、記憶装置３２０、入力装置３３０及び出力装置３４０を備える。

処理装置３１０は、プロセスマージン検証部３１１、セル識別情報作成部３１２、及び管理基準設定部３１３を備える。プロセスマージン検証部３１１は、マスクデータのプロセスマージンの有無を検証する。セル識別情報作成部３１２は、セルに対して選択されたセルパターンに応じてセル識別情報を作成する。管理基準設定部３１３は、セル識別情報に基づき、寸法管理基準を設定する。

記憶装置３２０は、マスクデータ記憶領域３２１、セル識別情報記憶領域３２２、及び管理基準記憶領域３２３を備える。マスクデータ記憶領域３２１は、寸法管理対象のマスクデータを格納する。セル識別情報記憶領域３２２は、セル識別情報作成部３１２が作成したセル識別情報を格納する。管理基準記憶領域３２３は、管理基準設定部３１３が設定した管理基準値を格納する。

入力装置３３０はキーボード、マウス、ライトペン又はフレキシブルディスク装置等で構成される。入力装置３３０より寸法管理基準の設定者は、入出力データを指定できる。更に、入力装置３３０より出力データの形態等を設定することも可能で、又、寸法管理基準の設定の実行や中止などの指示の入力も可能である。又、出力装置３４０としては、寸法管理基準の設定結果を表示するディスプレイやプリンタ、或いはコンピュータ読み取り可能な記録媒体に保存する記録装置等が使用可能である。

図９に示した寸法管理装置により、マスクデータの寸法管理を行う方法の例を図１０に示したフローチャートを用いて説明する。以下では、図６を用いて説明したマスクデータ方法で作成されたマスクデータについて寸法管理を行う場合を説明する。

（イ）図１０のステップＳ４１において、図９に示す入力装置３３０を介して寸法管理対象のマスクデータが入力され、マスクデータ記憶領域３２１に格納される。尚、マスクデータは、マスクデータ記憶領域３２１に予め格納されていてもよい。

（ロ）ステップＳ４２において、プロセスマージン検証部３１１が、マスクデータ記憶領域３２１に格納されたマスクデータを読み出す。そして、プロセスマージン検証部３１１は、マスクデータのプロセスマージンの有無を検証する。プロセスマージンがあると判断された場合は、処理を終了する。プロセスマージンがないと判断された場合は、ステップＳ４３に進む。

（ハ）ステップＳ４３において、セル識別情報作成部３１２が、マスクデータ記憶領域３２１に格納されたマスクデータを読み出す。そして、セル識別情報作成部３１２は、マスクデータに含まれる複数のセルについて、それぞれのセルに対して選択されたセルパターンに応じてセル識別情報を作成する。それぞれのセルに公差条件の情報を付加して作成されたセル識別情報は、セル識別情報記憶領域３２２に格納される。

（ニ）ステップＳ４４において、管理基準設定部３１３が、セル識別情報記憶領域３２２に格納されたセル識別情報を読み出す。そして、管理基準設定部３１３は、セル識別情報に基づき、それぞれのセルについて寸法管理基準を設定する。例えば、上述したように、セルに要求される公差が緩い場合には、寸法管理基準を緩く設定する。設定された寸法管理基準は、管理基準記憶領域３２３に格納される。管理基準記憶領域３２３に格納された寸法管理基準は、出力装置３４０を介して外部に出力できる。

更に、工場でルーチン的に実施される寸法管理に限らず、マスク製造工程、ウェハプロセス等の寸法管理を必要とする個所で、セルパターンの公差条件の違いを利用できる。その結果、先行技術を使用した場合にリワークされるマスクやウェハを減らすことが可能となり、半導体集積回路の製造コストを削減できる。

以上に説明したように、異なる公差条件でＯＰＣ処理して作成されたセルパターンを用意することにより、レイアウトデータ作成時間、マスクデータ作成時間、マスクデータ検証時間、及び寸法管理に要する時間を削減できる。したがって、上述した方法で作成されたマスクデータを使用して半導体集積回路製造用マスクを作成し、そのマスクを使用して半導体基板に不純物イオンを注入して半導体集積回路を製造することにより、半導体集積回路の開発時間を削減できる。即ち、
（イ）図１１に示すステップＳ５１において、図１を用いて説明した方法により、半導体集積回路のレイアウトデータを作成する。つまり、一つのセルに対して、複数の光近接効果補正処理条件に基づき複数のセルパターンをそれぞれ作成する。そして、半導体集積回路の回路素子の配置情報に基づき半導体集積回路の信号伝搬経路の算出遅延時間を算出し、その算出遅延時間と複数の信号伝搬経路の許容遅延時間の差に基づき、信号伝搬経路に含まれるセルに該当するセルパターンを複数のセルパターンから選択する。その後、その選択されたセルパターンを用いて半導体集積回路のレイアウトデータを作成する。

（ロ）ステップＳ５２において、ステップＳ５１で作成されたレイアウトデータに基づき、図６を用いて説明した方法により、マスクデータを作成する。つまり、複数のセルパターンの公差条件毎に複数の光近接効果補正処理条件をそれぞれ設定してマスクデータを作成する。

（ハ）ステップＳ５３において、ステップＳ５２で作成されたマスクデータについて、図８を用いて説明した方法により、マスクデータを検証する。つまり、複数のセルパターンの公差条件毎に複数のリソグラフィシミュレーション条件をそれぞれ設定して、リソグラフィシミュレーションを実行し、マスクデータを検証する。

（ニ）ステップＳ５４において、ステップＳ５３で検証されたマスクデータを用いて、半導体集積回路製造用マスクを製造する。

（ホ）ステップＳ５５において、ステップＳ５４で製造された半導体集積回路製造用マスクを用いて、フォトリソグラフィ技術等により半導体基板にボロン（Ｂ）、燐（Ｐ）等の不純物イオンを注入して、半導体集積回路を製造する。

又、必要に応じて、ステップＳ５３において検証されたマスクデータについて、図１０を用いて説明した方法により寸法管理を行うことができる。つまり、マスクデータ検証工程でプロセスマージンが少ないと判断されたマスクデータについて、複数のセルパターン毎に寸法管理基準を設定することにより、マスクデータの寸法管理を行う。その結果、半導体集積回路の歩留まりを向上させることができる。

図１１に示した半導体集積回路の製造方法によれば、レイアウト段階で設定された、異なる公差条件に基づき、半導体集積回路の開発、製造に要する時間を削減できる。更に、半導体集積回路の開発、製造コストの削減が可能である。

又、図１１に示したレイアウトデータ作成、マスクデータ作成、マスクデータ検証、及び工場における寸法管理の機能をプログラム化し、図１１に示した一連の流れをシステム化することにより、設計パターンからマスクデータ作成、マスクデータ検証、及び工場における寸法管理を自動で行うことも可能である。

（変形例）
以上の説明では、クリティカルパスでない信号伝搬経路に含まれるセルに該当するセルパターンを、緩い公差条件に基づき作成されたセルパターンに置換する例を説明した。しかし、セルパターンを置換する以前の、図２の第１レイアウトデータ記憶領域２２に格納された回路素子の配置情報に基づき算出された算出遅延時間が、許容遅延時間を満足しない場合がある。例えば、セルパターン群Ｃ１に含まれるセルパターンを選択した場合に、図３に示す経路Ｐ１に含まれる２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３の中に、遅延時間のプロセスばらつき依存性が大きいセルがあるとする。その場合、経路Ｐ１の算出遅延時間ｔ_d1のプロセスばらつき依存性が大きくなる。つまり、プロセス条件がばらつくことによって、経路Ｐ１の算出遅延時間ｔ_d1が許容遅延時間ｔ_a1以上になる場合がある。

遅延時間のプロセスばらつき依存性が大きいセルがある場合は、経路Ｐ１の算出遅延時間ｔ_d1を許容遅延時間ｔ_a1以下にするために、プロセスばらつきの影響が小さいセルパターンをセルライブラリ５０から選択することが有効である。これは、公差条件を厳しくすることにより、セルの遅延時間の変動を小さくできるからである。

例えば、図１２に示すように、公差条件５％としてＯＰＣ処理したセルパターンの集合であるセルパターン群Ｃ３をセルライブラリ５０の第３セルパターン領域５３に格納する。セルパターン群Ｃ３は、図３に示した経路Ｐ１に含まれる２入力ＮＡＮＤセルＧ１、インバータセルＧ２、及び２入力ＮＯＲセルＧ３に該当するセルパターンを、公差条件５％としてそれぞれＯＰＣ処理したセルパターンＣＧ１３、セルパターンＣＧ２３、及びセルパターンＣＧ３３等を含む。ここで、セルパターンＣＧ２１を選択した場合の、標準プロセス条件で製造されたインバータセルＧ２の遅延時間が１．０、ワーストプロセス条件で製造されたとき、インバータセルＧ２の遅延時間が、１．８とする。一方、セルパターンＣＧ２３を選択した場合の、標準プロセス条件で製造されたインバータセルＧ２の遅延時間が１．２、ワーストプロセス条件で製造されたインバータセルＧ２の遅延時間が１．６であるとする。そのため、インバータセルＧ２に該当するセルパターンとしてセルパターンＣＧ２３を選択した場合の方が、セルパターンＣＧ２１を選択した場合よりも、インバータセルＧ２を含む経路Ｐ１の算出遅延時間ｔ_d1のプロセスばらつきによる影響を小さくできる。

従来の手法では、経路Ｐ１の算出遅延時間ｔ_d1が許容遅延時間ｔ_a1より大きい場合は、例えば図１３に示すように２入力ＮＡＮＤセルＧ１を駆動能力の高い２入力ＮＡＮＤセルＧ１Ａに置換する。或いは、図１４に示すように、経路Ｐ１にバッファセルＧ４を挿入する。その結果、経路Ｐ１の算出遅延時間ｔ_d1を許容遅延時間ｔ_a1以下に改善できる。しかし、２入力ＮＡＮＤセルＧ１Ａは駆動力を高くするために２入力ＮＡＮＤセルＧ１よりセル面積が大きくなることが多い。又、バッファセルＧ４を挿入する場合には、経路Ｐ１の含まれるセルの総面積が増大する。例えば、経路Ｐ１に含まれるセルの総面積は、算出遅延時間ｔ_d1を改善する前の１．５倍〜２倍程度に増加する。

一方、公差条件を厳しくする場合、ＯＰＣ処理を易しくするために、セル内のパターン間距離を広げる場合がある。例えば、インバータセルＧ２に該当するセルパターンとしてセルパターンＣＧ２３を選択した場合、セルパターンＣＧ２１を選択した場合に比べて、インバータセルＧ２のセルパターンの面積は、例えば１．２倍程度になる。しかし、駆動能力の高いセルに置換する、或いはバッファセルを追加する従来の遅延時間改善方法に比べて、セルパターン群Ｃ３に含まれるセルパターンＣＧ２３を選択する方が、経路Ｐ１の算出遅延時間ｔ_d1の改善に伴う経路Ｐ１に含まれるセルの総面積の増加が抑制される。
以上に説明したレイアウト方法により作成されたレイアウトデータを用いて、マスクデータ作成、マスクデータ検証、半導体集積回路製造用マスクの作成、及び半導体集積回路製造用マスクを使用して半導体基板に不純物イオンを注入することにより半導体集積回路を製造し、更にマスクデータの寸法管理を行うことにより、半導体集積回路の製造に要する時間を削減できる。更に、半導体集積回路の製造コストの削減が可能である。

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、上記の説明においては、プロセスばらつきがあった場合に算出遅延時間が許容遅延時間を満足しない場合について説明した。プロセスばらつき以外にも、例えばセルの遅延時間の温度依存性等を考慮して、セルパターンを選択することができる。又、標準プロセス条件において所望の半導体集積回路の動作速度が得られない場合に、遅延時間の小さいセルパターンに選択してレイアウトデータを作成することにより、半導体集積回路の動作速度を改善することができる。又、概略配線処理前の半導体集積回路の配置情報に基づき信号伝搬経路の算出遅延時間を計算する例を示したが、概略配線後の配置情報に基づいて信号伝搬経路の算出遅延時間を計算してもよい。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の実施の形態に係る半導体集積回路のレイアウト方法を説明するためのフローチャートである。本発明の実施の形態に係る半導体集積回路のレイアウト装置の構成を示す模式図である。本発明の実施の形態に係る半導体集積回路のレイアウト方法によりレイアウトされる信号伝搬経路の例を示す回路図である。本発明の実施の形態に係る半導体集積回路のレイアウト装置のセルライブラリの構成を示す模式図である。本発明の実施の形態に係る半導体集積回路のマスクデータ作成装置の構成を示す模式図である。本発明の実施の形態に係る半導体集積回路のマスクデータ作成方法を説明するためのフローチャートである。本発明の実施の形態に係る半導体集積回路のマスクデータ検証装置の構成を示す模式図である。本発明の実施の形態に係る半導体集積回路のマスクデータ検証方法を説明するためのフローチャートである。本発明の実施の形態に係る半導体集積回路の寸法管理方法装置の構成を示す模式図である。本発明の実施の形態に係る半導体集積回路の寸法管理方法を説明するためのフローチャートである。本発明の実施の形態に係る半導体集積回路の製造方法を説明するためのフローチャートである。本発明の実施の形態の変形例に係る半導体集積回路のレイアウト装置のセルライブラリの構成を示す模式図である。先行技術によりレイアウトされた信号伝搬経路の例を示す回路図である。先行技術によりレイアウトされた信号伝搬経路の他の例を示す回路図である。

符号の説明

１０…処理部
１１…算出部
１２…選択部
１３…レイアウト部
２１…接続情報記憶領域
２２…第１レイアウトデータ記憶領域
２３…遅延時間記憶領域
２４…特性情報記憶領域
２５…セル記憶領域
２６…第２レイアウトデータ記憶領域
５０…セルライブラリ

Claims

算出部が、複数の光近接効果補正処理条件に基づきそれぞれのセルに対して作成された信号の遅延時間が互いに異なる複数のセルパターンの一つを、第１レイアウトデータ記憶領域に格納された半導体集積回路のレイアウト情報に基づきそれぞれのセルに対して選択し、前記セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出し、該算出遅延時間を遅延時間記憶領域に格納するステップと、
選択部が、前記遅延時間記憶領域に格納された前記算出遅延時間、及び特性情報記憶領域に格納された前記信号伝搬経路の許容遅延時間を読み出し、前記算出遅延時間と前記許容遅延時間の大小関係に基づき、前記信号伝搬経路に用いるべきセルパターンの組み合わせを選択するステップと、
レイアウト部が、前記選択されたセルパターンの組み合わせを用いて前記半導体集積回路の信号伝搬経路の詳細レイアウトデータを作成するステップ
とを含むことを特徴とする半導体集積回路のレイアウト方法。
前記光近接効果補正処理条件は、光近接効果補正処理を行って作成されたマスクパターンの形状と、該マスクパターンを用いて算出される、ウェハ上に形成される素子パターンの形状との差の条件であることを特徴とする請求項１に記載の半導体集積回路のレイアウト方法。
複数の光近接効果補正処理条件に基づき、それぞれのセルに対して信号の遅延時間が互いに異なる複数のセルパターンを作成し、半導体集積回路のレイアウトデータに基づき前記セルパターンの一つをそれぞれのセルに対し選択し、該セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出し、該算出遅延時間と前記信号伝搬経路の許容遅延時間の大小関係に基づき前記信号伝搬経路に用いるべきセルパターンの組み合わせを選択し、該選択されたセルパターンの組み合わせを用いて前記半導体集積回路の信号伝搬経路のレイアウトデータを作成するステップと、
前記レイアウトデータに基づき、前記複数のセルパターン毎に前記複数の光近接効果補正処理条件をそれぞれ設定してマスクデータを作成するステップと、
前記マスクデータに基づき、前記複数のセルパターン毎に複数のシミュレーション条件をそれぞれ設定して前記マスクデータを検証するステップと、
前記マスクデータを使用して半導体集積回路製造用マスクを製造するステップと、
前記半導体集積回路製造用マスクを使用して半導体基板中に不純物イオンを注入するステップ
とを含むことを特徴とする半導体集積回路の製造方法。
前記複数のセルパターン毎に寸法管理基準を設定することにより、前記マスクデータの寸法管理を行うステップを更に含むことを特徴とする請求項３に記載の半導体集積回路の製造方法。
レイアウト装置の算出部に、複数の光近接効果補正処理条件に基づきそれぞれのセルに対して作成された信号の遅延時間が互いに異なる複数のセルパターンのうちから、レイアウト装置の第１レイアウトデータ記憶領域に格納された半導体集積回路のレイアウトデータに基づき、セルパターンの一つをそれぞれのセルに対して選択させ、該セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出させ、該算出遅延時間をレイアウト装置の遅延時間記憶領域に格納させる命令と、
レイアウト装置の選択部に、前記遅延時間記憶領域に格納された前記算出遅延時間、及びレイアウト装置の特性情報記憶領域に格納された前記信号伝搬経路の許容遅延時間を読み出させ、前記算出遅延時間と前記許容遅延時間の差に基づき前記信号伝搬経路に用いるべきセルパターンの組み合わせを選択させる命令と、
レイアウト装置のレイアウト部に、前記選択されたセルパターンの組み合わせを用いて前記半導体集積回路の信号伝搬経路のレイアウトデータを作成させる命令
とを実行させるための半導体集積回路のレイアウトプログラム。