DE102004050028A1

DE102004050028A1 - Verfahren zur Verminderung des Auswertungsaufwands bei der Kontrolle von Layoutänderungen bei Halbleiterchips

Info

Publication number: DE102004050028A1
Application number: DE102004050028A
Authority: DE
Inventors: Werner Obermaier; Andreas Baenisch; Uwe Müller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-10-13
Filing date: 2004-10-13
Publication date: 2006-04-20
Also published as: US7237211B2; US20060080624A1

Abstract

Der Erfindung, die ein Verfahren zur Verminderung des Auswertungsaufwands bei der Kontrolle von Layoutänderungen bei Halbleiterchips betrifft, liegt die Aufgabe zugrunde, ein Verfahren zur Verminderung des Auswertungsaufwands zu schaffen, womit der Umfang der auszuwertenden Daten reduziert, die Sicherheit bei der Auswertung erhöht und der Kostenaufwand für die Auswertung minimiert wird. Diese Aufgabe wird dadurch gelöst, dass in einem ersten Vergleich eines ersten Layouts mit den Verdrahtungs- und Layoutregeln eine erste Gruppe von Fehlerdaten erzeugt wird, dass in einem zweiten Vergleich eines zweiten Layouts, welches durch Layoutänderungen des ersten Layouts erzeugt wird, mit den Verdrahtungs- und Layoutregeln eine zweite Gruppe von Fehlerdaten erzeugt wird und dass aus der ersten und aus der zweiten Gruppe von Fehlerdaten durch einen Vergleich beider Gruppen von Fehlerdaten nur die in beiden Gruppen von Fehlerdaten unterschiedlichen Fehlerdaten bestimmt und zur Auswertung ausgegeben werden.

Description

Die Erfindung betrifft ein Verfahren zur Verminderung des Auswertungsaufwands bei der Kontrolle von Layoutänderungen bei Halbleiterchips, bei dem aus Layoutdaten durch einen Vergleich mit festgelegten Verdrahtungs- und Layoutregeln Fehlerdaten erzeugt werden, welche in einem nachfolgenden Schritt ausgewertet werden.

Bei der Chip-Entwicklung werden eine Vielzahl von Fertigungsstufen durchlaufen, bis ein funktionsfähiger Halbleiterchip vorliegt. Die Entwicklung ist ein langwieriger Prozess, der immer mit Fehlern, insbesondere durch das nicht richtige, unvorhersehbare Zusammenarbeiten der Komponenten, behaftet ist und somit erneute Entwicklungsdurchläufe notwendig macht.

Im Allgemeinen erfolgt in einem ersten Entwicklungsschritt die Abbildung der Funktionen in Teilschaltungen, der eine Simulation mittels einer geeigneten Software folgen kann. Schon hier können Entwicklungsfehler erkannt und beseitigt werden. Nachfolgend werden die Strukturen von den Teilschaltungen ausgehend immer weiter verfeinert, so dass nach dem vorliegenden theoretischen Modell die Implementierung der Hardware-Architektur in einem Layoutdesign erfolgt.

Dieses erzeugte Layoutdesign wird mit den gültigen Verdrahtungs- und Layoutregeln verglichen (DRC = Design Rule Control), wobei Abweichungen von den Regeln als Fehlerdaten ausgegeben werden. Diese Abweichungen können sowohl durch Ausnahmen bei der Layoutgestaltung, sogenannte „Dummy Fehler", welche nicht in den Prüfungsalgorithmus implementiert sind, oder durch echte Fehler hervorgerufen werden. Durch diese Möglichkeiten ist die Anzahl der Fehlermeldungen sehr hoch. Für die weitere Layoutbearbeitung ist es aber unumgänglich, alle Fehlerdaten zu prüfen.

Ausgehend von diesem ersten Layout entsteht durch die Beseitigung der aufgefundenen Fehler oder notwendige Veränderungen in der Schaltungsanordnung, beispielsweise weil vorgegebene Parameter nicht erreicht werden, ein zweites Layoutdesign. In den meisten Fällen werden bei einem derartigen Redesign nur verhältnismäßig kleine Änderungen an bestimmten Ebenen vorgenommen. Der nachfolgende Vergleich des zweiten Layoutdesigns, auch als Redesign-Layoutverification bezeichnet, erfolgt ebenfalls nach den oben erwähnten Verdrahtungs- und Layoutregeln. Auch bei diesem Vergleich werden wiederum alle „Dummy Fehler" mit in den Fehlerdaten erfasst und müssen nachfolgend überprüft werden. Somit ist der Aufwand für die Auswertung der Fehlerdaten auch nach einer kleinen Layoutänderung sehr hoch.

In der Praxis sind normalerweise mehrere Re-Designs notwendig, um zu einem fehlerfreien Layout zu kommen, was zu einer Erhöhung der Kosten, insbesondere durch redundante Fehlerprüfungsschritte, führt.

Der Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren zur Verminderung des Auswertungsaufwands bei der Kontrolle von Layoutänderungen bei Halbleiterchips zu schaffen, womit der Umfang der auszuwertenden Daten reduziert, die Sicherheit bei der Auswertung erhöht und der Kostenaufwand für die Auswertung minimiert wird.

Gemäß der Erfindung wird die Aufgabe bei einem Verfahren zur Verminderung des Auswertungsaufwands bei der Kontrolle von Layoutänderungen bei Halbleiterchips der eingangs genannten Art dadurch gelöst, dass in einem ersten Vergleich eines ersten Layouts mit den Verdrahtungs- und Layoutregeln eine erste Gruppe von Fehlerdaten erzeugt wird, dass in einem zweiten Vergleich eines zweiten Layouts, welches durch Layoutänderungen des ersten Layouts erzeugt wird, mit den Verdrahtungs- und Layoutregeln eine zweite Gruppe von Fehlerdaten erzeugt wird und dass aus der ersten und aus der zweiten Gruppe von Fehlerdaten durch einen Vergleich beider Gruppen von Fehlerdaten nur die in beiden Gruppen von Fehlerdaten unterschiedlichen Fehlerdaten bestimmt und zur Auswertung ausgegeben werden.

Ein erstes, in einem vorherigen Verfahrenschritt erstelltes, Layout wird gemäß den Verdrahtungs- und Layoutregeln (DR = Design Rules) auf seine Richtigkeit überprüft. Infolge dieser Prüfung werden Fehlerdaten erzeugt. Diese enthalten die tatsächliche Fehler aber auch die Dummy Fehler, welche durch dem Prüfalgorithmus nicht bekannte Ausnahmen in den Design Rules erzeugt werden. Eine Überprüfung aller erzeugten Fehlerdaten wird durchgeführt und selektiert somit die tatsächlichen Fehler im Design.

Ausgehend von diesem ersten Layout wird durch eine oder mehrere Änderungen am Layout ein zweites Layout erzeugt. In einem weiteren Verfahrensschritt erfolgt eine Prüfung des zweiten Layouts ebenfalls gemäß der Verdrahtungs- und Layoutregeln. Infolge dieser Prüfung werden Fehlerdaten erzeugt, so dass nun eine erste Gruppe, dem ersten Layout zugehörig, und eine zweite Gruppe, dem zweiten Layout zugehörig, von Fehlerdaten erzeugt ist.

Zur Verminderung des Kontroll- bzw. Prüfaufwands erfolg verfahrensgemäß ein Vergleich beider Gruppen von Fehlerdaten. Im Ergebnis dieses Vergleichs werden die Unterschiede zwischen beiden Gruppen von Fehlerdaten, welche nachgehend einer Prüfung unterzogen werden müssen, bestimmt und ausgegeben. Somit entfällt die Prüfung der Fehler, welche bereits in einem vorherigen Verfahrensschritt geprüft wurden.

In einer Ausgestaltung der Erfindung ist vorgesehen, dass der Vergleich durch eine Exklusiv-Oder-Verknüpfung beider Gruppen von Fehlerdaten erfolgt.

In einer ersten Ausgestaltung des Verfahrens erfolgt der Vergleich der beiden Gruppen von Fehlerdaten unter Verwendung einer Exklusiv-Oder-Verknüpfung. Die Nutzung einer derartigen Verknüpfung führt dazu, dass bei einer Gleichheit der zu vergleichenden Daten in beiden Gruppen von Fehlerdaten kein Fehler ausgegeben wird. Bei einer Ungleichheit der zu vergleichenden Daten erfolgt eine Ausgabe des Fehlers zur nachfolgenden Auswertung. Somit reduziert sich der Umfang der auszuwertenden Daten, da alle bereits in einem vorherigen Verfahrensschritt ausgewerteten Fehlerdaten, welche sich nicht verändert haben, erfindungsgemäß von der Auswertung ausgeschlossen sind.

In einer weiteren Ausgestaltung der Erfindung ist vorgesehen, dass der Vergleich beider Gruppen von Fehlerdaten durch einen digitalen Datenvergleich erfolgt.

Der Vergleich der beiden Gruppen von Fehlerdaten kann digital durch eine geeignete Logik durchgeführt werden. Hierfür kann eine für diesen Vergleich ausgelegte separate Schaltungsanordnung oder ein Prozessor genutzt werden.

In einer besonderen Ausführung der Erfindung ist vorgesehen, dass der Vergleich beider Gruppen von Fehlerdaten durch einen optischen Vergleich erfolgt.

Der Vergleich der beiden Gruppen von Fehlerdaten kann optisch durch den Vergleich zweier Bilder, welche jeweils einen bestimmten Layout zugeordnet sind, erfolgen. Dieser optische Vergleich kann manuell oder durch eine hierfür geeignete Bildverarbeitungssoftware durchgeführt werden.

In einer Ausgestaltungsform der Erfindung ist vorgesehen, dass die Daten in beiden Gruppen von Fehlerdaten im GDS-Format (GDS = Grid Description Section) gespeichert werden.

Die Fehlerdaten können in digitaler Form in dem zu einer Layouterstellung weit verbreiteten GDS-Format abgespeichert werden welches eine dreidimensionale und mehrlagige Layoutdarstellungen ermöglicht. Dieses Datenformat bietet die Möglichkeit, dass die Daten mit einer entsprechenden Anordnung visualisiert werden können. Somit ist es beispielsweise möglich die Fehlerdaten zu überprüfen oder den Vergleich der beiden Gruppen von Fehlerdaten durchzuführen. Außerdem kann das GDS-Datenformat auch digital verarbeitet werden, wenn der Vergleich durch einen Prozessor erfolgen soll.

Die Erfindung soll nachfolgend anhand eines Ausführungsbeispiels näher erläutert werden. In den zugehörigen Zeichnungen zeigt
1 einen Verfahrensablauf aus den Stand der Technik und
2 einen erfindungsgemäßen Verfahrensablauf.
In der 1 ist der Verfahrensablauf aus dem Stand der Technik dargestellt. Dabei wird ein erstes Layout 1 mit den Verdrahtungs- und Layoutregeln (DR = Design Rules) 3 verglichen und infolge dieses Vergleichs eine erste Gruppe von Fehlerdaten 4 erzeugt. Die derart erzeugte Gruppe von Fehlerdaten wird nachfolgend durch einen Auswertungsvorgang 9 ausgewertet. Dieser Verfahrensablauf wiederholt sich für jedes weitere Layout. Die Wiederholungen sind daher nicht näher dargestellt.
In der 2 ist der erfindungsgemäße Verfahrensablauf dargestellt. Auch bei diesem wird ausgehend von einem erstes Layout 1 mittels der Verdrahtungs- und Layoutregeln 3 eine erste Gruppe von Fehlerdaten 4 erzeugt. Nachfolgend erfolgt die Auswertung 9 der Gruppe von Fehlerdaten.
Durch notwendige Layoutänderungen 10 des ersten Layouts 1 wird ein zweites Layout 2 erzeugt. Auch dieses Layout 2 wird mit den Verdrahtungs- und Layoutregeln 3 verglichen. Im Ergebnis dieses Vergleichs wird eine zweite Gruppe von Fehlerdaten 5 erzeugt. Beide Gruppen von Fehlerdaten 4 und 5 sind beispielsweise im GDS-Format 6 und 7 abgespeichert.
Nachfolgend erfolgt die Verarbeitung beider GDS-Fehlerdatengruppen 6 und 7 durch einen Vergleich 8 welcher beispielsweise durch eine logische Exklusiv-Oder-Verknüpfung realisiert wird und die Ausgabe der sich zwischen beiden Gruppen von GDS-Fehlerdaten 6 und 7 unterscheidenden Fehlerdaten zur Auswertung 9. Dabei kann der Vergleich 8 auch optisch durchgeführt werden, wobei ebenfalls die sich zwischen den Gruppen von GDS-Fehlerdaten 6 und 7 unterscheidenden Fehlerdaten erzeugt und ausgewertet werden. Für diesen Zweck kann jede Gruppen von GDS-Fehlerdaten 6 und 7 in eine Visualisierungseinheit eingelesen und dargestellt werden.
Neben einer manuellen Prüfung durch einen Operator ist auch der Einsatz eines vergleichenden Softwaretools möglich und liefert ebenfalls die sich unterscheidenden Fehlerdaten.

1: erstes Layout
2: zweites Layout
3: Verdrahtungs- und Layoutregeln
4: erste Gruppe von Fehlerdaten
5: zweite Gruppe von Fehlerdaten
6: erste Gruppen von GDS-Fehlerdaten
7: zweite Gruppen von GDS-Fehlerdaten
8: Vergleich
9: Auswertung
10: Layoutänderungen

Claims

Verfahren zur Verminderung des Auswertungsaufwands bei der Kontrolle von Layoutänderungen bei Halbleiterchips, bei dem aus Layoutdaten durch einen Vergleich mit festgelegten Verdrahtungs- und Layoutregeln Fehlerdaten erzeugt werden, welche in einem nachfolgenden Schritt ausgewertet werden, dadurch gekennzeichnet, dass in einem ersten Vergleich eines ersten Layouts (1) mit den Verdrahtungs- und Layoutregeln (3) eine erste Gruppe von Fehlerdaten (4) erzeugt wird, dass in einem zweiten Vergleich eines zweiten Layouts (2), welches durch Layoutänderungen (10) des ersten Layouts (1) erzeugt wird, mit den Verdrahtungs- und Layoutregeln (3) eine zweite Gruppe von Fehlerdaten (5) erzeugt wird und dass aus der ersten und aus der zweiten Gruppe von Fehlerdaten (4 und 5) durch einen Vergleich (8) beider Gruppen von Fehlerdaten (4 und 5) nur die in beiden Gruppen von Fehlerdaten (4 und 5) unterschiedlichen Fehlerdaten bestimmt und zur Auswertung (9) ausgegeben werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Vergleich (8) durch eine Exklusiv-Oder-Verknüpfung beider Gruppen von Fehlerdaten (4 und 5) erfolgt.
Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Vergleich (8) beider Gruppen von Fehlerdaten (4 und 5) durch einen digitalen Datenvergleich erfolgt.
Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Vergleich (8) beider Gruppen von Fehlerdaten (4 und 5) durch einen optischen Vergleich erfolgt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Daten in beiden Gruppen von Fehlerdaten (4 und 5) im GDS-Format gespeichert werden.