JP2011509043A - プリント回路基板およびパッケージ基板積層の制御による半導体装置のジッタの低減 - Google Patents
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Abstract
Description
この発明は、プリント回路基板(PCB)およびパッケージ基板に関し、特に積層の制御による半導体装置のジッタの低減に関する。
プログラマブルロジックデバイス(PLD)は、ユーザーによって指定された論理関数を行なうようにプログラムされてもよい周知のタイプの集積回路(IC)である。1つのタイプのPLD(フィールドプログラマブルゲートアレイ(FPGA))は典型的にはプログラム可能なタイルのアレイを含んでいる。これらのプログラム可能なタイルは例えば、プログラム可能な入出力ブロック(lOB)、構成可能な論理ブロック(CLB)、専用ランダムアクセスメモリブロック(BRAM)、乗算器、デジタル信号処理ブロック(DSP)、プロセッサ、クロックマネージャ、遅延ロックループなど(DLL)を含み得る。特に、ここで使用されるように、「含む」および「含んで」は制限なしで含むことを意味する。
FPGA内の臨界コア電圧のためにFPGAとPCB電圧面との間のインダクタンスを最小限にするようにPCB面の積層を制御することによりデバイスジッタを低減するためのモデルおよび方法が提供される。更に、ダイ内の臨界コア電圧のためにダイと基板電圧面との間のインダクタンスを最小限にするようにパッケージ基板面の積層を制御することによりジッタを低減するためのモデルおよび方法が提供される。
この発明の様々な実施例は、クロックが、PCBを通って、FPGAのようなシリコンデバイスに、およびそのようなシリコンデバイスを通って伝搬する際に、クロック上のジッタの量を低減することを斟酌する。ジッタは、FPGAの上のタイミングクリティカルな回路系を駆動する内部電圧レールにあるピークからピークへの振幅および振動の両方の、リップルの量を最小限にすることにより抑えることができる。これらの電圧レールは、PCBの面を通って、FPGAへと、およびFPGAを通って走る。FPGAのタイミングクリティカルな回路系の例は、クロックツリー、遅延線路およびデジタルクロック管理(DCM)である。これらの回路は一次コア電圧上で動作する。クロックツリーは、クロック信号を使用して、共有点からシステムのすべての要素にシステムクロック信号を分配する。遅延線路は、伝搬する信号を遅延させるために使用される、アナログ遅延線路のような伝送線路または等価な装置である。ここに記載されるような遅延線路は、さらにクロックパルス間の制御された遅延を提供するために使用されるバッファのような物理的デバイスを含んでもよい。遅延線路は様々な回路をクロック制御するために使用されるクロック信号を同期させるために使用することができる。例えば、入出力クロック信号間の歪みを調節するために、遅延線路は様々なデジタルクロック管理(DCM)回路で使用されてもよい。
VL=インダクタ電圧
L=インダクタンス、および
i=電流である。
d=ボールから面までの長さ、および
v=ブレークアウトビアの直径である。
最初に、すべてのコア供給面はすべてのI/O供給面よりFPGA105に接近している。
Claims (18)
- 半導体装置が取付けられるプリント回路基板(PCB)に面を配置する方法であって:
前記半導体装置に最も近く、前記PCBの1つ以上のコア電圧供給面を置くステップを含み:
前記1つ以上のコア電圧供給面のうち、前記半導体に最も近く、一次コア電圧供給面を置くステップと;
前記1つ以上のコア電圧供給面の各々によって駆動される前記半導体装置の回路系が許容し得る供給ノイズの量に基づいて、前記1つ以上のコア電圧供給面のうちの他のコア電圧供給面を、前記一次コア電圧供給面より下に、降順で置くステップと;
前記1つ以上のコア電圧供給面より下に、1つ以上の入出力(I/O)電圧供給面を置くステップとを含み、さらに:
前記1つ以上のコア電圧供給面に最も近く、最低I/O電圧供給面を置くステップと;
前記1つ以上のI/O電圧供給面のうちの他のI/O電圧供給面を、前記最低I/O電圧供給面より下に、電圧を増加させる順序で置くステップとを含む、方法。 - 前記1つ以上のコア電圧供給面を置くステップは、前記半導体装置のクロック回路系に電力を供給し、前記半導体装置の前記クロック回路系に接続するステップを含み、
前記1つ以上のI/O電圧供給面を置くステップは、前記半導体装置のI/O回路系に電力を供給し、前記半導体装置の前記I/O回路系に接続するステップを含む、請求項1に記載の方法。 - 前記PCBの最後から3番目の面を最高電圧I/O電圧供給面に割当てるステップと;
前記PCBの最後から2番目の面を接地面に割当てるステップとをさらに含む、請求項1に記載の方法。 - 前記1つ以上のコア電圧供給面および前記1つ以上のI/O電圧供給面の各々の第1の側に最も近く、第1の接地面を置くステップをさらに含む、請求項1に記載の方法。
- 前記1つ以上のコア電圧供給面および前記1つ以上のI/O電圧供給面の各々の第2の側に最も近く、第2の接地面を置くステップをさらに含む、請求項4に記載の方法。
- 前記1つ以上のコア電圧供給面によって、前記半導体装置におけるクロック回路系を、導電性線路を介して駆動するステップをさらに含む、請求項1に記載の方法。
- 前記1つ以上のI/O電圧供給面によって、前記半導体装置における入出力回路系を、導電性線路を介して駆動するステップをさらに含む、請求項1に記載の方法。
- 半導体装置が取付けられるプリント回路基板(PCB)における面の配置であって、前記PCBは:
前記半導体装置に最も近く置かれる、前記PCBの1つ以上のコア電圧供給面を含み:
前記1つ以上のコア電圧供給面のうち、一次コア電圧供給面が前記半導体装置に最も近く置かれ;
前記1つ以上のコア電圧供給面の各々によって駆動される前記半導体装置の回路系が許容し得る供給ノイズの量に基づいて、前記1つ以上のコア電圧供給面のうちの他のコア電圧供給面が、前記一次コア電圧供給面より下に、降順で置かれ、さらに;
前記1つ以上のコア電圧供給面より下に置かれる1つ以上の入出力(I/O)電圧供給面を含み:
前記1つ以上のコア電圧供給面に最も近く、最低I/O電圧供給面が置かれ;
前記1つ以上のI/O電圧供給面のうちの他のI/O電圧供給面が、前記最低I/O電圧供給面より下に、電圧を増加させる順序で置かれる、配置。 - 前記1つ以上のコア電圧供給面は、前記半導体装置のクロック回路系に電力を供給し、前記半導体装置の前記クロック回路系に接続され、
前記1つ以上のI/O電圧供給面は、前記半導体装置のI/O回路系に電力を供給し、前記半導体装置の前記I/O回路系に接続される、請求項8に記載のPCB。 - 前記PCBの最後から3番目の面の、最高電圧I/O電圧供給面に対する割当てと;
前記PCBの最後から2番目の面の、接地面に対する割当てとをさらに含む、請求項8に記載のPCB。 - 前記1つ以上のコア電圧供給面および前記1つ以上のI/O電圧供給面の各々の第1の側に最も近く置かれる第1の接地面をさらに含む、請求項8に記載のPCB。
- 前記1つ以上のコア電圧供給面および前記1つ以上のI/O電圧供給面の各々の第2の側に最も近く置かれる第2の接地面をさらに含む、請求項11に記載のPCB。
- 前記1つ以上のコア電圧供給面が前記半導体装置におけるクロック回路系を駆動する導電性線路をさらに含む、請求項8に記載のPCB。
- 前記1つ以上のI/O電圧供給面が前記半導体装置における入出力回路系を駆動する導電性線路をさらに含む、請求項8に記載のPCB。
- ダイが取付けられるパッケージ基板における面の配置であって:
前記ダイに最も近く置かれ、前記ダイのクロック回路系に電力を供給するよう接続されるコア電圧供給面と、
1つ以上のコア電圧供給面より下に置かれ、前記ダイのI/O回路系に電力を供給するよう接続されるI/O電圧供給面とを含む、配置。 - 前記コア電圧供給面および1つ以上の他のコア電圧供給面は、前記コア電圧供給面の各々によって駆動される前記ダイの回路系が許容し得る供給ノイズの量に基づいて、前記ダイに最も近く、かつ前記ダイより下に、降順で置かれる、請求項15に記載のパッケージ基板。
- 前記I/O電圧供給面および1つ以上の他のI/O電圧供給面は、前記コア電圧供給面より下に、電圧を増加させる順序で置かれる、請求項15に記載のパッケージ基板。
- 前記コア電圧供給面が前記ダイにおける前記クロック回路系を駆動する導電性線路と、
前記I/O電圧供給面が前記ダイにおける前記入出力回路系を駆動する導電性線路とをさらに含む、請求項15に記載のパッケージ基板。
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