JPH06244305A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
- Publication number
- JPH06244305A JPH06244305A JP5054747A JP5474793A JPH06244305A JP H06244305 A JPH06244305 A JP H06244305A JP 5054747 A JP5054747 A JP 5054747A JP 5474793 A JP5474793 A JP 5474793A JP H06244305 A JPH06244305 A JP H06244305A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- ceramic substrate
- layer
- lsi chip
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 高速・高周波で信号歪みが小さく、しかも給
電系の電圧降下、電源ノイズが低減され、大形基板の使
用および多端子化が可能になり、大規模、高速マルチチ
ップモジュールを実現することができるマルチチップモ
ジュールを提供することを目的とするものである。 【構成】 積層セラミック基板の表面層であってＬＳＩ
チップが搭載されている側の面に、入出力パッドが形成
され、積層セラミック基板の表面層であってＬＳＩチッ
プが搭載されている側の面とは反対の面に、電源端子が
設けられ、高精度に特性インピーダンス制御された信号
線によって、ＬＳＩチップと入出力パッドとが接続され
ているものである。
電系の電圧降下、電源ノイズが低減され、大形基板の使
用および多端子化が可能になり、大規模、高速マルチチ
ップモジュールを実現することができるマルチチップモ
ジュールを提供することを目的とするものである。 【構成】 積層セラミック基板の表面層であってＬＳＩ
チップが搭載されている側の面に、入出力パッドが形成
され、積層セラミック基板の表面層であってＬＳＩチッ
プが搭載されている側の面とは反対の面に、電源端子が
設けられ、高精度に特性インピーダンス制御された信号
線によって、ＬＳＩチップと入出力パッドとが接続され
ているものである。
Description
【０００１】
【産業上の利用分野】本発明は、積層セラミック基板を
用いたマルチチップモジュールに関する。
用いたマルチチップモジュールに関する。
【０００２】
【従来の技術】従来、小形で高機能な高速電子回路モジ
ュールを実現するために、高分子樹脂を層間絶縁膜と
し、その内部に複数の配線層と多層セラミック電源層と
で構成される樹脂多層配線板に、複数のＬＳＩチップを
搭載するマルチチップモジュールが開発されている。
ュールを実現するために、高分子樹脂を層間絶縁膜と
し、その内部に複数の配線層と多層セラミック電源層と
で構成される樹脂多層配線板に、複数のＬＳＩチップを
搭載するマルチチップモジュールが開発されている。
【０００３】この中でも、抵抗率が小さくめっき等の技
術で容易に製膜可能な銅を、樹脂多層配層の導体として
用い、誘電率が小さいポリイミド樹脂を、配線層間の絶
縁材料として用いた銅ポリイミド樹脂多層配線板技術が
注目されている。この技術については、本願特許出願人
が「銅ポリイミド樹脂多層配線板を用いた電子回路モジ
ュール」という発明の名称で、特願平１−０５３，５０
０号において提案している。
術で容易に製膜可能な銅を、樹脂多層配層の導体として
用い、誘電率が小さいポリイミド樹脂を、配線層間の絶
縁材料として用いた銅ポリイミド樹脂多層配線板技術が
注目されている。この技術については、本願特許出願人
が「銅ポリイミド樹脂多層配線板を用いた電子回路モジ
ュール」という発明の名称で、特願平１−０５３，５０
０号において提案している。
【０００４】この電子回路モジュールの樹脂多層配線層
において、高速信号伝送に不可欠な信号の特性インピー
ダンスを高精度に制御するために、信号線をストリップ
ライン構造またはマイクロストリップライン構造にして
いる点に特徴がある。また、ＬＳＩチップに電源を供給
する給電ヴィアホールが樹脂配線層を貫通し、この樹脂
配線層が多層積層セラミック基板に搭載され、この多層
積層セラミック基板中に形成された複数の電源層に給電
ヴィアホールが接続されている。
において、高速信号伝送に不可欠な信号の特性インピー
ダンスを高精度に制御するために、信号線をストリップ
ライン構造またはマイクロストリップライン構造にして
いる点に特徴がある。また、ＬＳＩチップに電源を供給
する給電ヴィアホールが樹脂配線層を貫通し、この樹脂
配線層が多層積層セラミック基板に搭載され、この多層
積層セラミック基板中に形成された複数の電源層に給電
ヴィアホールが接続されている。
【０００５】図４は、従来のマルチチップモジュールに
おける信号入出力端子構造の説明図であり、信号入出力
端子を積層セラミック基板の下面に配置する構造の説明
図である。
おける信号入出力端子構造の説明図であり、信号入出力
端子を積層セラミック基板の下面に配置する構造の説明
図である。
【０００６】説明の便宜上、１チップで構成し、２信
号、３電源（ＧＮＤを含む）を有するものとしてある。
号、３電源（ＧＮＤを含む）を有するものとしてある。
【０００７】図４に示す従来例においては、積層セラミ
ック基板２１の下面（ＬＳＩチップ２３が搭載されてい
る面とは反対の面）に、信号入出力端子２６１、２６２
と電源端子２１０とが配置されている。この従来例にお
いて、信号が通過する信号ヴィアホール２６１ｖ、２６
２ｖが積層セラミック基板２１内に数ｍｍも存在し、そ
の信号ヴィアホール２６１ｖ、２６２ｖのインピーダン
ス制御が困難であるために、波形歪みを生じるだけでな
く、信号入出力端子２６１に接続された信号ヴィアホー
ル２６１ｖと信号入出力端子２６２に接続された信号ヴ
ィアホール２６２ｖとの間で平行部分が存在するので漏
話が発生し、またこの漏話のために高速化できないとい
う問題がある。また、インピーダンス整合、漏話対策の
ために、信号入出力端子２６１ｖ、２６２ｖをグランド
で囲う必要があるので、信号や電源に使用できる端子数
が減少する。したがって、図４に示す従来例は、高速
化、多端子化が困難であるという問題がある。
ック基板２１の下面（ＬＳＩチップ２３が搭載されてい
る面とは反対の面）に、信号入出力端子２６１、２６２
と電源端子２１０とが配置されている。この従来例にお
いて、信号が通過する信号ヴィアホール２６１ｖ、２６
２ｖが積層セラミック基板２１内に数ｍｍも存在し、そ
の信号ヴィアホール２６１ｖ、２６２ｖのインピーダン
ス制御が困難であるために、波形歪みを生じるだけでな
く、信号入出力端子２６１に接続された信号ヴィアホー
ル２６１ｖと信号入出力端子２６２に接続された信号ヴ
ィアホール２６２ｖとの間で平行部分が存在するので漏
話が発生し、またこの漏話のために高速化できないとい
う問題がある。また、インピーダンス整合、漏話対策の
ために、信号入出力端子２６１ｖ、２６２ｖをグランド
で囲う必要があるので、信号や電源に使用できる端子数
が減少する。したがって、図４に示す従来例は、高速
化、多端子化が困難であるという問題がある。
【０００８】図５は、従来の他のマルチチップモジュー
ルにおける信号入出力端子構造の説明図であり、図５
（１）は、積層セラミック基板の上面の周縁部に信号入
出力端子を配置する構造の説明図である。図５（２）
は、図５（１）に示す入出力パッドＰ３２、信号入出力
端子３６２を含めた端子群を図５（１）中、上から見た
図であり、拡大して示してある。
ルにおける信号入出力端子構造の説明図であり、図５
（１）は、積層セラミック基板の上面の周縁部に信号入
出力端子を配置する構造の説明図である。図５（２）
は、図５（１）に示す入出力パッドＰ３２、信号入出力
端子３６２を含めた端子群を図５（１）中、上から見た
図であり、拡大して示してある。
【０００９】説明の便宜上、１チップで構成し、２信
号、３電源（ＧＮＤを含む）を有するものとしてあ
る。。
号、３電源（ＧＮＤを含む）を有するものとしてあ
る。。
【００１０】図５に示す従来例においては、積層セラミ
ック基板２１の上面（ＬＳＩチップ３３が搭載されてい
る面と同じ面）に、信号入出力端子３６１、３６２と電
源端子３１０とが配置されている。この従来例におい
て、図５（２）に示す電源端子３１０が積層セラミック
基板３１の周縁に存在するので、積層セラミック基板３
１の中央部における電源層の電位と、積層セラミック基
板３１の周縁部における電源層の電位とに差が生じる。
特に、積層セラミック基板３１を大型化し、多数のＬＳ
Ｉチップを搭載した大規模マルチチップモジュールにお
いては電流が増大するために、積層セラミック基板３１
の中心付近にＬＳＩチップ３３を搭載した場合に大きな
問題となる。つまり、ＬＳＩチップ３３に実際に供給さ
れる電圧が最大２．４％程度低下し、ＬＳＩチップ３３
の動作に歪みが生じ、最悪の場合には所望の回路機能動
作が保証できなくなることがあるという問題がある。
ック基板２１の上面（ＬＳＩチップ３３が搭載されてい
る面と同じ面）に、信号入出力端子３６１、３６２と電
源端子３１０とが配置されている。この従来例におい
て、図５（２）に示す電源端子３１０が積層セラミック
基板３１の周縁に存在するので、積層セラミック基板３
１の中央部における電源層の電位と、積層セラミック基
板３１の周縁部における電源層の電位とに差が生じる。
特に、積層セラミック基板３１を大型化し、多数のＬＳ
Ｉチップを搭載した大規模マルチチップモジュールにお
いては電流が増大するために、積層セラミック基板３１
の中心付近にＬＳＩチップ３３を搭載した場合に大きな
問題となる。つまり、ＬＳＩチップ３３に実際に供給さ
れる電圧が最大２．４％程度低下し、ＬＳＩチップ３３
の動作に歪みが生じ、最悪の場合には所望の回路機能動
作が保証できなくなることがあるという問題がある。
【００１１】また、図５（１）に破線で示す位置に給電
ヴィアホールを設けた場合には、この給電ヴィアホール
を介して電源端子３１０を電源層３７に接続した後、給
電ヴィアホール３９でＬＳＩチップ３３に再度接続され
るので、電流経路が長くなり、電圧降下および電源ノイ
ズの影響が大きくなるという問題がある。
ヴィアホールを設けた場合には、この給電ヴィアホール
を介して電源端子３１０を電源層３７に接続した後、給
電ヴィアホール３９でＬＳＩチップ３３に再度接続され
るので、電流経路が長くなり、電圧降下および電源ノイ
ズの影響が大きくなるという問題がある。
【００１２】図６は、「マルチチップ多層基板への給電
方法に関する１考察：１９９０年、電子情報通信学会全
国大会Ｃ−５８７」に記載されている電圧降下分布のシ
ミュレーション結果例を示す図である。このシミュレー
ション結果例から、積層セラミック基板３１の電流経路
と電圧降下率との関係がわかる。
方法に関する１考察：１９９０年、電子情報通信学会全
国大会Ｃ−５８７」に記載されている電圧降下分布のシ
ミュレーション結果例を示す図である。このシミュレー
ション結果例から、積層セラミック基板３１の電流経路
と電圧降下率との関係がわかる。
【００１３】また、図５に示す従来例は、図４示す従来
例の場合と同様の理由で、信号端子３６２をグランドで
囲う（図５（２）に示してある）必要があるので、信号
や電源に使える端子数が減少する。したがって、高速
化、多端子化が困難であるという問題がある。
例の場合と同様の理由で、信号端子３６２をグランドで
囲う（図５（２）に示してある）必要があるので、信号
や電源に使える端子数が減少する。したがって、高速
化、多端子化が困難であるという問題がある。
【００１４】
【発明が解決しようとする課題】本発明は、高速・高周
波で信号歪みが小さく、しかも給電系の電圧降下、電源
ノイズが低減され、大形基板の使用および多端子化が可
能になり、大規模、高速マルチチップモジュールを実現
することができるマルチチップモジュールを提供するこ
とを目的とするものである。
波で信号歪みが小さく、しかも給電系の電圧降下、電源
ノイズが低減され、大形基板の使用および多端子化が可
能になり、大規模、高速マルチチップモジュールを実現
することができるマルチチップモジュールを提供するこ
とを目的とするものである。
【００１５】
【課題を解決するための手段】本発明は、積層セラミッ
ク基板の表面層であってＬＳＩチップが搭載されている
側の面に、入出力パッドが形成され、積層セラミック基
板の表面層であってＬＳＩチップが搭載されている側の
面とは反対の面に、電源端子が設けられ、高精度に特性
インピーダンス制御された信号線によって、ＬＳＩチッ
プと入出力パッドとが接続されているものである。
ク基板の表面層であってＬＳＩチップが搭載されている
側の面に、入出力パッドが形成され、積層セラミック基
板の表面層であってＬＳＩチップが搭載されている側の
面とは反対の面に、電源端子が設けられ、高精度に特性
インピーダンス制御された信号線によって、ＬＳＩチッ
プと入出力パッドとが接続されているものである。
【００１６】
【作用】本発明は、積層セラミック基板の表面層であっ
てＬＳＩチップが搭載されている側の面に、入出力パッ
ドが形成され、積層セラミック基板の表面層であってＬ
ＳＩチップが搭載されている側の面とは反対の面に、電
源端子が設けられ、高精度に特性インピーダンス制御さ
れた信号線によって、ＬＳＩチップと入出力パッドとが
接続されているので、高速・高周波で信号歪みが小さ
く、しかも給電系の電圧降下、電源ノイズを低減でき、
大形基板の使用および多端子化が可能になり、大規模、
高速マルチチップモジュールを実現できる。
てＬＳＩチップが搭載されている側の面に、入出力パッ
ドが形成され、積層セラミック基板の表面層であってＬ
ＳＩチップが搭載されている側の面とは反対の面に、電
源端子が設けられ、高精度に特性インピーダンス制御さ
れた信号線によって、ＬＳＩチップと入出力パッドとが
接続されているので、高速・高周波で信号歪みが小さ
く、しかも給電系の電圧降下、電源ノイズを低減でき、
大形基板の使用および多端子化が可能になり、大規模、
高速マルチチップモジュールを実現できる。
【００１７】
【実施例】図１は、本発明の第１実施例であるマルチチ
ップモジュールを示す縦断面図である。
ップモジュールを示す縦断面図である。
【００１８】この第１実施例は、複数のチップで構成さ
れているが、説明の便宜上、１チップで構成し、２信
号、３電源を有するものとしてある。なお、３電源の中
には、グランドＧＮＤを含めてある。
れているが、説明の便宜上、１チップで構成し、２信
号、３電源を有するものとしてある。なお、３電源の中
には、グランドＧＮＤを含めてある。
【００１９】第１実施例のマルチチップモジュールは、
積層セラミック基板１に樹脂配線層２が搭載され、この
樹脂配線層２の表面に配線を介してＬＳＩチップ３が搭
載されており、入出力パッドＰ１、Ｐ２は、積層セラミ
ック基板１の表面層であってＬＳＩチップ３が搭載され
ている側の面（図１における上面）の周縁に形成され、
電源端子１０は、積層セラミック基板１の表面層であっ
てＬＳＩチップ３が搭載されている側の面とは反対の面
（図１における下面）に設けられている。
積層セラミック基板１に樹脂配線層２が搭載され、この
樹脂配線層２の表面に配線を介してＬＳＩチップ３が搭
載されており、入出力パッドＰ１、Ｐ２は、積層セラミ
ック基板１の表面層であってＬＳＩチップ３が搭載され
ている側の面（図１における上面）の周縁に形成され、
電源端子１０は、積層セラミック基板１の表面層であっ
てＬＳＩチップ３が搭載されている側の面とは反対の面
（図１における下面）に設けられている。
【００２０】樹脂配線層２は、樹脂絶縁膜Ｆ１と、信号
線４と、グランド層５とで構成され、特性インピーダン
ス制御されたストリップライン構造を有するものであ
り、樹脂絶縁膜Ｆ１は、銅ポリイミドで構成されてい
る。
線４と、グランド層５とで構成され、特性インピーダン
ス制御されたストリップライン構造を有するものであ
り、樹脂絶縁膜Ｆ１は、銅ポリイミドで構成されてい
る。
【００２１】積層セラミック基板１は、その内部に、電
源層７と、高精度に特性インピーダンス制御されたスト
リップライン構造の特性インピーダンス形成用グランド
層８と、給電ヴィアホール９とを有する。特性インピー
ダンス形成用グランド層８は、インピーダンス制御され
た積層セラミック基板の内層配線の例であり、信号の反
射を抑え、マッチングを取るものである。
源層７と、高精度に特性インピーダンス制御されたスト
リップライン構造の特性インピーダンス形成用グランド
層８と、給電ヴィアホール９とを有する。特性インピー
ダンス形成用グランド層８は、インピーダンス制御され
た積層セラミック基板の内層配線の例であり、信号の反
射を抑え、マッチングを取るものである。
【００２２】電源端子１０は、電源Ｖ１、Ｖ２とグラン
ドＧＮＤを含めた端子であり、電源層７のそれぞれと接
続する給電ヴィアホール９に直付けされ、積層セラミッ
ク基板１の下面に設けられている。
ドＧＮＤを含めた端子であり、電源層７のそれぞれと接
続する給電ヴィアホール９に直付けされ、積層セラミッ
ク基板１の下面に設けられている。
【００２３】つまり、第１実施例は、ＬＳＩチップ３の
信号端子が、インピーダンス制御された積層セラミック
基板１の内層配線と樹脂配線層２とを経由して、入出力
パッドＰ１、Ｐ２に接続され、電源端子１０が、積層セ
ラミック基板１の内層に設けられた電源層７と信号層内
の給電ヴィアホール９とを介して、ＬＳＩチップ３の電
源端子に接続されている。
信号端子が、インピーダンス制御された積層セラミック
基板１の内層配線と樹脂配線層２とを経由して、入出力
パッドＰ１、Ｐ２に接続され、電源端子１０が、積層セ
ラミック基板１の内層に設けられた電源層７と信号層内
の給電ヴィアホール９とを介して、ＬＳＩチップ３の電
源端子に接続されている。
【００２４】ＬＳＩチップ３の信号端子は、樹脂配線層
２内の信号線４、樹脂配線層２内の層間接続用ヴィアホ
ールを経由した後、積層セラミック基板１内の層間接続
用ヴィアホールを経由し、高度に特性インピーダンス制
御されたストリップライン構造の特性インピーダンス形
成用グランド層８を経由し、積層セラミック基板１の周
縁部に形成された入出力パッドＰ１、Ｐ２に接続されて
いる。
２内の信号線４、樹脂配線層２内の層間接続用ヴィアホ
ールを経由した後、積層セラミック基板１内の層間接続
用ヴィアホールを経由し、高度に特性インピーダンス制
御されたストリップライン構造の特性インピーダンス形
成用グランド層８を経由し、積層セラミック基板１の周
縁部に形成された入出力パッドＰ１、Ｐ２に接続されて
いる。
【００２５】上記第１実施例において、電源端子１０が
積層セラミック基板１の下面に設けられているので、電
源端子１０が設けられている積層セラミック基板１の部
位とは無関係に、積層セラミック基板１の厚さ程度にま
で、給電経路を短縮できる。したがって、電源層７の抵
抗による電圧降下、電源層７のインダクタンスによる電
源ノイズの影響を大幅に低減することができる。
積層セラミック基板１の下面に設けられているので、電
源端子１０が設けられている積層セラミック基板１の部
位とは無関係に、積層セラミック基板１の厚さ程度にま
で、給電経路を短縮できる。したがって、電源層７の抵
抗による電圧降下、電源層７のインダクタンスによる電
源ノイズの影響を大幅に低減することができる。
【００２６】なお、第１実施例では、積層セラミック基
板１内の信号線の構造をストリップライン構造にしてあ
るが、このストリップライン構造の代わりにマイクロス
トリップライン構造を採用してもよい。また、入出力パ
ッドＰ１、Ｐ２を積層セラミック基板１の表面に設置す
る代わりに、樹脂配線層２の表面に配置するようにして
もよい。
板１内の信号線の構造をストリップライン構造にしてあ
るが、このストリップライン構造の代わりにマイクロス
トリップライン構造を採用してもよい。また、入出力パ
ッドＰ１、Ｐ２を積層セラミック基板１の表面に設置す
る代わりに、樹脂配線層２の表面に配置するようにして
もよい。
【００２７】図２は、本発明の第２実施例であるマルチ
チップモジュールを示す縦断面図である。複数のチップ
で構成されているが、説明の便宜上、１チップで構成
し、２信号、２電源を有するものとしてある。なお、２
電源の中には、グランドＧＮＤを含めてある。
チップモジュールを示す縦断面図である。複数のチップ
で構成されているが、説明の便宜上、１チップで構成
し、２信号、２電源を有するものとしてある。なお、２
電源の中には、グランドＧＮＤを含めてある。
【００２８】この第２実施例は、基本的には、第１実施
例と同じであるが、第１実施例に使用されている樹脂配
線層２を削除したものである。つまり、ＬＳＩチップ３
ｂの信号端子に接続された信号線４ｂは、積層セラミッ
ク基板１と同じ積層セラミック基板１ｂの表面を経由
し、積層セラミック基板１ｂ内の層間接続用ヴィアホー
ルを経由した後、特性インピーダンス形成用グランド層
８ｂを経由し、積層セラミック基板１ｂの周縁部に形成
された入出力パッドＰ１ｂ、Ｐ２ｂにそれぞれ入出力用
信号端子６１ｂ、６２ｂが接続されれている。
例と同じであるが、第１実施例に使用されている樹脂配
線層２を削除したものである。つまり、ＬＳＩチップ３
ｂの信号端子に接続された信号線４ｂは、積層セラミッ
ク基板１と同じ積層セラミック基板１ｂの表面を経由
し、積層セラミック基板１ｂ内の層間接続用ヴィアホー
ルを経由した後、特性インピーダンス形成用グランド層
８ｂを経由し、積層セラミック基板１ｂの周縁部に形成
された入出力パッドＰ１ｂ、Ｐ２ｂにそれぞれ入出力用
信号端子６１ｂ、６２ｂが接続されれている。
【００２９】すなわち、第２実施例は、積層セラミック
基板１ｂの表面層であってＬＳＩチップ３ｂが搭載され
ている側の面に、入出力パッドＰ１ｂ、Ｐ２ｂが形成さ
れ、積層セラミック基板１ｂの表面層であってＬＳＩチ
ップ３ｂが搭載されている側の面とは反対の面に、電源
端子１０ｂが設けられ、ＬＳＩチップ３ｂの信号端子
が、積層セラミック基板１ｂの表面配線を経由して、入
出力パッドＰ１ｂ、Ｐ２ｂに接続され、電源端子１０ｂ
が、積層セラミック基板１ｂの内層に設けられた電源層
７ｂと信号層内の給電ヴィアホール９ｂとを介して、Ｌ
ＳＩチップ３ｂに給電されている。
基板１ｂの表面層であってＬＳＩチップ３ｂが搭載され
ている側の面に、入出力パッドＰ１ｂ、Ｐ２ｂが形成さ
れ、積層セラミック基板１ｂの表面層であってＬＳＩチ
ップ３ｂが搭載されている側の面とは反対の面に、電源
端子１０ｂが設けられ、ＬＳＩチップ３ｂの信号端子
が、積層セラミック基板１ｂの表面配線を経由して、入
出力パッドＰ１ｂ、Ｐ２ｂに接続され、電源端子１０ｂ
が、積層セラミック基板１ｂの内層に設けられた電源層
７ｂと信号層内の給電ヴィアホール９ｂとを介して、Ｌ
ＳＩチップ３ｂに給電されている。
【００３０】この第２実施例は、第１実施例と同様に、
電源端子１０ｂが積層セラミック基板１ｂの下面に設け
られているので、電源端子１０ｂが設けられている積層
セラミック基板１ｂの部位とは無関係に、積層セラミッ
ク基板１ｂの厚さ程度にまで、給電経路を短縮できる。
したがって、電源層７ｂの抵抗による電圧降下、電源層
７ｂのインダクタンスによる電源ノイズの影響を大幅に
低減できる。
電源端子１０ｂが積層セラミック基板１ｂの下面に設け
られているので、電源端子１０ｂが設けられている積層
セラミック基板１ｂの部位とは無関係に、積層セラミッ
ク基板１ｂの厚さ程度にまで、給電経路を短縮できる。
したがって、電源層７ｂの抵抗による電圧降下、電源層
７ｂのインダクタンスによる電源ノイズの影響を大幅に
低減できる。
【００３１】また、第２実施例は、第１実施例と比較す
ると、積層セラミック基板１ｂの上面に設けられた信号
線４ｂの特性インピーダンスを高精度に制御することは
困難であり、また、積層セラミック基板１ｂの上面に絶
縁層を有しないので電源端子の展開が困難であり、電源
端子の数、信号線の数を多く設けることが困難であるも
のの、構造が簡単であるという利点がある。
ると、積層セラミック基板１ｂの上面に設けられた信号
線４ｂの特性インピーダンスを高精度に制御することは
困難であり、また、積層セラミック基板１ｂの上面に絶
縁層を有しないので電源端子の展開が困難であり、電源
端子の数、信号線の数を多く設けることが困難であるも
のの、構造が簡単であるという利点がある。
【００３２】なお、第２実施例では、ＬＳＩチップ３ｂ
の信号端子が、積層セラミック基板１ｂの上面配線を経
由して、入出力パッドＰ１ｂ、Ｐ２ｂに接続されている
が、積層セラミック基板１ｂの上面配線を経由する代わ
りに、インピーダンス制御された積層セラミック基板１
ｂの内層配線を経由して、ＬＳＩチップ３ｂの信号端子
を入出力パッドＰ１ｂ、Ｐ２ｂに接続するようにしても
よい。、図３は、本発明の第３実施例であるマルチチッ
プモジュールを示す縦断面図である。複数のチップで構
成されているが、説明の便宜上、１チップで構成し、２
信号、３電源を有するものとしてある。なお、３電源の
中には、グランドＧＮＤを含めてある。
の信号端子が、積層セラミック基板１ｂの上面配線を経
由して、入出力パッドＰ１ｂ、Ｐ２ｂに接続されている
が、積層セラミック基板１ｂの上面配線を経由する代わ
りに、インピーダンス制御された積層セラミック基板１
ｂの内層配線を経由して、ＬＳＩチップ３ｂの信号端子
を入出力パッドＰ１ｂ、Ｐ２ｂに接続するようにしても
よい。、図３は、本発明の第３実施例であるマルチチッ
プモジュールを示す縦断面図である。複数のチップで構
成されているが、説明の便宜上、１チップで構成し、２
信号、３電源を有するものとしてある。なお、３電源の
中には、グランドＧＮＤを含めてある。
【００３３】この第３実施例は、基本的には、第１実施
例と同じであるが、第１実施例に使用されている樹脂配
線層２の代わりに、薄膜配線層２ｃを設けたものであ
る。すなわち、第３実施例は、積層セラミック基板１と
同様の積層セラミック基板１ｃの表面に薄膜配線層２ｃ
を設けたものであり、薄膜配線層２ｃの薄膜は、たとえ
ばＳｉＯ2 で構成されている。
例と同じであるが、第１実施例に使用されている樹脂配
線層２の代わりに、薄膜配線層２ｃを設けたものであ
る。すなわち、第３実施例は、積層セラミック基板１と
同様の積層セラミック基板１ｃの表面に薄膜配線層２ｃ
を設けたものであり、薄膜配線層２ｃの薄膜は、たとえ
ばＳｉＯ2 で構成されている。
【００３４】つまり、第３実施例は、薄膜配線層２ｃと
この薄膜配線層２ｃを搭載した積層セラミック基板１ｃ
とを有し、積層セラミック基板１ｃの表面層であってＬ
ＳＩチップ３ｃが搭載されている側の面に、入出力パッ
ドＰ１ｃ、Ｐ２ｃが形成され、積層セラミック基板１ｃ
の表面層であってＬＳＩチップ３ｃが搭載されている側
の面とは反対の面に、電源端子１０ｃが設けられ、ＬＳ
Ｉチップ３ｃの信号端子が、薄膜配線層２ｃとインピー
ダンス制御された積層セラミック基板１ｃの内層配線と
薄膜配線層２ｃとを経由して、入出力パッドＰ１ｃ、Ｐ
２ｃに接続され、電源端子１０ｃが、積層セラミック基
板１ｃの内層に設けられた電源層７ｃと信号層内の給電
ヴィアホール９ｃとを介して、ＬＳＩチップ３ｃに接続
されている。
この薄膜配線層２ｃを搭載した積層セラミック基板１ｃ
とを有し、積層セラミック基板１ｃの表面層であってＬ
ＳＩチップ３ｃが搭載されている側の面に、入出力パッ
ドＰ１ｃ、Ｐ２ｃが形成され、積層セラミック基板１ｃ
の表面層であってＬＳＩチップ３ｃが搭載されている側
の面とは反対の面に、電源端子１０ｃが設けられ、ＬＳ
Ｉチップ３ｃの信号端子が、薄膜配線層２ｃとインピー
ダンス制御された積層セラミック基板１ｃの内層配線と
薄膜配線層２ｃとを経由して、入出力パッドＰ１ｃ、Ｐ
２ｃに接続され、電源端子１０ｃが、積層セラミック基
板１ｃの内層に設けられた電源層７ｃと信号層内の給電
ヴィアホール９ｃとを介して、ＬＳＩチップ３ｃに接続
されている。
【００３５】第３実施例は、第１実施例と同様に、電源
端子１０ｃが積層セラミック基板１ｃの下面に設けられ
ているので、電源端子１０ｃが設けられている積層セラ
ミック基板１ｃの部位とは無関係に、積層セラミック基
板１ｃの厚さ程度にまで、給電経路を短縮できる。した
がって、電源層７ｃの抵抗による電圧降下、電源層７ｃ
のインダクタンスによる電源ノイズの影響を大幅に低減
することができる。
端子１０ｃが積層セラミック基板１ｃの下面に設けられ
ているので、電源端子１０ｃが設けられている積層セラ
ミック基板１ｃの部位とは無関係に、積層セラミック基
板１ｃの厚さ程度にまで、給電経路を短縮できる。した
がって、電源層７ｃの抵抗による電圧降下、電源層７ｃ
のインダクタンスによる電源ノイズの影響を大幅に低減
することができる。
【００３６】また、第３実施例は、第１実施例と第２実
施例との中間的な特徴を有し、第１実施例と比較する
と、積層セラミック基板１ｃの上面に設けた信号線４ｃ
の特性インピーダンスを高精度に制御することがやや困
難であるが、電源端子数は、第１実施例の場合と同等に
確保できる。また、第３実施例における構造の簡単さ
は、第１実施例と第２実施例との中間である。
施例との中間的な特徴を有し、第１実施例と比較する
と、積層セラミック基板１ｃの上面に設けた信号線４ｃ
の特性インピーダンスを高精度に制御することがやや困
難であるが、電源端子数は、第１実施例の場合と同等に
確保できる。また、第３実施例における構造の簡単さ
は、第１実施例と第２実施例との中間である。
【００３７】なお、第３実施例においては、積層セラミ
ック基板１ｃの表面層であってＬＳＩチップ３ｃが搭載
されている側の面に、入出力パッドＰ１ｃ、Ｐ２ｃが形
成されているが、薄膜配線層２ｃに入出力パッドＰ１
ｃ、Ｐ２ｃを形成するようにしてもよい。また、第３実
施例では、ＬＳＩチップ３ｃの信号端子が、薄膜配線層
２ｃとインピーダンス制御された積層セラミック基板１
ｃの内層配線とを経由して、入出力パッドＰ１ｃ、Ｐ２
ｃに接続されているが、このようにする代わりに、薄膜
配線層２ｃを経由し、インピーダンス制御された積層セ
ラミック基板１ｃの内層配線を経由せずに積層セラミッ
ク基板１ｃの表面を経由することによって、ＬＳＩチッ
プ３ｃの信号端子を入出力パッドＰ１ｃ、Ｐ２ｃに接続
するようにしてもよい。
ック基板１ｃの表面層であってＬＳＩチップ３ｃが搭載
されている側の面に、入出力パッドＰ１ｃ、Ｐ２ｃが形
成されているが、薄膜配線層２ｃに入出力パッドＰ１
ｃ、Ｐ２ｃを形成するようにしてもよい。また、第３実
施例では、ＬＳＩチップ３ｃの信号端子が、薄膜配線層
２ｃとインピーダンス制御された積層セラミック基板１
ｃの内層配線とを経由して、入出力パッドＰ１ｃ、Ｐ２
ｃに接続されているが、このようにする代わりに、薄膜
配線層２ｃを経由し、インピーダンス制御された積層セ
ラミック基板１ｃの内層配線を経由せずに積層セラミッ
ク基板１ｃの表面を経由することによって、ＬＳＩチッ
プ３ｃの信号端子を入出力パッドＰ１ｃ、Ｐ２ｃに接続
するようにしてもよい。
【００３８】
【発明の効果】本発明によれば、銅ポリイミド配線板を
用いたマルチチップモジュールにおいて、信号用入出力
端子と電源端子とを分離して、別々の面から取り出すよ
うにしたので、信号用入出力端子と電源端子とを最適な
電気特性に設計することが容易になり、高速・高周波で
信号歪みが小さく、しかも給電系の電圧降下、電源ノイ
ズを低減できるので、大形基板の使用および多端子化が
可能になり、大規模、高速マルチチップモジュールを実
現することできるという効果を奏する。
用いたマルチチップモジュールにおいて、信号用入出力
端子と電源端子とを分離して、別々の面から取り出すよ
うにしたので、信号用入出力端子と電源端子とを最適な
電気特性に設計することが容易になり、高速・高周波で
信号歪みが小さく、しかも給電系の電圧降下、電源ノイ
ズを低減できるので、大形基板の使用および多端子化が
可能になり、大規模、高速マルチチップモジュールを実
現することできるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施例であるマルチチップモジュ
ールを示す縦断面図である。
ールを示す縦断面図である。
【図２】本発明の第２実施例であるマルチチップモジュ
ールを示す縦断面図である。
ールを示す縦断面図である。
【図３】本発明の第３実施例であるマルチチップモジュ
ールを示す縦断面図である。
ールを示す縦断面図である。
【図４】従来のマルチチップモジュールにおける信号入
出力端子構造の説明図であり、信号入出力端子を積層セ
ラミック基板の下面に配置する構造の説明図である。
出力端子構造の説明図であり、信号入出力端子を積層セ
ラミック基板の下面に配置する構造の説明図である。
【図５】従来の他のマルチチップモジュールにおける信
号入出力端子構造の説明図であり、図５（１）は、積層
セラミック基板の上面の周縁部に信号入出力端子を配置
する構造の説明図である。図５（２）は、図５（１）に
示す信号入出力端子３６２を含めた端子群を図５（１）
の上から見た拡大図である。
号入出力端子構造の説明図であり、図５（１）は、積層
セラミック基板の上面の周縁部に信号入出力端子を配置
する構造の説明図である。図５（２）は、図５（１）に
示す信号入出力端子３６２を含めた端子群を図５（１）
の上から見た拡大図である。
【図６】電圧降下分布のシミュレーション結果例を示す
図である。
図である。
１、１ｂ、１ｃ、２１、３１…積層セラミック基板、 ２、２２、３２…樹脂配線層、 ２ｃ…薄膜配線層、 ３、３ｂ、３ｃ、２３、３３…ＬＳＩチップ、 ４、４ｂ、４ｃ、２４、３４…信号線、 ５、２５、３５…グランド層、 ６１、６２、６１ｂ、６２ｂ、６１ｃ、６２ｃ、２６
１、２６２、３６１、３６２…信号入出力端子、 ７（Ｖ１、Ｖ２、ＧＮＤ）、７ｂ（Ｖ１ｂ、Ｖ２ｂ、Ｇ
ＮＤ）、７ｃ（Ｖ１ｃ、Ｖ２ｃ、ＧＮＤ）、２７（Ｖ２
１、Ｖ２２、ＧＮＤ）、３７（Ｖ３１、Ｖ３２、ＧＮ
Ｄ）…電源層、 ８、８ｂ、８ｃ…特性インピーダンス形成用グランド
層、 ９、９ｂ、９ｃ、３６…給電ヴィアホール、 ２６１ｖ、２６２ｖ…信号ヴィアホール、 １０、１０ｂ、１０ｃ、２８（Ｖ２１、Ｖ２２、ＧＮ
Ｄ）、３８（Ｖ３１、Ｖ３２、ＧＮＤ）…電源端子。
１、２６２、３６１、３６２…信号入出力端子、 ７（Ｖ１、Ｖ２、ＧＮＤ）、７ｂ（Ｖ１ｂ、Ｖ２ｂ、Ｇ
ＮＤ）、７ｃ（Ｖ１ｃ、Ｖ２ｃ、ＧＮＤ）、２７（Ｖ２
１、Ｖ２２、ＧＮＤ）、３７（Ｖ３１、Ｖ３２、ＧＮ
Ｄ）…電源層、 ８、８ｂ、８ｃ…特性インピーダンス形成用グランド
層、 ９、９ｂ、９ｃ、３６…給電ヴィアホール、 ２６１ｖ、２６２ｖ…信号ヴィアホール、 １０、１０ｂ、１０ｃ、２８（Ｖ２１、Ｖ２２、ＧＮ
Ｄ）、３８（Ｖ３１、Ｖ３２、ＧＮＤ）…電源端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/46 Ｈ 6921−4Ｅ Ｌ 6921−4Ｅ // Ｈ０１Ｌ 23/522 Ｈ０１Ｌ 23/52 Ｂ
Claims (3)
- 【請求項１】 樹脂配線層とこの樹脂配線層を搭載した
積層セラミック基板とを有するマルチチップモジュール
において、 上記積層セラミック基板の表面層であってＬＳＩチップ
が搭載されている側の面または上記樹脂配線層に、入出
力パッドが形成され、上記積層セラミック基板の表面層
であって上記ＬＳＩチップが搭載されている側の面とは
反対の面に、電源端子が設けられ、上記ＬＳＩチップの
信号端子が、上記樹脂配線層とインピーダンス制御され
た上記積層セラミック基板の内層配線とを経由して、上
記入出力パッドに接続され、上記電源端子が、上記積層
セラミック基板の内層に設けられた電源層と信号層内の
給電ヴィアホールとを介して、上記ＬＳＩチップに接続
されていることを特徴とするマルチチップモジュール。 - 【請求項２】 積層セラミック基板を有するマルチチッ
プモジュールにおいて、 上記積層セラミック基板の表面層であってＬＳＩチップ
が搭載されている側の面に、入出力パッドが形成され、
上記積層セラミック基板の表面層であって上記ＬＳＩチ
ップが搭載されている側の面とは反対の面に、電源端子
が設けられ、上記ＬＳＩチップの信号端子が、上記積層
セラミック基板の表面配線またはインピーダンス制御さ
れた上記積層セラミック基板の内層配線を経由して、上
記入出力パッドに接続され、上記電源端子が、上記積層
セラミック基板の内層に設けられた電源層と信号層内の
給電ヴィアホールとを介して、上記ＬＳＩチップに給電
されていることを特徴とするマルチチップモジュール。 - 【請求項３】 薄膜配線層とこの薄膜配線層を搭載した
積層セラミック基板とを有するマルチチップモジュール
において、 上記積層セラミック基板の表面層であってＬＳＩチップ
が搭載されている側の面または上記薄膜配線層に、入出
力パッドが形成され、上記積層セラミック基板の表面層
であって上記ＬＳＩチップが搭載されている側の面とは
反対の面に、電源端子が設けられ、上記ＬＳＩチップの
信号端子が、上記薄膜配線層またはインピーダンス制御
された上記積層セラミック基板の内層配線を経由して、
上記入出力パッドに接続され、上記電源端子が、上記積
層セラミック基板の内層に設けられた電源層と信号層内
の給電ヴィアホールとを介して、上記ＬＳＩチップに接
続されていることを特徴とするマルチチップモジュー
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5054747A JP3048205B2 (ja) | 1993-02-19 | 1993-02-19 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5054747A JP3048205B2 (ja) | 1993-02-19 | 1993-02-19 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244305A true JPH06244305A (ja) | 1994-09-02 |
| JP3048205B2 JP3048205B2 (ja) | 2000-06-05 |
Family
ID=12979369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5054747A Expired - Fee Related JP3048205B2 (ja) | 1993-02-19 | 1993-02-19 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048205B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009100440A (ja) * | 2007-09-25 | 2009-05-07 | Hitachi Metals Ltd | 高周波部品及び通信装置 |
| JPWO2008084723A1 (ja) * | 2006-12-28 | 2010-04-30 | 日立金属株式会社 | 高周波部品及び通信装置 |
| JP2011509043A (ja) * | 2008-01-09 | 2011-03-17 | ザイリンクス インコーポレイテッド | プリント回路基板およびパッケージ基板積層の制御による半導体装置のジッタの低減 |
| US8363421B2 (en) | 2008-04-01 | 2013-01-29 | Renesas Electronics Corporation | Semiconductor device having wiring formed on wiring board and electric conductor formed in wiring board and conductor chip formed over wiring |
| JP2013229548A (ja) * | 2012-03-27 | 2013-11-07 | Tdk Corp | 電子部品内蔵基板及びその製造方法 |
-
1993
- 1993-02-19 JP JP5054747A patent/JP3048205B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008084723A1 (ja) * | 2006-12-28 | 2010-04-30 | 日立金属株式会社 | 高周波部品及び通信装置 |
| JP2010161812A (ja) * | 2006-12-28 | 2010-07-22 | Hitachi Metals Ltd | 高周波部品及び通信装置 |
| JP4623330B2 (ja) * | 2006-12-28 | 2011-02-02 | 日立金属株式会社 | 高周波部品及び通信装置 |
| US8326344B2 (en) | 2006-12-28 | 2012-12-04 | Hitachi Metals, Ltd. | High-frequency device and communications apparatus |
| JP2009100440A (ja) * | 2007-09-25 | 2009-05-07 | Hitachi Metals Ltd | 高周波部品及び通信装置 |
| JP2013059033A (ja) * | 2007-09-25 | 2013-03-28 | Hitachi Metals Ltd | 高周波部品及び通信装置 |
| JP2011509043A (ja) * | 2008-01-09 | 2011-03-17 | ザイリンクス インコーポレイテッド | プリント回路基板およびパッケージ基板積層の制御による半導体装置のジッタの低減 |
| US8363421B2 (en) | 2008-04-01 | 2013-01-29 | Renesas Electronics Corporation | Semiconductor device having wiring formed on wiring board and electric conductor formed in wiring board and conductor chip formed over wiring |
| JP2013229548A (ja) * | 2012-03-27 | 2013-11-07 | Tdk Corp | 電子部品内蔵基板及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3048205B2 (ja) | 2000-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4572011B2 (ja) | 半導体デバイスアセンブリ | |
| US4498122A (en) | High-speed, high pin-out LSI chip package | |
| KR910000241B1 (ko) | 반도체장치 | |
| US5185502A (en) | High power, high density interconnect apparatus for integrated circuits | |
| JPS6366993A (ja) | 多層配線基板 | |
| JPH1154921A (ja) | 多層配線基板 | |
| US6495772B2 (en) | High performance dense wire for printed circuit board | |
| US7001834B2 (en) | Integrated circuit and method of manufacturing an integrated circuit and package | |
| US20050121766A1 (en) | Integrated circuit and method of manufacturing an integrated circuit and package | |
| JPH06163794A (ja) | メタルコアタイプの多層リードフレーム | |
| JPH0536857A (ja) | 半導体集積回路実装基板 | |
| JPH06244305A (ja) | マルチチップモジュール | |
| JPS629697A (ja) | 配線板 | |
| US7345363B2 (en) | Semiconductor device with a rewiring level and method for producing the same | |
| JPS61131498A (ja) | 終端回路配線構造 | |
| JPH09321176A (ja) | 半導体用パッケージ | |
| JP2580727B2 (ja) | 多層プリント基板の配線方法 | |
| JP2014179535A (ja) | 回路基板、回路基板の製造方法 | |
| JP2005327903A (ja) | 半導体装置 | |
| JPH05226500A (ja) | 実装回路基板 | |
| JPS6319896A (ja) | 多層配線基板 | |
| JPH0425144A (ja) | ３層ｔａｂ用テープを用いた半導体装置及び３層ｔａｂ用テープの製造方法 | |
| JPS5824957B2 (ja) | ハンドウタイシユセキカイロヨウタソウハイセンキバン | |
| JP2830653B2 (ja) | マルチチップモジュール | |
| JPS62259500A (ja) | 回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |