JP2001007300A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 スペースをより有効に用いた半導体集積回路
装置を得る。 【解決手段】 左右両長辺寄りに並行に配置したメモリ
セルアレイ領域１０１と、この二つのメモリセルアレイ
領域１０１の中央部で、且つ上下各短辺側に複数列のパ
ッドを設けた二つのパッド領域１０２と、この二つのパ
ッド領域１０２の中間に配置した周辺回路素子領域１０
３とを構成する。本構成により、パッド領域１０２を複
数にし、半導体集積回路装置の短辺中央に長辺の両端よ
り配置し、従来はパッド領域１０２に平行に配置されて
いた周辺回路素子を長辺中央部に配置することで、規定
の領域内にパッドを納め、規定のパッケージに搭載し、
耐電圧の向上を可能とする。
装置を得る。 【解決手段】 左右両長辺寄りに並行に配置したメモリ
セルアレイ領域１０１と、この二つのメモリセルアレイ
領域１０１の中央部で、且つ上下各短辺側に複数列のパ
ッドを設けた二つのパッド領域１０２と、この二つのパ
ッド領域１０２の中間に配置した周辺回路素子領域１０
３とを構成する。本構成により、パッド領域１０２を複
数にし、半導体集積回路装置の短辺中央に長辺の両端よ
り配置し、従来はパッド領域１０２に平行に配置されて
いた周辺回路素子を長辺中央部に配置することで、規定
の領域内にパッドを納め、規定のパッケージに搭載し、
耐電圧の向上を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、スペースのより有効活用化を図った半
導体集積回路装置に関する。
置に関し、特に、スペースのより有効活用化を図った半
導体集積回路装置に関する。
【０００２】
【従来の技術】従来、半導体集積回路装置では一般に、
パッド領域７０２は、一列で配置されている。図７およ
び図８は従来例１および従来例２の半導体集積回路装置
の構成例を示している。図７は、二列の周辺回路素子領
域７０３、７０３と並行にパッド領域７０２が設けられ
た例である。また、図８は、上段部は図７と同様である
が、下段部は周辺回路素子領域７０３の領域内にパッド
領域７０２が設けられている。これらの従来例１および
従来例２では、パッド領域７０２に隣接して周辺回路素
子領域７０３が配置されている。このときパッド領域７
０２は、一列で配置されている。
パッド領域７０２は、一列で配置されている。図７およ
び図８は従来例１および従来例２の半導体集積回路装置
の構成例を示している。図７は、二列の周辺回路素子領
域７０３、７０３と並行にパッド領域７０２が設けられ
た例である。また、図８は、上段部は図７と同様である
が、下段部は周辺回路素子領域７０３の領域内にパッド
領域７０２が設けられている。これらの従来例１および
従来例２では、パッド領域７０２に隣接して周辺回路素
子領域７０３が配置されている。このときパッド領域７
０２は、一列で配置されている。
【０００３】本発明と技術分野の類似する従来例３とし
て、特開平１１−１７１３１号公報の「半導体メモリ装
置」は、アドレスパッド領域と入出力パッド領域の高さ
方向のサイズの違いにより発生する無駄領域を削減し、
チップ面積の縮小を図っている。
て、特開平１１−１７１３１号公報の「半導体メモリ装
置」は、アドレスパッド領域と入出力パッド領域の高さ
方向のサイズの違いにより発生する無駄領域を削減し、
チップ面積の縮小を図っている。
【０００４】
【発明が解決しようとする課題】しかしながら、近年、
半導体集積回路装置は世代交代が頻繁に行われ、又出力
ピン数も増加しており、半導体集積回路装置の縮小化や
パッド数増加が一般的に行われている。このような傾向
において、従来技術では上記の傾向が進むに際し、半導
体集積回路装置の長辺は小さくなる方向であり、且つパ
ッド数は増加している。このために、図７または図８に
示されるような構成であると、規定の領域内にパッドが
入らなくなり、はみだしてしまうという問題が生じる。
半導体集積回路装置は世代交代が頻繁に行われ、又出力
ピン数も増加しており、半導体集積回路装置の縮小化や
パッド数増加が一般的に行われている。このような傾向
において、従来技術では上記の傾向が進むに際し、半導
体集積回路装置の長辺は小さくなる方向であり、且つパ
ッド数は増加している。このために、図７または図８に
示されるような構成であると、規定の領域内にパッドが
入らなくなり、はみだしてしまうという問題が生じる。
【０００５】又一方、図７または図８の構成でパッド領
域を２列にすると、半導体集積回路装置の短辺方向が大
きくなり、規定のパッケージに搭載できなくなるという
問題が生じる。
域を２列にすると、半導体集積回路装置の短辺方向が大
きくなり、規定のパッケージに搭載できなくなるという
問題が生じる。
【０００６】又、近年微細化が進みパッド領域と周辺回
路素子領域の距離が短くなっており、意図しない静電気
などの巨大電圧が印可された際に、パッド領域と周辺回
路素子領域の距離が短いと周辺回路素子領域が破壊され
る問題も起こる。
路素子領域の距離が短くなっており、意図しない静電気
などの巨大電圧が印可された際に、パッド領域と周辺回
路素子領域の距離が短いと周辺回路素子領域が破壊され
る問題も起こる。
【０００７】本発明は、スペースをより有効に用いた半
導体集積回路装置を提供することを目的とする。
導体集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の半導体集積回路装置は、左右両長辺寄りに
並行に配置したメモリセルアレイ領域と、この二つのメ
モリセルアレイ領域の中央部で、且つ上下各短辺側に複
数列のパッドを設けた二つのパッド領域と、この二つの
パッド領域の中間に配置した周辺回路素子領域とを有し
て構成されたことを特徴としている。
め、本発明の半導体集積回路装置は、左右両長辺寄りに
並行に配置したメモリセルアレイ領域と、この二つのメ
モリセルアレイ領域の中央部で、且つ上下各短辺側に複
数列のパッドを設けた二つのパッド領域と、この二つの
パッド領域の中間に配置した周辺回路素子領域とを有し
て構成されたことを特徴としている。
【０００９】請求項２記載の発明では、請求項１記載の
半導体集積回路装置において、メモリセルアレイ領域
は、左右両長辺寄りの上下に２個所の計４個所に配置す
るとよい。
半導体集積回路装置において、メモリセルアレイ領域
は、左右両長辺寄りの上下に２個所の計４個所に配置す
るとよい。
【００１０】請求項３記載の発明は、請求項１または２
記載の半導体集積回路装置において、パッド領域を２列
で配置するとよい。
記載の半導体集積回路装置において、パッド領域を２列
で配置するとよい。
【００１１】請求項４記載の発明は、請求項１から３の
何れかに記載の半導体集積回路装置において、複数列の
パッド領域を千鳥状に配置するとよい。
何れかに記載の半導体集積回路装置において、複数列の
パッド領域を千鳥状に配置するとよい。
【００１２】請求項５記載の発明は、請求項１から４の
何れかに記載の半導体集積回路装置において、パッド領
域の入力パッド領域と出力パッド領域の素子領域の大き
さを相違させるとよい。
何れかに記載の半導体集積回路装置において、パッド領
域の入力パッド領域と出力パッド領域の素子領域の大き
さを相違させるとよい。
【００１３】請求項６記載の発明は、請求項１から５の
何れかに記載の半導体集積回路装置において、ＬＯＣの
リードのピッチとパッドのピッチとを互いに相違させる
とよい。
何れかに記載の半導体集積回路装置において、ＬＯＣの
リードのピッチとパッドのピッチとを互いに相違させる
とよい。
【００１４】
【発明の実施の形態】次に、添付図面を参照して本発明
による半導体集積回路装置の実施の形態を詳細に説明す
る。図１〜図６を参照すると、本発明の半導体集積回路
装置の実施形態が示されている。
による半導体集積回路装置の実施の形態を詳細に説明す
る。図１〜図６を参照すると、本発明の半導体集積回路
装置の実施形態が示されている。
【００１５】図１は、半導体集積回路装置の第一の実施
形態のレイアウトを示す平面図である。図１において、
メモリセルアレイ領域１０１を４個所に配置し、短辺中
央部の長辺両端よりパッド領域１０２を配置し、長辺中
央部には周辺回路素子領域１０３をパッド領域１０２に
挟まれる形で配置して構成されている。
形態のレイアウトを示す平面図である。図１において、
メモリセルアレイ領域１０１を４個所に配置し、短辺中
央部の長辺両端よりパッド領域１０２を配置し、長辺中
央部には周辺回路素子領域１０３をパッド領域１０２に
挟まれる形で配置して構成されている。
【００１６】本実施形態では、半導体集積回路装置の短
辺側の中央部に、長辺の両端よりパッド領域１０２を２
列で配置する。このため、長辺中央部にパッドを配置す
る必要はなくなり、この中央部分を周辺回路素子領域１
０３として構成する。
辺側の中央部に、長辺の両端よりパッド領域１０２を２
列で配置する。このため、長辺中央部にパッドを配置す
る必要はなくなり、この中央部分を周辺回路素子領域１
０３として構成する。
【００１７】上述のように、本実施形態による半導体集
積回路装置では、周辺回路素子領域１０３をパッド領域
１０２と長辺方向に平行に隣接して配置した構成として
いない。このため、短辺方向が増大することはない。ま
た、パッド領域１０２を２列で配置しているためパッド
数増加にも対応できる。
積回路装置では、周辺回路素子領域１０３をパッド領域
１０２と長辺方向に平行に隣接して配置した構成として
いない。このため、短辺方向が増大することはない。ま
た、パッド領域１０２を２列で配置しているためパッド
数増加にも対応できる。
【００１８】以上説明したように、本発明の半導体集積
回路装置は、パッド領域を短辺中央部の長辺両端より複
数列配置し、長辺中央部に周辺回路素子領域１０３を配
置している。このため、パッド数が増加しても当該半導
体集積回路装置の長辺が増大することなく、また短辺も
増大することがないので、既存のパッケージに搭載する
こともできる。
回路装置は、パッド領域を短辺中央部の長辺両端より複
数列配置し、長辺中央部に周辺回路素子領域１０３を配
置している。このため、パッド数が増加しても当該半導
体集積回路装置の長辺が増大することなく、また短辺も
増大することがないので、既存のパッケージに搭載する
こともできる。
【００１９】又、近年微細化が進みパッド領域と周辺回
路素子領域の距離が短くなっており、意図しない静電気
などの巨大電圧が印可された際に、パッド領域と周辺回
路素子領域の距離が短いと周辺回路素子領域が破壊され
る問題も起こる。しかし、本実施形態の半導体集積回路
装置では、パッド領域と周辺回路素子領域を分離してい
る。このため、静電気による破壊も防止することができ
る。
路素子領域の距離が短くなっており、意図しない静電気
などの巨大電圧が印可された際に、パッド領域と周辺回
路素子領域の距離が短いと周辺回路素子領域が破壊され
る問題も起こる。しかし、本実施形態の半導体集積回路
装置では、パッド領域と周辺回路素子領域を分離してい
る。このため、静電気による破壊も防止することができ
る。
【００２０】さらに従来は、周辺素子領域を半導体集積
回路装置の長辺全域に配置していた。これに対し、本実
施形態では、周辺回路素子領域を長辺の中央部に配置す
る。このため、周辺回路素子領域内での信号線は、従来
では長辺全域に配置する必要がある。しかし、本実施形
態では長辺中央部のみで済む。このため、信号線に加わ
る負荷を軽減し、回路素子のサイズを小さくできる。
回路装置の長辺全域に配置していた。これに対し、本実
施形態では、周辺回路素子領域を長辺の中央部に配置す
る。このため、周辺回路素子領域内での信号線は、従来
では長辺全域に配置する必要がある。しかし、本実施形
態では長辺中央部のみで済む。このため、信号線に加わ
る負荷を軽減し、回路素子のサイズを小さくできる。
【００２１】図２は、第二の実施形態の構成例を示す平
面図である。図２は、２列のパッド領域２０２を千鳥状
に配置し、組み立て歩留まりを向上させた例である。
面図である。図２は、２列のパッド領域２０２を千鳥状
に配置し、組み立て歩留まりを向上させた例である。
【００２２】図３は、第三の実施形態の構成例を示す平
面図である。図３は、入力パッド領域３０２と出力パッ
ド領域３０４とは、その素子領域の大きさが相違してい
る。一般的に、出力パッド領域３０４の方が出力トラン
ジスタを含んでおり、入力パッド領域３０２よりかなり
大きい。その差分を補うため、入力パッド領域３０２の
みパッド列を２列とし、より有効に周辺回路素子領域３
０３を配置し、半導体集積回路装置の小型化を可能にし
た構成例である。
面図である。図３は、入力パッド領域３０２と出力パッ
ド領域３０４とは、その素子領域の大きさが相違してい
る。一般的に、出力パッド領域３０４の方が出力トラン
ジスタを含んでおり、入力パッド領域３０２よりかなり
大きい。その差分を補うため、入力パッド領域３０２の
みパッド列を２列とし、より有効に周辺回路素子領域３
０３を配置し、半導体集積回路装置の小型化を可能にし
た構成例である。
【００２３】図４は、第四の実施形態の概念的な構成例
を示しており、半導体集積回路装置をＬＯＣ（lead on
chip）パッケージに搭載する時の組み立て上の問題を解
決したレイアウト案の構成例である。図４では、ＬＯＣ
のリード４０１のピッチとパッド４０３のピッチとを互
いに異なった構成としている。このような構成とした理
由は、ＬＯＣのリードの先端を単純に並べただけではＬ
ＯＣのリード先端部分からボンディングワイヤーが外
れ、ワイヤー流れなどの組み立て歩留まり悪化につなが
るおそれがある。このため、パッド列中心部のパッドを
中心にパッドとＬＯＣのリードの距離を離していき、Ｌ
ＯＣのリード先端部分をパッド列に対して山型状になる
ように配置して構成する。この構成により、ボンディン
グワイヤーがＬＯＣのリードの先端部分から外れるのを
防止している。
を示しており、半導体集積回路装置をＬＯＣ（lead on
chip）パッケージに搭載する時の組み立て上の問題を解
決したレイアウト案の構成例である。図４では、ＬＯＣ
のリード４０１のピッチとパッド４０３のピッチとを互
いに異なった構成としている。このような構成とした理
由は、ＬＯＣのリードの先端を単純に並べただけではＬ
ＯＣのリード先端部分からボンディングワイヤーが外
れ、ワイヤー流れなどの組み立て歩留まり悪化につなが
るおそれがある。このため、パッド列中心部のパッドを
中心にパッドとＬＯＣのリードの距離を離していき、Ｌ
ＯＣのリード先端部分をパッド列に対して山型状になる
ように配置して構成する。この構成により、ボンディン
グワイヤーがＬＯＣのリードの先端部分から外れるのを
防止している。
【００２４】この第四の実施形態の適用により、上記の
第一〜第三の実施形態のレイアウトによる半導体集積回
路装置をＬＯＣパッケージに搭載しても、組み立て歩留
まりが悪化することはない。図５は、ＬＯＣのリードピ
ッチとパッドピッチが同程度のとき、ＬＯＣのリード先
端を千鳥状に配置し組み立て歩留まりを向上させた例で
ある。図６は、パッド領域６０２を３列配置することに
より、周辺回路素子領域６０３の長辺を大きくできる。
このため、この周辺回路素子領域６０３の短辺を小さく
でき、結果として半導体集積回路装置の短辺も小さくで
きる。よって、より小さい半導体集積回路装置を提供で
き、ＣＳＰ搭載時もパッドが集中して配置されておりテ
ープとの目ズレなども発生せず、組み立て歩留まりの向
上が望める。
第一〜第三の実施形態のレイアウトによる半導体集積回
路装置をＬＯＣパッケージに搭載しても、組み立て歩留
まりが悪化することはない。図５は、ＬＯＣのリードピ
ッチとパッドピッチが同程度のとき、ＬＯＣのリード先
端を千鳥状に配置し組み立て歩留まりを向上させた例で
ある。図６は、パッド領域６０２を３列配置することに
より、周辺回路素子領域６０３の長辺を大きくできる。
このため、この周辺回路素子領域６０３の短辺を小さく
でき、結果として半導体集積回路装置の短辺も小さくで
きる。よって、より小さい半導体集積回路装置を提供で
き、ＣＳＰ搭載時もパッドが集中して配置されておりテ
ープとの目ズレなども発生せず、組み立て歩留まりの向
上が望める。
【００２５】従って、パッド領域を複数にし、半導体集
積回路装置の短辺中央に長辺の両端より配置し、従来は
パッド領域に平行に配置されていた周辺回路素子を長辺
中央部に配置することで、上記の問題を解決することが
できる。
積回路装置の短辺中央に長辺の両端より配置し、従来は
パッド領域に平行に配置されていた周辺回路素子を長辺
中央部に配置することで、上記の問題を解決することが
できる。
【００２６】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【００２７】
【発明の効果】以上の説明より明かなように、本発明の
半導体集積回路装置は、メモリセルアレイ領域を左右両
長辺寄りに並行に配置し、この二つのメモリセルアレイ
領域の中央部に二つのパッド領域と、且つ上下各短辺側
に複数列のパッドを設け、この二つのパッド領域の中間
に周辺回路素子領域を配置している。
半導体集積回路装置は、メモリセルアレイ領域を左右両
長辺寄りに並行に配置し、この二つのメモリセルアレイ
領域の中央部に二つのパッド領域と、且つ上下各短辺側
に複数列のパッドを設け、この二つのパッド領域の中間
に周辺回路素子領域を配置している。
【００２８】本構成によれば、パッド領域を複数にし、
半導体集積回路装置の短辺中央に長辺の両端より配置
し、従来はパッド領域に平行に配置されていた周辺回路
素子を長辺中央部に配置することで、規定の領域内にパ
ッドを納め、規定のパッケージに搭載し、耐電圧を向上
可能とする。
半導体集積回路装置の短辺中央に長辺の両端より配置
し、従来はパッド領域に平行に配置されていた周辺回路
素子を長辺中央部に配置することで、規定の領域内にパ
ッドを納め、規定のパッケージに搭載し、耐電圧を向上
可能とする。
【図１】本発明の半導体集積回路装置の第一の実施形態
のレイアウトを示す平面図である。
のレイアウトを示す平面図である。
【図２】第二の実施形態の構成例を示す平面図である。
【図３】第三の実施形態の構成例を示す平面図である。
【図４】第四の実施形態の構成例を示す概念図である。
【図５】ＬＯＣのリード先端を千鳥状に配置した例であ
る。
る。
【図６】パッド領域を３列配置とした配置例である。
【図７】従来例１の半導体集積回路装置の構成例を示し
ている。
ている。
【図８】従来例２の半導体集積回路装置の構成例を示し
ている。
ている。
１０１、２０１、３０１、６０１、７０１ メモリセル
アレイ領域 １０２、２０２、４０３、５０２、６０２、７０２ パ
ッド領域 １０３、２０３、３０３、６０３、７０３ 周辺回路素
子領域 ３０２ 入力パッド領域 ３０４ 出力パッド領域 ４０１、５０１ ＬＯＣのリード ４０２、５０３ ボンディングワイヤー
アレイ領域 １０２、２０２、４０３、５０２、６０２、７０２ パ
ッド領域 １０３、２０３、３０３、６０３、７０３ 周辺回路素
子領域 ３０２ 入力パッド領域 ３０４ 出力パッド領域 ４０１、５０１ ＬＯＣのリード ４０２、５０３ ボンディングワイヤー
Claims (6)
- 【請求項１】 左右両長辺寄りに並行に配置したメモリ
セルアレイ領域と、 前記二つのメモリセルアレイ領域の中央部で、且つ上下
各短辺側に複数列のパッドを設けた二つのパッド領域
と、 該二つのパッド領域の中間に配置した周辺回路素子領域
と、 を有して構成されたことを特徴とする半導体集積回路装
置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記メモリセルアレイ領域は、前記左右両長辺寄りの上
下に２個所の計４個所に配置したことを特徴とする半導
体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、 前記パッド領域を２列で配置したことを特徴とする半導
体集積回路装置。 - 【請求項４】 請求項１から３の何れかに記載の半導体
集積回路装置において、 前記複数列のパッド領域を千鳥状に配置したことを特徴
とする半導体集積回路装置。 - 【請求項５】 請求項１から４の何れかに記載の半導体
集積回路装置において、 前記パッド領域の入力パッド領域と出力パッド領域の素
子領域の大きさを相違させたことを特徴とする半導体集
積回路装置。 - 【請求項６】 請求項１から５の何れかに記載の半導体
集積回路装置において、 ＬＯＣのリードのピッチとパッドのピッチとを互いに相
違させたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11178864A JP2001007300A (ja) | 1999-06-24 | 1999-06-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11178864A JP2001007300A (ja) | 1999-06-24 | 1999-06-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001007300A true JP2001007300A (ja) | 2001-01-12 |
Family
ID=16056028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11178864A Withdrawn JP2001007300A (ja) | 1999-06-24 | 1999-06-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001007300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949878B1 (ko) * | 2003-02-06 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 장치의 레이아웃 구조 |
-
1999
- 1999-06-24 JP JP11178864A patent/JP2001007300A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949878B1 (ko) * | 2003-02-06 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 장치의 레이아웃 구조 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |