JPS62122139A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62122139A JPS62122139A JP26281485A JP26281485A JPS62122139A JP S62122139 A JPS62122139 A JP S62122139A JP 26281485 A JP26281485 A JP 26281485A JP 26281485 A JP26281485 A JP 26281485A JP S62122139 A JPS62122139 A JP S62122139A
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- JP
- Japan
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- cell array
- side direction
- divided cell
- array region
- bonding pads
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体記憶装置、特に、チップ面積を増大さ
せること無くパッド領域を分散してボンディングワイヤ
を短縮し、ボンディングワイヤと半導体基板とのショー
トを未然に防止する半導体記憶装置に関する。
せること無くパッド領域を分散してボンディングワイヤ
を短縮し、ボンディングワイヤと半導体基板とのショー
トを未然に防止する半導体記憶装置に関する。
〈従来の技術〉
従来の半導体記憶装置としては、例えば、第２図および
第３図に示すようなものが知られている。
第３図に示すようなものが知られている。
第２図は半導体基板上の各領域の配置図、第３図は半導
体基板をＤＩＰ（プーアル・インライン・パッケージ）
に実装した状態での一部の配置図である。第２図におい
て、（ｌ］）は略長方形の半導体基板を表し、半導体基
板αυ上には、中央部にセルアレイ領域αのが、また、
該セルアレイ領域（Ｉｚの基板（ＩＩ）の長辺方向両側
にそれぞれ周辺回路領域叫が設定され、さらに、これら
周辺回路領域αｊのそれぞれの外側に複数のボンディン
グパッドＩが配置されたパッド領域σ鶏が設定されてい
る。
体基板をＤＩＰ（プーアル・インライン・パッケージ）
に実装した状態での一部の配置図である。第２図におい
て、（ｌ］）は略長方形の半導体基板を表し、半導体基
板αυ上には、中央部にセルアレイ領域αのが、また、
該セルアレイ領域（Ｉｚの基板（ＩＩ）の長辺方向両側
にそれぞれ周辺回路領域叫が設定され、さらに、これら
周辺回路領域αｊのそれぞれの外側に複数のボンディン
グパッドＩが配置されたパッド領域σ鶏が設定されてい
る。
第３図に示すように１このような半導体基板（１１）は
、パッケージ霞に装着されると、各ボンディングパッド
Ｉがそれぞれパッケージ（ｌ！１９に形成されたリード
翰にボンディングワイヤ（Ｌ′７）によって結線される
。
、パッケージ霞に装着されると、各ボンディングパッド
Ｉがそれぞれパッケージ（ｌ！１９に形成されたリード
翰にボンディングワイヤ（Ｌ′７）によって結線される
。
しかるに、このような半導体記憶装置は、リード翰はボ
ンディングパッドＩより寸法がはるかに太きいため、各
リードａｅとボンディングパッドα荀とを対応させて結
線すると、端に位置するり−ド顛とボンディングパッド
Ｉとを結線するボンディングワイヤ（１７）が長くなり
、その容量が犬きくなるとともに、また、ボンディング
ワイヤ（１７）か垂れ下がって半導体基板αυのエツジ
と接触するおそれが大きくなるという欠点があった。
ンディングパッドＩより寸法がはるかに太きいため、各
リードａｅとボンディングパッドα荀とを対応させて結
線すると、端に位置するり−ド顛とボンディングパッド
Ｉとを結線するボンディングワイヤ（１７）が長くなり
、その容量が犬きくなるとともに、また、ボンディング
ワイヤ（１７）か垂れ下がって半導体基板αυのエツジ
と接触するおそれが大きくなるという欠点があった。
そこで、このような欠点を解決する半導体記憶装置とし
て、第４図あるいは第５図に示すように、セルアレイ領
域（１３を分割して半導体基板αυの長辺方向中央の縁
部にボンディングパッドαりを配置させたものが提案さ
れてい不。第５図および第６図はそれぞれ半導体基板上
の各領域の配置図であり、第２図と同一の部分には同一
の番号を付して説明を省略する。第４図に示す半導体記
憶装置は、セルアレイ領域（１ｚが基板αυの長辺方向
に離間して中間に余裕領域を形成する２つの分割領域（
１８ａ） 。
て、第４図あるいは第５図に示すように、セルアレイ領
域（１３を分割して半導体基板αυの長辺方向中央の縁
部にボンディングパッドαりを配置させたものが提案さ
れてい不。第５図および第６図はそれぞれ半導体基板上
の各領域の配置図であり、第２図と同一の部分には同一
の番号を付して説明を省略する。第４図に示す半導体記
憶装置は、セルアレイ領域（１ｚが基板αυの長辺方向
に離間して中間に余裕領域を形成する２つの分割領域（
１８ａ） 。
（１８ｂ）からなシ、これら分割領域（１８ａ）、（１
８ｂ）の間の余裕領域の基板（１１）の短辺方向の両縁
部にボンディングパッド■が配設されている。また、第
５図に示す半導体記憶装置は、セルアレイ領域αりが基
板（Ｉυの短辺方向の一方に偏って位置し他方に余裕領
域を形成する２つの分割領域（１８ａ） 、 （１８ｂ
）からなり、これらの分割領域（１８ａ） 、 （１８
ｂ）によって形成さｎた余裕領域にボンディングパッド
α優が配置されている。
８ｂ）の間の余裕領域の基板（１１）の短辺方向の両縁
部にボンディングパッド■が配設されている。また、第
５図に示す半導体記憶装置は、セルアレイ領域αりが基
板（Ｉυの短辺方向の一方に偏って位置し他方に余裕領
域を形成する２つの分割領域（１８ａ） 、 （１８ｂ
）からなり、これらの分割領域（１８ａ） 、 （１８
ｂ）によって形成さｎた余裕領域にボンディングパッド
α優が配置されている。
〈発明が解決しようとする問題点〉
しかしながら、上記第４図あるいは第５図に示す半導体
記憶装置にあっても、それぞれの余裕領域の面積がボン
ディングパッドの配置に必要な面積よりも大きくなって
しまうため、チップ面積が増大するという問題点があっ
た。
記憶装置にあっても、それぞれの余裕領域の面積がボン
ディングパッドの配置に必要な面積よりも大きくなって
しまうため、チップ面積が増大するという問題点があっ
た。
〈問題点を解決するための手段〉
この発明は、上記問題点および欠点をともに解決するこ
とを目的としてなされたもので、略長方形状の半導体基
板上に、該基板の略中央に位置・し、該基板の短辺方向
に延在するワード線と長辺方向に延在するビット線とに
接続した複数のメモリセルが行列状に配列されたセルア
レイ領域と、該セルアレイ領域の前記長辺方向両側に位
置し、ボンディングワイヤに接続されるボンディングパ
ッドが配設されたパッド領域と、が設定された半導体記
憶装置において、前記セルアレイ領域を前記長辺方向に
分割して複数の分割セルアレイ領域を設定するとともに
、少くなくとも１つの分割セルアレイ領域をそのワード
線を他の分割セルアレイ領域のワード線より短くするこ
とで前記短辺方向の寸法を縮少し、該短辺方向の寸法が
縮少さ扛た分割セルアレイ領域の短辺方向の両側にボン
ディングパッドが配設される第２のパッド領域を設定し
たことを特徴としている。
とを目的としてなされたもので、略長方形状の半導体基
板上に、該基板の略中央に位置・し、該基板の短辺方向
に延在するワード線と長辺方向に延在するビット線とに
接続した複数のメモリセルが行列状に配列されたセルア
レイ領域と、該セルアレイ領域の前記長辺方向両側に位
置し、ボンディングワイヤに接続されるボンディングパ
ッドが配設されたパッド領域と、が設定された半導体記
憶装置において、前記セルアレイ領域を前記長辺方向に
分割して複数の分割セルアレイ領域を設定するとともに
、少くなくとも１つの分割セルアレイ領域をそのワード
線を他の分割セルアレイ領域のワード線より短くするこ
とで前記短辺方向の寸法を縮少し、該短辺方向の寸法が
縮少さ扛た分割セルアレイ領域の短辺方向の両側にボン
ディングパッドが配設される第２のパッド領域を設定し
たことを特徴としている。
この発明にかかる半導体記憶装置によれば、第２のパッ
ド領域にもボンディングパッドが配設されるため、ボン
ディングパッドとり−−ドとの位置を整合させてボンデ
ィングワイヤを短くすることができ、ボンディングワイ
ヤが半導体基板に接触することも無くなる。そして、こ
の第２のパッド領域は、セルアレイ領域を分割する寸法
および分割セルアレイ領域のワード線の長さを適当忙決
定することでボンディングパッドを配設するために必要
な最小の面積とすることができ、半導体基板に利用され
ない部分が生じることは無く、チップ面積の増大を防げ
る。
ド領域にもボンディングパッドが配設されるため、ボン
ディングパッドとり−−ドとの位置を整合させてボンデ
ィングワイヤを短くすることができ、ボンディングワイ
ヤが半導体基板に接触することも無くなる。そして、こ
の第２のパッド領域は、セルアレイ領域を分割する寸法
および分割セルアレイ領域のワード線の長さを適当忙決
定することでボンディングパッドを配設するために必要
な最小の面積とすることができ、半導体基板に利用され
ない部分が生じることは無く、チップ面積の増大を防げ
る。
〈実施例〉
以下、この発明の実施例を図画に基づいて説明する。
第１図はこの発明にかかる半導体記憶装置の一実施例を
示し、半導体基板の各領域の配置図である。なお、前述
した第２図の従来例と同一の部分には、同一の符号金柑
して説明を省略する。
示し、半導体基板の各領域の配置図である。なお、前述
した第２図の従来例と同一の部分には、同一の符号金柑
して説明を省略する。
同図に示すように、セルアレイ領域αりは基板αυの長
辺方向に３つの分割セルアレイ領域（１２ａ）。
辺方向に３つの分割セルアレイ領域（１２ａ）。
（１２ｂ） 、 （１２ｃ）に分割されている。中央の
分割゛セルアレイ領域（１２ｂ）は、基板（１ηの短辺
方向に延在するワード線（図示せず）を両側の分割セル
アレイ領域（１２ａ） 、 （１２ｃ）よシ短くするこ
とで前記短辺方向に小型化され、該短辺方向の寸法が両
側の分割セルアレイ領域（１２ａ）、（１２Ｃ）より小
さくなっている。中央の分割セルアレイ領域（１２ｂ）
の短辺方向の両側の基板ａυ上には、それぞれ、２のボ
ンディングパッドＩが配列された第２のパッド領域■が
設定されている。これらボンディングパッドａａは、・
第１図中に図示しないが前述した対応するリード←ｅの
近傍に配置され、該リードｔｔｅとの間でボンディング
ワイヤ（Ｉηが結線されている。第２のパッド領域■は
、全面積に対するボンディングパッドＱ４）の占める面
積の割合が前述したパッド領域と同等になるように長辺
方向および短辺方向の寸法が設定されている。
分割゛セルアレイ領域（１２ｂ）は、基板（１ηの短辺
方向に延在するワード線（図示せず）を両側の分割セル
アレイ領域（１２ａ） 、 （１２ｃ）よシ短くするこ
とで前記短辺方向に小型化され、該短辺方向の寸法が両
側の分割セルアレイ領域（１２ａ）、（１２Ｃ）より小
さくなっている。中央の分割セルアレイ領域（１２ｂ）
の短辺方向の両側の基板ａυ上には、それぞれ、２のボ
ンディングパッドＩが配列された第２のパッド領域■が
設定されている。これらボンディングパッドａａは、・
第１図中に図示しないが前述した対応するリード←ｅの
近傍に配置され、該リードｔｔｅとの間でボンディング
ワイヤ（Ｉηが結線されている。第２のパッド領域■は
、全面積に対するボンディングパッドＱ４）の占める面
積の割合が前述したパッド領域と同等になるように長辺
方向および短辺方向の寸法が設定されている。
なお、（２１ａ） 、 （２１ｂ） 、 （２１ｃ）は
各分割セルアレイ領域（１２ａ）、（１２ｂ）、（１２
ｃ）内に長辺方向に配置された行デコーダ、同様に、（
２２ａ）、（２２ｂ）、（２２ｃ）は各分割セルアレイ
領域（１２ａ）、（１２ｂ）、（１２ｃ）内に短辺方向
に配置された列デコーダを表している。
各分割セルアレイ領域（１２ａ）、（１２ｂ）、（１２
ｃ）内に長辺方向に配置された行デコーダ、同様に、（
２２ａ）、（２２ｂ）、（２２ｃ）は各分割セルアレイ
領域（１２ａ）、（１２ｂ）、（１２ｃ）内に短辺方向
に配置された列デコーダを表している。
次に、この実施例の作用を説明する。
この半導体記憶装置においては、第２のパッド領域−に
リード翰の近傍でボンディングパッドＩを配置すること
ができるため、このボンディングパッドα養とリード（
１ｅとの間を接続するボンディングワイヤ卸の長さを短
くすることができる。したがって、ボンディングワイヤ
（１７）が垂れ下がって半導体基板αυの縁部に接触す
るおそれも無くなり、ショートが防止されて信頼性を向
上させることができる。
リード翰の近傍でボンディングパッドＩを配置すること
ができるため、このボンディングパッドα養とリード（
１ｅとの間を接続するボンディングワイヤ卸の長さを短
くすることができる。したがって、ボンディングワイヤ
（１７）が垂れ下がって半導体基板αυの縁部に接触す
るおそれも無くなり、ショートが防止されて信頼性を向
上させることができる。
また、この第２のパッド領域−は、セルアレイ領域αａ
を分割する寸法（または分割セルアレイ領域（１２ａ）
、 （１２ｂ） 、 （１２Ｃ）の個数）および中央
の分割セルアレイ領域（１２ｂ）のワード線の長さ、す
なわち中央の分割セルアレイ領域（１２ｂ）の長辺およ
び短辺方向の寸法を配設されるボンディングパッドＩの
数に応じて適当に決定すれば、ボンディングパッドＩを
配設するだめの必要最小限の面積とすることができる。
を分割する寸法（または分割セルアレイ領域（１２ａ）
、 （１２ｂ） 、 （１２Ｃ）の個数）および中央
の分割セルアレイ領域（１２ｂ）のワード線の長さ、す
なわち中央の分割セルアレイ領域（１２ｂ）の長辺およ
び短辺方向の寸法を配設されるボンディングパッドＩの
数に応じて適当に決定すれば、ボンディングパッドＩを
配設するだめの必要最小限の面積とすることができる。
したがって、半導体基板αυ上の面積の全てを有効に利
用することができ、基板αＤに利用されない部分が生じ
ることも無く、集積度を向上させることができるように
なる。
用することができ、基板αＤに利用されない部分が生じ
ることも無く、集積度を向上させることができるように
なる。
〈発明の効果〉
以上説明してきたように、この発明忙かかる半導体記憶
装置によれば、セルアレイ領域をワード線の延在方向と
直角な方向に複数の分割セルアレイ領域に分割するとと
もに少くなくとも１つの分割セルアレイ領域をワード線
を短くして該ワード線の延在方向の寸法を小さくし、こ
の分割セルアレイ領域の両側にボンディングパッドが配
置される第２のパッド領域を設定したため、ボンディン
グパッドを対応するリードの近傍に配置してボンディン
グワイヤを短縮することができ、また、第２のパッド領
域をその面積に対するボンディングパッドの占める面積
の割合が適正な比率となるように分割セルアレイ領域の
寸法を定め、基板を有効に利用して集積度を高めること
が可能となる。
装置によれば、セルアレイ領域をワード線の延在方向と
直角な方向に複数の分割セルアレイ領域に分割するとと
もに少くなくとも１つの分割セルアレイ領域をワード線
を短くして該ワード線の延在方向の寸法を小さくし、こ
の分割セルアレイ領域の両側にボンディングパッドが配
置される第２のパッド領域を設定したため、ボンディン
グパッドを対応するリードの近傍に配置してボンディン
グワイヤを短縮することができ、また、第２のパッド領
域をその面積に対するボンディングパッドの占める面積
の割合が適正な比率となるように分割セルアレイ領域の
寸法を定め、基板を有効に利用して集積度を高めること
が可能となる。
第１図はこの発明にかかる半導体記憶装置の一実施例の
各領域の配置を表す基板の平面図である。 第２図から第５図は従来の半導体記憶装置を示し、第２
図は基板上の各領域の配置の−の態様を表す平面図、第
３図は第２図の基板をＤＩＰに実装した状態の要部平面
図、第４図は基板の各領域の配置の他の態様を表す平面
図、第５図は基板の各領域の配置のまた他の態様を表す
平面図である。 １１・・・・・・半導体基板、１２・・・・・・セルア
レイ領域、１２ａ、１２ｂ、１２ｃ・・・・・・分割セ
ルアレイ領域、１４・・・・・・ボンディングパッド、
１６・・・・・・リード、１７・・・・・・ボンディン
グワイヤ、２０・・・・・・第２のパッド領域。 代理人 弁理士 内 原 晋 ＼、 １ 菜 ｌ 凹 Ｉｆ・−ヰ博俸基叛 １２−−一 宅シしアしイ領七（ ｔ２ａ、 ｔ２ｂ、／２Ｃ−−・）浣ト糟ｖすｆｆ１Ｊ
ｌ、７Ｌ、イｎ＄１３− 組辺回踏頓熾 １４−−− ボ↓−ｆ１↓ヅバνＦ・ ／６−−− リート゛ ／７−−・ボ↓檜二ヅワイヤ ／ｑ−−バッド領域 ２０−−一勇５２のへリドタ負麺に 第２ 図 第３０
各領域の配置を表す基板の平面図である。 第２図から第５図は従来の半導体記憶装置を示し、第２
図は基板上の各領域の配置の−の態様を表す平面図、第
３図は第２図の基板をＤＩＰに実装した状態の要部平面
図、第４図は基板の各領域の配置の他の態様を表す平面
図、第５図は基板の各領域の配置のまた他の態様を表す
平面図である。 １１・・・・・・半導体基板、１２・・・・・・セルア
レイ領域、１２ａ、１２ｂ、１２ｃ・・・・・・分割セ
ルアレイ領域、１４・・・・・・ボンディングパッド、
１６・・・・・・リード、１７・・・・・・ボンディン
グワイヤ、２０・・・・・・第２のパッド領域。 代理人 弁理士 内 原 晋 ＼、 １ 菜 ｌ 凹 Ｉｆ・−ヰ博俸基叛 １２−−一 宅シしアしイ領七（ ｔ２ａ、 ｔ２ｂ、／２Ｃ−−・）浣ト糟ｖすｆｆ１Ｊ
ｌ、７Ｌ、イｎ＄１３− 組辺回踏頓熾 １４−−− ボ↓−ｆ１↓ヅバνＦ・ ／６−−− リート゛ ／７−−・ボ↓檜二ヅワイヤ ／ｑ−−バッド領域 ２０−−一勇５２のへリドタ負麺に 第２ 図 第３０
Claims (1)
- 略長方形状の半導体基板上に、該基板の略中央に位置し
て該基板の短辺方向に延在するワード線と長辺方向に延
在するビット線とに接続する複数のメモリセルが行列状
に配列されたセルアレイ領域と、該セルアレイ領域の前
記長辺方向両側に位置しボンディングワイヤに結線され
るボンディングパッドが配設されたパッド領域と、が設
定された半導体記憶装置において、前記セルアレイ領域
を前記長辺方向に分割して複数の分割セルアレイ領域を
設定するとともに、少くなくとも１つの分割アレイ領域
をワード線を他の分割セルアレイ領域のワード線より短
くして前記短辺方向の寸法を縮少し、該短辺方向の寸法
を縮少した分割セルアレイ領域の短辺方向の両側の基板
上にボンディングパッドが配設される第２のパッド領域
を設定したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26281485A JPS62122139A (ja) | 1985-11-21 | 1985-11-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26281485A JPS62122139A (ja) | 1985-11-21 | 1985-11-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122139A true JPS62122139A (ja) | 1987-06-03 |
| JPH0564852B2 JPH0564852B2 (ja) | 1993-09-16 |
Family
ID=17380982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26281485A Granted JPS62122139A (ja) | 1985-11-21 | 1985-11-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122139A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435945A (en) * | 1987-07-30 | 1989-02-07 | Nec Corp | Semiconductor integrated circuit |
| JPH0298950A (ja) * | 1988-10-06 | 1990-04-11 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-11-21 JP JP26281485A patent/JPS62122139A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435945A (en) * | 1987-07-30 | 1989-02-07 | Nec Corp | Semiconductor integrated circuit |
| JPH0298950A (ja) * | 1988-10-06 | 1990-04-11 | Mitsubishi Electric Corp | 半導体装置 |
| US4974053A (en) * | 1988-10-06 | 1990-11-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for multiple packaging configurations |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564852B2 (ja) | 1993-09-16 |
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