JPS62147763A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62147763A JPS62147763A JP60288810A JP28881085A JPS62147763A JP S62147763 A JPS62147763 A JP S62147763A JP 60288810 A JP60288810 A JP 60288810A JP 28881085 A JP28881085 A JP 28881085A JP S62147763 A JPS62147763 A JP S62147763A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- bonding
- cell array
- separation band
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係わり、特に、外部から侵入
する湿気に対する腐蝕の防止と、リードとボンディング
パッドとを接続するボンディングワイヤの短縮を図った
半導体装置に関する。
する湿気に対する腐蝕の防止と、リードとボンディング
パッドとを接続するボンディングワイヤの短縮を図った
半導体装置に関する。
第２図は従来例の半導体基板１０を示す平面図であり、
図中１１は行列状に配されたメモリセルとデコーダ等と
から成るセルアレイ領域を示している。そのセルアレイ
領域工１の列方向の両側には入出力回路、クロック発生
回路、アドレスデコーダ等を有する周辺回路１２−１．
１２−２が形成されている。これら周辺回路１２−１．
１２−２の外周にはボンディングパッド１３−１乃至１
３−１８が設けられておシ、これらボンディングパッド
１３−１乃至１３−１８は、第３図に拝承されているよ
うに、セルアレイ領域１１の列方向に互いに一定間隔離
隔してパッケージ１４上に設けられているリード１５−
１乃至１５−１８にそれぞれボンディングワイヤ１６−
１乃至１６−４８により接続されている。
図中１１は行列状に配されたメモリセルとデコーダ等と
から成るセルアレイ領域を示している。そのセルアレイ
領域工１の列方向の両側には入出力回路、クロック発生
回路、アドレスデコーダ等を有する周辺回路１２−１．
１２−２が形成されている。これら周辺回路１２−１．
１２−２の外周にはボンディングパッド１３−１乃至１
３−１８が設けられておシ、これらボンディングパッド
１３−１乃至１３−１８は、第３図に拝承されているよ
うに、セルアレイ領域１１の列方向に互いに一定間隔離
隔してパッケージ１４上に設けられているリード１５−
１乃至１５−１８にそれぞれボンディングワイヤ１６−
１乃至１６−４８により接続されている。
しかしながら、従来の半導体記憶装置にあっては、ボン
ディングワイヤ１３−１乃至１３−１８が周辺回路１２
−１．１２−２の外周、すなわち、セルアレイ領域１１
０列方向両側に形成されているにもかかわらず、リード
１５−１乃至１５−１８はセルアレイ領域１１の列方向
に沿って設けられていたので、セルアレイ領域１１の列
方向中間部近傍に位置しているリード１５−５等とボン
ディングパッド１３−５等との距離が長くなシ、これに
伴ってボンディングワイヤ１６−５等も長くなるので、
その電気抵抗が大きくなるうえ、ボンディングワイヤが
垂下がシ半導体基板１０等と接触して短絡するという問
題点があった。
ディングワイヤ１３−１乃至１３−１８が周辺回路１２
−１．１２−２の外周、すなわち、セルアレイ領域１１
０列方向両側に形成されているにもかかわらず、リード
１５−１乃至１５−１８はセルアレイ領域１１の列方向
に沿って設けられていたので、セルアレイ領域１１の列
方向中間部近傍に位置しているリード１５−５等とボン
ディングパッド１３−５等との距離が長くなシ、これに
伴ってボンディングワイヤ１６−５等も長くなるので、
その電気抵抗が大きくなるうえ、ボンディングワイヤが
垂下がシ半導体基板１０等と接触して短絡するという問
題点があった。
かかる問題点を解決せんとしてセルアレイ領域１１を第
４図に示されているようにその列方向に二等分して、第
１セルアレイ領域１１−１と第２ 。
４図に示されているようにその列方向に二等分して、第
１セルアレイ領域１１−１と第２ 。
セルアレイ領域１１−２とし、これらを分離する分離帯
１７に一部のボンディングパッド１３−５等を配設する
ことも考えられる。しかしながら、かかる二等分したセ
ルアレイ領域１１−１．１１−２では、第５図に示され
ているように、分離帯１７に設けられたボンディングパ
ッド１３−５とリード１５−５のＡ点とをボンディング
ワイヤ１６−５で接続すると依然としてボンディングワ
イヤ１６−５は長く、従来の問題点の解決にはならず、
一方、ボンディングパッド１３−５とリード１５−５の
Ｂ点とを接続するとリード１５−５に沿って侵入する湿
気による腐蝕等を受は易く、半導体装置の寿命が短かく
なるという問題点が生じる。
１７に一部のボンディングパッド１３−５等を配設する
ことも考えられる。しかしながら、かかる二等分したセ
ルアレイ領域１１−１．１１−２では、第５図に示され
ているように、分離帯１７に設けられたボンディングパ
ッド１３−５とリード１５−５のＡ点とをボンディング
ワイヤ１６−５で接続すると依然としてボンディングワ
イヤ１６−５は長く、従来の問題点の解決にはならず、
一方、ボンディングパッド１３−５とリード１５−５の
Ｂ点とを接続するとリード１５−５に沿って侵入する湿
気による腐蝕等を受は易く、半導体装置の寿命が短かく
なるという問題点が生じる。
それで、本発明は、耐湿性に優れ、かつ、ボンディング
ワイヤ長を短縮化した半導体記憶装置を提供することを
目的としている。
ワイヤ長を短縮化した半導体記憶装置を提供することを
目的としている。
本発明は、行列状に配列されたメモリセルな含むセルア
レイと、アレイの列方向に互いに離隔して設けられた複
数のリードにボンディングワイヤを介して電気的に接続
された複数のボンディングパッドとの形成された単一の
半導体基板を含む半導体記憶装置において、前記セルア
レイを分離帯の両端が隣接するリードの間に位置するよ
うに分割し、前記分離帯に前記ボンディングパッドの一
部を配置することによシ、分離帯に設けられたボンディ
ングパッドとリードとを接続するボンディングワイヤの
短縮化を図ると共に、リードに沿って侵入する湿気が直
接ボンディングワイヤに付着しないようＫしたことを要
旨とする。
レイと、アレイの列方向に互いに離隔して設けられた複
数のリードにボンディングワイヤを介して電気的に接続
された複数のボンディングパッドとの形成された単一の
半導体基板を含む半導体記憶装置において、前記セルア
レイを分離帯の両端が隣接するリードの間に位置するよ
うに分割し、前記分離帯に前記ボンディングパッドの一
部を配置することによシ、分離帯に設けられたボンディ
ングパッドとリードとを接続するボンディングワイヤの
短縮化を図ると共に、リードに沿って侵入する湿気が直
接ボンディングワイヤに付着しないようＫしたことを要
旨とする。
第１図は本発明の一実施例を示す平面図であシ、半導体
基板１０には行列状に配されたメモリセルと列デコーダ
４−１．４−２と行デコーダ５−１゜５−２等を含む第
１セルアレイ領域１−１と第２セルアレイ領域１−２と
が分離帯８を介して形成されている。これらセルアレイ
領域１−１．１−２の列方向両側には、入出力回路、ク
ロック発生回路、アドレスデコーダ等から成る周辺回路
２−１゜２−２が形成されておシ、これら周辺回路２−
１゜２−２の外周および分離帯８にはボンディングパッ
ド３−１乃至３−１８が形成されている。前述の分離帯
８の両端は、第６図に拝承されているようにパッケージ
９上に設けられたリード６−１乃至６−１８のうちリー
ド６−４と６−５との中間に位置している。したがって
、分離帯８に設けられたボンディングパッド３−５．３
−１４とこれらに対応するリード６−５．６−１４とを
最短距離で接続してもボンディングワイヤ７−５．７−
１４はリード６−５．６−１４の先端部りに直接対向す
ることはない。
基板１０には行列状に配されたメモリセルと列デコーダ
４−１．４−２と行デコーダ５−１゜５−２等を含む第
１セルアレイ領域１−１と第２セルアレイ領域１−２と
が分離帯８を介して形成されている。これらセルアレイ
領域１−１．１−２の列方向両側には、入出力回路、ク
ロック発生回路、アドレスデコーダ等から成る周辺回路
２−１゜２−２が形成されておシ、これら周辺回路２−
１゜２−２の外周および分離帯８にはボンディングパッ
ド３−１乃至３−１８が形成されている。前述の分離帯
８の両端は、第６図に拝承されているようにパッケージ
９上に設けられたリード６−１乃至６−１８のうちリー
ド６−４と６−５との中間に位置している。したがって
、分離帯８に設けられたボンディングパッド３−５．３
−１４とこれらに対応するリード６−５．６−１４とを
最短距離で接続してもボンディングワイヤ７−５．７−
１４はリード６−５．６−１４の先端部りに直接対向す
ることはない。
以上説明してきたように、本発明によると、分離帯の両
端を互いに隣接したリード間に位置させ、分離帯にボン
ディングパッドの一部を設けたので、該分離帯に設けら
れたボンディングパッドとこれに対応するリードとの最
短距離をボンディングワイヤで接続しても該ボンディン
グワイヤはリードの先端部には直接対向しない。よって
、ボンディングワイヤの抵抗値を低下でき、しかも、短
絡を防止できるうえ、耐湿性も維持できるという効果が
得られる。
端を互いに隣接したリード間に位置させ、分離帯にボン
ディングパッドの一部を設けたので、該分離帯に設けら
れたボンディングパッドとこれに対応するリードとの最
短距離をボンディングワイヤで接続しても該ボンディン
グワイヤはリードの先端部には直接対向しない。よって
、ボンディングワイヤの抵抗値を低下でき、しかも、短
絡を防止できるうえ、耐湿性も維持できるという効果が
得られる。
第１図は本発明の一実施例の平面図、第２図は従来例の
平面図、第３図は第２図の一部拡大詳細図１第４図はセ
ルアレイ領域を単に２分割した場合を示す平面図、第５
図はｇ４図の一部拡大詳細図、第６図は第１図の一部拡
大詳細図である。 １−１．１−２・・・・・・セルアレイ領域、３−１乃
至３−１８・・・・・・ボンディングパッド、６−１乃
至６−１８・・・・・・リード、７−１乃至７−１８・
・・・・・ボンディングワイヤ、８・・・・・・分離帯
、１０・・・・・・牛導体基板。 クーｌ〜シー／θＸｒンテ；シフ°ハへＩトド１目 峯２＠ 矛３圀 猶４０ 茅夕回
平面図、第３図は第２図の一部拡大詳細図１第４図はセ
ルアレイ領域を単に２分割した場合を示す平面図、第５
図はｇ４図の一部拡大詳細図、第６図は第１図の一部拡
大詳細図である。 １−１．１−２・・・・・・セルアレイ領域、３−１乃
至３−１８・・・・・・ボンディングパッド、６−１乃
至６−１８・・・・・・リード、７−１乃至７−１８・
・・・・・ボンディングワイヤ、８・・・・・・分離帯
、１０・・・・・・牛導体基板。 クーｌ〜シー／θＸｒンテ；シフ°ハへＩトド１目 峯２＠ 矛３圀 猶４０ 茅夕回
Claims (1)
- 行列状に配列されたメモリセルを含むセルアレイと、ア
レイの列方向に互に離隔して設けられた複数のリードに
ボンディングワイヤを介して電気的に接続された複数の
ボンディングパッドとの形成された単一の半導体基板を
含む半導体記憶装置において、前記セルアレイを分離帯
の両端が隣接するリードの間に位置するように分割し、
前記分離帯に前記ボンディングパッドの一部を配置した
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288810A JP2659179B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288810A JP2659179B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147763A true JPS62147763A (ja) | 1987-07-01 |
| JP2659179B2 JP2659179B2 (ja) | 1997-09-30 |
Family
ID=17735023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288810A Expired - Lifetime JP2659179B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659179B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184208A (en) * | 1987-06-30 | 1993-02-02 | Hitachi, Ltd. | Semiconductor device |
| US5365113A (en) * | 1987-06-30 | 1994-11-15 | Hitachi, Ltd. | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835934A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 樹脂封止型半導体装置 |
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-12-20 JP JP60288810A patent/JP2659179B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835934A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 樹脂封止型半導体装置 |
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184208A (en) * | 1987-06-30 | 1993-02-02 | Hitachi, Ltd. | Semiconductor device |
| US5365113A (en) * | 1987-06-30 | 1994-11-15 | Hitachi, Ltd. | Semiconductor device |
| US5514905A (en) * | 1987-06-30 | 1996-05-07 | Hitachi, Ltd. | Semiconductor device |
| US5742101A (en) * | 1987-06-30 | 1998-04-21 | Hitachi, Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659179B2 (ja) | 1997-09-30 |
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