KR20030027716A - 반도체 집적 회로 장치 - Google Patents

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Abstract

반도체 집적 회로 장치는, 칩과, 상기 칩의 전체에 배치된 복수의 접속 부재와, 상기 칩의 주변에 배치되고, 상기 칩의 주변측의 제1 단부와 상기 칩의 중앙측의 제2 단부를 갖는 제1 IO 셀과, 상기 제1 IO 셀의 내측에 배치되고, 상기 칩의 주변측의 제3 단부와 상기 칩의 중앙측의 제4 단부를 갖는 제2 IO 셀과, 상기 제1 단부에 설치되고, 상기 접속 부재에 접속되는 제1 단자와, 상기 제2 단부에 설치되고, 상기 칩의 내부 회로에 접속되는 제2 단자와, 상기 제3 단부에 설치되고, 상기 칩의 내부 회로에 접속되는 제3 단자와, 상기 제4 단부에 설치되고, 상기 접속 부재에 접속되는 제4 단자를 포함한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 칩의 전체에 패드를 배치하고, 반도체 칩과 패키지를 접속하는 플립 칩형의 반도체 집적 회로 장치에 관한 것이다.
종래부터, 반도체 칩의 전체에 패드를 배치하고, 반도체 칩과 패키지를 접속하는 플립 칩형의 반도체 집적 회로 장치가 제공되어 있다.
도 16은, 제1 종래 기술에 의한 플립 칩형의 반도체 집적 회로 장치의 평면도를 도시한다. 도 17은, 도 16에 도시한 반도체 집적 회로 장치의 일부 확대도를 도시한다. 또한, 도 16에서는 배선을 생략하고 있다. 이하에, 제1 종래 기술에 의한 플립 칩형의 반도체 집적 회로 장치에 대하여 설명한다.
도 16에 도시한 바와 같이, 칩(11)의 전체에 패키지(도시 생략)와 전기적으로 접속하기 위한 패드(또는 범프)(12)가 배치되고, 칩(11)의 주변을 따라서 구형 형상의 IO 셀(13)이 배치되어 있다. 여기서, 칩(11)의 중앙부에 배치된 패드(12)는, 전원 전압 및 접지 전위를 내부 회로에 공급하기 위해 사용되고, 칩(11)의 주변부에 배치된 패드(12)는, IO 셀(13)로의 신호 공급, 전원 전압 및 접지 전위의 공급을 위해 사용된다. 또한, 칩(11)의 중앙부측의 IO 셀(13)의 단부에는 칩(11)의 내부 회로에 접속되는 내부 신호 단자(13a)가 설치되고, 칩(11)의 주변부측의 IO 셀(13)의 단부에는 패드(12)에 접속되는 외부 신호 단자(13b)가 설치된다.
도 17에 도시한 바와 같이, 패드(12) 간의 거리는, 일반적인 IO 셀(13)의 사이즈에 비하여 길기 때문에, 1열의 IO 셀(13)에 대하여 복수 열의 패드(12)를 할당하게 된다. 그리고, 패드(12)와 IO 셀(13)의 외부 신호 단자(13b)는, 배선(15)으로 접속되어 있다. 이 배선(15)은, 가장 두꺼운 배선층인 최상층의 1층만, 혹은 그 1층 아래를 더한 2층으로 이루어진다. 또한, 칩(11)의 중앙부의 패드(12)에는, 전원에 접속되는 전원 배선(17), 접지에 접속되는 접지 배선(18)이, 각각 접속된다.
그러나, 상기 제1 종래 기술에서는, 입출력 신호의 수의 증가에 수반하여 신호 단자의 수를 늘릴 필요가 생긴 경우, IO 셀(13)은 칩(11)의 주변을 따라서 배치되어 있기 때문에, 칩(11)의 사이즈를 크게 하여 배치할 수 있는 IO 셀(13)의 수를 늘려야만 한다. 따라서, 칩(11)의 사이즈를 크게 하지 않고, 신호 단자의 수를 늘리기 위해, 다음과 같은 제2 종래 기술이 제안되어 있다.
도 18은, 제2 종래 기술에 의한 플립 칩형의 반도체 집적 회로 장치의 평면도를 도시한다. 도 19는 도 18에 도시한 반도체 집적 회로 장치의 일부 확대도를 도시한다. 또한, 도 18에서는 배선을 생략하고 있다. 이하에, 제2 종래 기술에 의한 플립 칩형의 반도체 집적 회로 장치에 대하여 설명한다.
도 18에 도시한 바와 같이, 제1 종래 기술과 마찬가지로, 칩(11)의 전체에 패키지(도시 생략)와 전기적으로 접속하기 위한 패드(12)가 배치되고, 칩(11)의 주변을 따라서 구형 형상의 제1 IO 셀(13)이 배치되어 있다. 또한, 제1 IO 셀(13)의 내측에 제2 IO 셀(14)이 배치되어 있다. 이에 따라, 칩(11)의 사이즈를 크게 하지 않고, 제1 종래 기술의 경우보다도 많은 IO 셀(13, 14)을 배치할 수 있어, 신호 단자의 수를 늘릴 수 있다.
그러나, 상기 제2 종래 기술에서는, 도 19에 도시한 바와 같이, 칩(11)의 중앙부의 패드(12)과 제2 IO 셀(14)을 접속하는 제2 배선(16)이 길어져, 이 부분의 제2 배선(16)의 저항 및 용량이 증가한다는 문제가 발생된다. 또한, 제2 IO 셀(14)과 패드(12)를 접속하는 제2 배선(16)과, 제1 IO 셀(13)과 패드(12)를 접속하는 제1 배선(15)이, 제2 IO 셀(14) 상의 패드(12) 사이의 좁은 영역에서 복잡하게 된다. 이러한 좁은 영역에 복수의 배선(15, 16)이 복잡하면, 특히, 배선(15, 16)을 금속 배선의 최상층의 1층만으로 형성한 경우, 충분한 폭의 배선(15, 16)을 형성할 수 없다는 문제도 생긴다.
이상과 같이, 상기 제1 및 제2 종래 기술에서는, IO 셀(13, 14)의 수를 늘리면서, 배선(15, 16)의 길이를 단축하는 것이나 배선(15, 16)의 복잡도를 완화하는 것은 곤란하였다.
따라서, 본 발명은 양호한 전기적 특성과 높은 집적도를 양립시킨 반도체 집적 회로 장치를 실현하는 것을 그 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치를 도시한 평면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 IO 셀을 도시한 평면도.
도 3은 도 1에 도시한 반도체 집적 회로 장치의 일부 확대도.
도 4는 본 발명의 제1 실시예에 따른 다른 반도체 집적 회로 장치를 도시한 평면도.
도 5는 도 4에 도시한 반도체 집적 회로 장치의 일부 확대도.
도 6은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치를 도시한 평면도.
도 7은 도 6에 도시한 반도체 집적 회로 장치의 일부 확대도.
도 8은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 IO 셀을 도시한 평면도.
도 9는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치를 도시한 평면도.
도 10은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치를 도시한 평면도.
도 11은 도 10에 도시한 반도체 집적 회로 장치의 일부 확대도.
도 12는 본 발명의 제4 실시예에 따른 다른 반도체 집적 회로 장치를 도시한 평면도.
도 13은 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치를 도시한 평면도.
도 14는 본 발명의 제6 실시예에 따른 반도체 집적 회로 장치를 도시한 평면도.
도 15는 도 14에 도시한 반도체 집적 회로 장치의 일부 확대도.
도 16은 제1 종래 기술에 의한 반도체 집적 회로 장치를 도시한 단면도.
도 17은 도 16에 도시한 반도체 집적 회로 장치의 일부 확대도.
도 18은 제2 종래 기술에 의한 반도체 집적 회로 장치를 도시한 단면도.
도 19는 도 18에 도시한 반도체 집적 회로 장치의 일부 확대도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 칩
12 : 패드
13, 14 : IO 셀
15, 16 : 배선
17 : 전원 배선
18 : 접지 배선
본 발명의 하나의 시점에 따른 반도체 집적 회로 장치는, 칩과, 상기 칩의 전체에 배치된 복수의 접속 부재와, 상기 칩의 주변에 배치되고, 상기 칩의 주변측의 제1 단부와 상기 칩의 중앙측의 제2 단부를 갖는 제1 IO 셀과, 상기 제1 IO 셀의 내측에 배치되며, 상기 칩의 주변측의 제3 단부와 상기 칩의 중앙측의 제4 단부를 갖는 제2 IO 셀과, 상기 제1 단부에 설치되고, 상기 접속 부재에 접속되는 제1 단자와, 상기 제2 단부에 설치되고, 상기 칩의 내부 회로에 접속되는 제2 단자와, 상기 제3 단부에 설치되고, 상기 칩의 내부 회로에 접속되는 제3 단자와, 상기 제4 단부에 설치되고, 상기 접속 부재에 접속되는 제4 단자를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 반도체 칩의 전체에 패드를 배치하고, 반도체 칩과 패키지를 접속하는 플립 칩형의 반도체 집적 회로 장치에 관한 것이다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 이 설명 시에, 전체 도면에 걸쳐, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시예]
제1 실시예는, 칩 외측의 IO 셀과 칩 내측의 IO 셀과의 내부 신호 단자가 대향하는 예이다.
도 1은, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 평면도를 도시한다. 도 2는 도 1에 도시한 IO 셀의 확대도를 도시한다. 도 3은 도 1에 도시한 반도체 집적 회로 장치의 일부 확대도를 도시한다. 또한, 도 1에서는 배선을 생략하고 있다. 이하에, 제1 실시예에 따른 플립 칩형의 반도체 집적 회로 장치에 대하여 설명한다.
도 1, 도 2에 도시한 바와 같이, 칩(11)의 전체에, 패키지(도시 생략)와 전기적으로 접속하기 위한 복수의 패드(또는 범프 등의 접속 부재)(12)가 격자 형상으로 배치되어 있다. 또한, 칩(11)의 주변을 따라서 구형 형상의 제1 IO 셀(13)이배치되고, 이 제1 IO 셀(13)의 내측에 제2 IO 셀(14)이 배치되어 있다. 그리고, 제1 IO 셀(13)은 복수개로 이루어지며, 이 복수개로 이루어지는 제1 IO 셀(13)은 칩(11)의 각 변에서 각각이 인접하여 배치된다. 마찬가지로, 제2 IO 셀(14)은 복수개로 이루어지고, 이 복수개로 이루어지는 제2 IO 셀(14)은 칩(11)의 각 변에서 각각이 인접하여 배치된다.
여기서, 제1 IO 셀(13)에서는, 칩(11)의 중앙부측의 단부에 칩(11)의 내부 회로에 접속되는 내부 신호 단자(13a)가 설치되고, 칩(11)의 주변부측의 단부에 패드(12)에 접속되는 외부 신호 단자(13b)가 설치된다. 한편, 제2 IO 셀(14)에서는, 칩(11)의 주변부측의 단부에 칩(11)의 내부 회로에 접속되는 내부 신호 단자(14a)가 설치되고, 칩(11)의 중앙부측의 단부에 패드(12)에 접속되는 외부 신호 단자(14b)가 설치된다. 즉, 제1 IO 셀(13)의 방향과 제2 IO 셀(14)의 방향이 반대로 되어 있기 때문에, 제1 IO 셀(13)의 내부 신호 단자(13a)와 제2 IO 셀(14)의 내부 신호 단자(14a)가 대향하게 되어 있다.
도 3에 도시한 바와 같이, 칩(11)의 주변부의 패드(12)(예를 들면, 칩(11)의 주변의 1열째로부터 5열째까지의 패드(12))는, 제1 IO 셀(13)의 외부 신호 단자(13b)에 제1 배선(15)으로 접속된다. 또한, 제1 IO 셀(13)의 외부 신호 단자(13b)에 접속되는 패드(12)보다 내측의 패드(12)(예를 들면, 6열째로부터 10열째까지의 패드(12))는, 제2 IO 셀(14)의 외부 신호 단자(14b)에 제2 배선(16)으로 접속된다. 이들의 배선(15, 16)은, 가장 두꺼운 배선층인 최상층의 1층만, 혹은 그 1층 아래를 더한 2층으로 이루어진다. 이와 같이, 제1 및 제2 IO 셀(13, 14)의근방에 배치된 패드(12)는, 외부 신호나, 전원 전압 및 접지 전위를 IO 셀(13, 14)로 공급하기 위해 사용된다. 또한, 칩(11)의 중앙부에 배치된 패드(12)는, 전원 전압이나 접지 전위를 내부 회로로 공급하기 위해 사용된다.
상기 제1 실시예에 따르면, 제2 IO 셀(14)의 외부 신호 단자(14b)가 칩의 내부측에 위치하고 있다. 이 때문에, 제2 종래 기술에 비교하여, 제2 IO 셀(14)의 길이분 만큼, 제2 배선(16)의 길이를 단축할 수 있다. 따라서, 배선 길이의 연장에 수반하여 배선 저항 및 배선 용량이 증가한다는 문제를 회피할 수 있다.
또한, 제2 IO 셀(14)의 외부 신호 단자(14b)는 칩(11)의 내부측에 설치되어 있기 때문에, 패드(12)와 제2 IO 셀(14)을 접속할 때, 제2 배선(16)을 제2 IO 셀(14)을 걸쳐 연장시킬 필요가 없어진다. 이 때문에, 제1 및 제2 배선(15, 16)이 제2 IO 셀(14) 상에서 복잡하게 되는 것을 완화할 수 있다. 이에 따라, 제1 및 제2 배선(15, 16)을 금속 배선의 최상층의 1층만으로 형성한 경우에서도, 제1 및 제2 배선(15, 16)을 원하는 충분한 폭으로 형성할 수 있다는 효과도 얻어진다.
또한, 칩(11)의 주변을 따라서 제1 IO 셀(13)이 배치되고, 제1 IO 셀(13)의 내측에 제2 IO 셀(14)이 배치되어 있다. 이 때문에, 칩(11)의 사이즈를 크게 하지 않고, 제1 종래 기술의 경우보다도 많은 IO 셀(13, 14)을 배치할 수 있어, 신호 단자의 수를 늘릴 수 있다. 따라서, 입출력 신호의 수를 증가할 수 있다.
이상과 같이, 제1 실시예에 따르면, 양호한 전기적 특성과 높은 집적도를 양립시킨 반도체 집적 회로 장치를 실현할 수 있다.
또한, 도 4, 도 5에 도시한 바와 같이, 제1 및 제2 IO 셀(13, 14)의 단자를같은 방향을 향해 배치하여도, 제2 IO 셀(14)을 칩(11)의 중앙에 치우쳐 배치하면, 상기 제1 실시예와 마찬가지로, 배선 길이의 단축과 배선의 복잡도 완화라는 효과를 얻을 수 있다. 그러나, 이 구조의 경우, 칩(11)의 중앙부에서의 내부 회로를 위한 내부 회로 영역(20)이 감소한다. 따라서, 도 4 및 도 5에 도시한 구조에 비하여, 도 1 내지 도 3에 도시한 구조는, 칩(11)의 내부 회로 영역(20)을 넓게 확보할 수 있다는 효과도 갖는다.
[제2 실시예]
상기 제1 실시예에서도 설명한 바와 같이, IO 셀(13, 14)의 근방에 배치된 패드(12)는, 외부 신호를 IO 셀(13, 14)로 공급하기 위해서 뿐만 아니라, 전원 전압이나 접지 전위를 IO 셀(13, 14)로 공급하기 위해서도 사용된다. 이와 같이 IO 셀(13, 14)의 근방의 패드(12)로부터 전원 전압이나 접지 전위를 공급하는 것은, 칩(11)의 외부의 외부 회로를 구동하는 IO 셀(13, 14)에는 내부 회로보다도 많은 전류가 흐르기 때문에, IO 셀(13, 14)에 접속되는 전원 배선의 기생 저항을 작게 할 필요가 있기 때문이다.
그런데, IO 셀(13, 14)이 사용하는 전원은, 전원 전압값이 다른 것이나, 노이즈의 유입을 방지하기 위해서, 몇몇 계통으로 분류되어 있다. 따라서, IO 셀(13, 14)이 사용하는 전원 중에는, 내부 회로용의 전원과 분리할 필요가 없고, 또한 소비 전류가 적기 때문에 먼 패드(12)로부터 전원 전압을 공급하여도 되는 것이 있다.
또한, 도 1에 도시한 구조와 같이, IO 셀(13, 14)을 각각 간극 없이 배치하여, 모든 IO 셀(13, 14)에 패드(12)를 접속하였다고 하여도, 패키지 기판의 층 수, 배선 피치 등의 패키지의 사양이나, 패드 피치에 의해서는, IO 셀(13, 14)에 접속된 모든 패드(12)를 패키지의 외부 핀까지 접속할 수 없는 경우가 있어, 외부 핀에 접속되어 있지 않은 IO 셀(13, 14)이 존재하고 있다.
이상과 같은 배경 하에, 제2 실시예는 복수의 제2 IO 셀(14)을 부분적으로 간극을 두고 배치한 것이다.
도 6은, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 평면도를 도시한다. 도 7은 도 6에 도시한 반도체 집적 회로 장치의 일부 확대도를 도시한다. 또한, 도 6에서는 배선을 생략하고 있다. 이하에, 제2 실시예에 따른 플립 칩형의 반도체 집적 회로 장치에 대하여 설명한다. 제2 실시예에서는, 상기 제1 실시예에 따른 반도체 집적 회로 장치와 다른 구조만 설명한다.
도 6에 도시한 바와 같이, 제1 IO 셀(13)의 내부 신호 단자(13a)와 제2 IO 셀(14)의 내부 신호 단자(14a)가 대향하도록, 제1 및 제2 IO 셀(13, 14)이 배치된다. 여기서, 칩(11)의 각 변에서, 제1 IO 셀(13)은 간극을 두지 않고 인접하여 배치되지만, 제2 IO 셀(14)은 부분적으로 간극을 두고서 배치된다.
구체적으로는, 도 7에 도시한 바와 같이, 칩(11)의 주변의 1열째로부터 8 열째까지의 패드(12)는 IO 셀(13, 14)에 각각 접속되고, 9열째로부터 내측의 패드(12)는 전원 전압이나 접지 전위를 내부 회로에 공급하기 위한 전원 배선(17)이나 접지 배선(18)에 접속된다. 이 내부 회로용의 전원 배선(17)이나 접지 배선(18)은, 칩(11)의 중앙으로부터 제2 IO 셀(14) 사이의 간극을 통하여 제1 IO셀(13)의 내부 신호 단자(13a)의 부근까지 연장된다. 그리고, 도시되어 있지 않지만, 전원 배선(17)이나 접지 배선(18)은 제1 및 제2 IO 셀(13, 14)에 접속된다. 이에 따라, 전원 배선(17)이나 접지 배선(18)은, 내부 회로에 전원 전압이나 접지 전위를 공급하는 경우뿐만 아니라, 제1 및 제2 IO 셀(13, 14)에 전원 전압이나 접지 전위를 공급하는 경우에도 이용된다.
여기서, 제2 IO 셀(14)은 일부 생략되어 있으므로 제1 IO 셀(13)은 제2 IO 셀(14)보다도 수가 많다. 이 때문에, 제1 IO 셀(13)에 접속되는 패드(12)는, 제2 IO 셀(14)에 접속되는 패드(12)보다도 많게 되어 있다.
또한, 제2 IO 셀(14)의 간극을 형성하는 위치는, 제2 IO 셀(14) 중, 외부 핀에 접속되지 않아 유효하게 사용되고 있지 않던 IO 셀(14)이 존재한 위치이다. 구체적으로는, 제2 IO 셀(14)의 간극은, 1행째의 패드(12)와 2행째의 패드(12) 사이, 2행째의 패드(12)와 3행째의 패드(12) 사이와 같이, 행 사이마다 설치된다. 다시 말해서, 1행의 패드(12)로 하나의 전원 배선(17)이나 접지 배선(18)을 이용하고 있다.
제2 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제2 IO 셀(14) 사이에 간극을 형성함으로써, 내부 회로용의 전원 배선 (17)이나 접지 전위를, 제2 IO 셀(14) 사이의 간극을 통과하여, 제1 및 제2 IO 셀(13, 14)의 부근에 배치할 수 있다. 이 때문에, 내부 회로용의 전원이나 접지를 제1 및 제2 IO 셀(13, 14)에도 사용하는 것이 가능해진다.
또한, 예를 들면, IO 셀(13, 14)을 인접하여 각각 배치하고, IO 셀(13, 14)부근의 4열째의 패드(12)를 내부 회로용의 전원 배선(17)이나 접지 배선(18)에 접속하고, 1열째로부터 S열째까지의 패드(12)와 5열째로부터 9열째까지의 패드(12)를 IO 셀(13, 14)에 접속하면, 상기 제2 실시예와 마찬가지로, 내부 회로용의 전원을 IO 셀(13, 14)에도 사용할 수 있다. 그러나, 이 구조의 경우, IO 셀(13, 14)과 패드(12)를 접속하는 배선(15, 16)이 길어지고, 이 길어진 배선 부분에서의 전기적 특성이 문제가 된다. 또한, 배선(15, 16)의 길이의 문제는, 제2 IO 셀(14)을 칩(11)의 중앙에 치우치게 함으로써 개선되지만, 이 경우, 내부 회로의 영역이 좁게 된다는 문제가 생긴다. 따라서, 양호한 전기적 특성과 높은 집적도를 양립시키기 위해서는, 도 6 및 도 7에 도시한 구조가 바람직하다.
[제3 실시예]
일반적으로, IO 셀(13, 14)의 내부에는 큰 ESD(Electro Static Destruction) 보호 소자나 출력 트랜지스터가 있고, 이들 소자는 외부 신호 단자(13b, 14b)와 접속된다. 따라서, 제3 실시예는, 외부 신호 단자(13b, 14b)를 IO 셀(13, 14)의 단부에 설치하는 것에 한정하지 않고, ESD 보호 소자나 출력 트랜지스터가 존재하는 IO 셀(13, 14)의 중앙부에 설치한다.
도 8은, 본 발명의 제3 실시예에 따른 IO 셀의 평면도를 도시한다. 도 9는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 부분적인 평면도를 도시한다. 이하에, 제3 실시예에 따른 플립 칩형의 반도체 집적 회로 장치에 대하여 설명한다. 제3 실시예에서는, 제1 및 제2 실시예에 따른 반도체 집적 회로 장치와 다른 구조만 설명한다.
도 8에 도시한 바와 같이, 제3 실시예는, 내부 신호 단자(13a)와 제1 외부 신호 단자(13b)를 각각의 단부에 설치한 IO 셀(13)과, 내부 신호 단자(13a)를 단부에 설치하고 제2 외부 신호 단자(13c)을 중앙부에 설치한 IO 셀(13)을 구비한다. 여기서, 제2 외부 신호 단자(13c)가 설치되는 IO 셀(13)의 중앙부란, ESD 보호 소자나 출력 트랜지스터가 존재하는 소자 영역(21)이다.
구체적으로는, 도 9에 도시한 바와 같이, 칩(11)의 주변의 1열째로부터 3열째까지의 패드(12)는 제1 IO 셀(13)의 제1 외부 신호 단자(13b)에 접속되고, 4열째로부터 5열째까지의 패드(12)는 제1 IO 셀(13)의 제2 외부 신호 단자(13c)에 접속된다. 즉, 제1 IO 셀(13)의 칩(11)의 주변측의 단부보다도 제1 IO 셀(13)의 중앙부쪽이 패드(12)에 가까운 경우에는, 제2 외부 신호 단자(13c)가 이용된다.
상기 제3 실시예에 따르면, 제1및 제2 실시예와과 마찬가지의 효과를 얻을 수 있다.
또한, 제3 실시예에서는, 제1 IO 셀(13)에서의 단부의 외부 신호 단자(13b)와 중앙부의 외부 신호 단자(13c)를 구분하여 사용함으로써, 제2 외부 신호 단자(13c)와 패드(12) 사이의 배선(15)의 길이를 짧게 할 수 있다. 즉, 도 9에 도시한 구조에서는, 제1 IO 셀(13)과 4, 5열째의 패드(12)를 접속하는 배선(15)의 길이를 짧게 할 수 있다.
또한, 도 9에서는, 제2 실시예의 구조를 기초로 하여 제3 실시예의 구조를 적용하였지만, 제1 실시예의 구조를 기초로 하여도 된다.
또한, 도 9에 도시한 패드(12)의 배치에서는 제1 IO 셀(13)의 중앙부에만제2 외부 신호 단자(13c)를 설치하였지만, 제2 IO 셀(14)이 칩(11)의 중앙에 치우쳐 있는 경우 등에는, 제2 IO 셀(14)의 중앙부에도 제2 외부 신호 단자를 설치하여도 된다.
[제4 실시예]
제4 실시예는, 칩의 모든 변에서, 제1 I0 셀의 내측에 제2 IO 셀을 배치할 수 없는 구조의 경우에 적용되는 것이다.
도 10은, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 평면도를 도시한다. 도 11은, 도 10에 도시한 반도체 집적 회로 장치의 일부 확대도를 도시한다. 또한, 도 10에서는 패드 및 배선을 생략하고 있다. 이하에, 제4 실시예에 따른 플립 칩형의 반도체 집적 회로 장치에 대하여 설명한다. 제4 실시예에서는, 상기 제1 및 제2 실시예에 따른 반도체 집적 회로 장치와 다른 구조만 설명한다.
도 10에 도시한 바와 같이, 칩(11)의 4변을 따라서 칩(11)의 주변부에 제1 IO 셀(13)이 배치되고, 이 제1 IO 셀(13) 중 칩(11)의 1변에서의 제1 IO 셀(13)의 내측에 제2 IO 셀(14)이 배치된다. 이 제2 IO 셀(14)과 소정 간격 이격하여 제2 IO 셀(14)의 내측에 제3 IO 셀(23)이 배치되고, 이 제3 IO 셀(23)의 내측에 제4 IO 셀(24)이 배치된다. 그리고, 제1 IO 셀(13)은 복수개로 이루어지며, 이 복수개로 이루어지는 제1 IO 셀(13)은 칩(11)의 각 변에서 각각이 인접하여 배치된다. 또한, 제2 IO 셀(14)은 복수개로 이루어지며, 이 복수개로 이루어지는 제2 IO 셀(14)은 칩(11)의 1변에서 각각이 인접하여 배치된다. 또한, 제3 IO 셀(23)은 복수개로 이루어지며, 이 복수개로 이루어지는 제3 IO 셀(23)은 제2 IO 셀(14)이 존재하는칩(11)의 1변에서 각각이 인접하여 배치된다. 또한, 제4 IO 셀(24)은 복수개로 이루어지며, 이 복수개로 이루어지는 제4 IO 셀(24)은 제2 IO 셀(14)이 존재하는 칩(11)의 1변에서 각각이 인접하여 배치된다. 또한, 제2 내지 제4 IO 셀(14, 23, 24)은 부분적으로 간극을 두고 배치된다.
여기서, 제1 IO 셀(13)에서는, 칩(11)의 중앙부측의 단부에 칩(11)의 내부 회로에 접속되는 내부 신호 단자(13a)가 설치되고, 칩(11)의 주변부측의 단부에 패드에 접속되는 외부 신호 단자(13b)가 설치된다. 한편, 제2 I0 셀(14)에서는, 칩(11)의 주변부측의 단부에 칩(11)의 내부 회로에 접속되는 내부 신호 단자(14a)가 설치되고, 칩(11)의 중앙부측의 단부에 패드에 접속되는 외부 신호 단자(14b)가 설치된다. 즉, 제1 IO 셀(13)의 방향과 제2 IO 셀(14)의 방향이 반대로 되어 있기 때문에, 제1 IO 셀(13)의 내부 신호 단자(13a)와 제2 IO 셀(14)의 내부 신호 단자(14a)가, 대향하게 되어 있다.
또한, 제3 IO 셀(23)에서는, 제4 IO 셀(24) 측의 단부에 칩(11)의 내부 회로에 접속되는 내부 신호 단자(23a)가 설치되고, 제2 IO 셀(14) 측의 단부에 패드에 접속되는 외부 신호 단자(23b)가 설치된다. 한편, 제4 IO 셀(24)에서는, 제3 IO 셀(23) 측의 단부에 칩(11)의 내부 회로에 접속되는 내부 신호 단자(24a)가 설치되고, 제3 IO 셀(23)과 반대측의 단부에 패드에 접속되는 외부 신호 단자(24b)가 설치된다. 즉, 제3 IO 셀(23)의 방향과 제4 IO 셀(24)의 방향이 반대로 되어 있기 때문에, 제3 IO 셀(23)의 내부 신호 단자(23a)와 제4 IO 셀(24)의 내부 신호 단자(24a)가, 대향하게 되어 있다.
도 11에 도시한 바와 같이, 칩(11)의 주변의 1열째로부터 8열째까지의 패드(12)는 제1 및 제2 IO 셀(13, 14)의 외부 신호 단자(13b, 14b)에 각각 접속되고, 10열째보다 내측의 패드(12)는 제3 및 제4 IO 셀(23, 24)의 외부 신호 단자(23b, 24b)에 각각 접속된다. 그리고, 9열째의 패드는 전원 배선(17)이나 접지 배선(18)에 접속된다. 이 내부 회로용의 전원 배선(17)이나 접지 배선(18)은, 9열째의 패드(12)의 근처로부터, 제2 IO 셀(14) 사이의 간극을 통하여, 제1 IO 셀(13)의 내부 신호 단자(13a)의 부근까지 연장될 뿐만 아니라, 제3 및 제4 IO 셀(23, 24) 사이의 간극을 통과하여, 대향하는 칩(11)의 주변부 부근까지 연장된다. 그리고, 도시되어 있지 않지만, 전원 배선(17)이나 접지 배선(18)이 제1 내지 4의 IO 셀(13, 14, 23, 24)에 접속된다. 따라서, 전원 배선(17)이나 접지 배선(18)은, 전원 전압이나 접지 전위를 내부 회로에 공급하기 위해서 뿐만 아니라, 제1 내지 제4 IO 셀(13, 14, 23, 24)에 공급하기 위해서도 이용된다.
제4 실시예에 따르면, 제1및 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제1 IO 셀(13)의 내측에 인접하여 소자를 배치할 필요가 있는 경우 등, 칩(11)의 모든 변에서, 제1 IO 셀(13)의 내측에 제2 IO 셀(14)을 배치할 수 없는 구조의 경우에서도, 제4 실시예에서는, 배선 길이의 단축화를 도모할 수 있다. 즉, 제3 IO 셀(23)의 내부 회로에 접속되는 내부 신호 단자(23a)는 칩(11)의 중앙측을 향하고 있기 때문에, 이 제3 IO 셀(23)은 내부 회로가 존재하는 칩(11)의 중앙측에 치우쳐 제4 IO 셀(24)에 근접시킨다. 이것에 의해, 제3 및 제4 IO 셀(23, 24)과 패드(12)를 접속하는 제3 및 제4 배선(25, 26)을 복잡하게 하지 않고, 제3및 제4 배선(25, 26)의 길이를 짧게 할 수 있다.
또한, 제2 IO 셀(14)과 제3 IO 셀(23) 사이의 거리를 길게 함으로써, 그 사이의 영역을 내부 회로를 위한 내부 회로 영역(20)으로서 사용할 수 있기 때문에, 칩(11)의 고집적화를 실현할 수 있다.
또한, 도 12에 도시한 바와 같이, 제3 IO 셀(23)을 제4 IO 셀(24)과 동일한 방향으로 배치하여도, 제3 IO 셀(23)을 제4 IO 셀(24)과 조금 분리하여 배치하면, 상기 제4 실시예와 마찬가지로, 배선의 복잡도 완화나 배선 길이의 단축을 도모하는 것은 가능하다. 그러나, 이 구조의 경우, 내부 회로 영역(20)이 제2 및 제3 IO 셀(24, 23) 사이와 제3 및 제4 IO 셀(23, 24) 사이로 분할된다. 따라서, 도 12에 도시한 구조에 비하여, 도 10 및 도 11에 도시한 구조는, 칩(11)의 내부 회로 영역(20)을 통합하여 넓게 확보할 수 있다. 즉, 넓은 영역에서 회로를 작성할 수 있기 때문에, 분할된 영역에서 회로를 작성했을 때보다도, 집적도를 향상시킬 수 있다. 특히, 도 10 및 도 11에 도시한 구조이면, 작게 분할된 영역에서는 배치할 수 없는 RAM과 같은 큰 셀도 배치할 수 있다.
또한, 도 10에서는, 제2 실시예의 구조를 기초로 하여 제4 실시예의 구조를 적용하였지만, 제1 실시예의 구조를 기초로 하여도 된다. 또한, 상기 제4 실시예에, 제3 실시예의 구조를 적용하는 것도 가능하다.
[제5 실시예]
제5 실시예는, 칩 밖의 외부 회로와 접속하는 배선 길이를 최단으로 할 필요가 있는 매크로 셀을 배치한 것이다.
도 13은, 본 발명의 제5 실시예에 따른 반도체 집적 회로 장치의 평면도를 도시한다. 또한, 도 13에서는 패드 및 배선은 생략하고 있다. 이하에, 제5 실시예에 따른 플립 칩형의 반도체 집적 회로 장치에 대하여 설명한다. 이 제5 실시예에서는, 상기 제1 및 제2 실시예에 따른 반도체 집적 회로 장치와 다른 구조만 설명한다.
도 13에 도시한 바와 같이, 칩(11)의 4변에, 제1 IO 셀(13)의 내부 신호 단자(13a)와 제2 IO 셀(14)의 내부 신호 단자(14a)가 대향하도록, 제1 및 제2 IO 셀(13, 14)이 각각 배치된다. 여기서, 제2 IO 셀(14)은, 칩(11)의 각 변에서, 부분적으로 간극을 두고 배치된다.
그리고, 칩(11)의 제1 변에서는, 제1 및 제2 IO 셀(13, 14)을 걸치도록, 제1 IO 셀(13)의 열에 제5 IO 셀(31)이 배치된다. 제5 IO 셀(31)은, IO 셀과 일체로 된 셀로서, 예를 들면, PLL(Phase Locked Loop), AD 컨버터, DA 컨버터로 이루어지는 매크로 셀이다. 그리고, 제5 IO 셀(31)의 단부에는, 내부 신호 단자(31a)와 외부 신호 단자(13b)가 있다. 따라서, 제5 IO 셀(31)을 구성하는 매크로 셀은,외부 신호 단자(31b)를 이용하여 칩(11) 밖의 외부 회로에 접속된다.
또한, 칩(11)의 제2 변에서는, 제2 IO 셀(14)보다도 칩(11)의 내부에 위치하도록, 제2 IO 셀(14)의 열에 제6 IO 셀(32)이 배치된다. 이 제6 IO 셀(32)은 IO 셀과는 독립된 셀이기 때문에, 제6 IO 셀(32)은 제1 IO 셀(13)과 인접하여 배치되고, 이 제1 IO 셀(13)에 제6 IO 셀(32)이 접속되어 외부 회로에 접속된다.
또한, 칩(11)의 제3 변에서는, 제2 IO 셀(14)의 열의 일부에 위치하도록, 내부 회로 영역(20)이 넓혀져 있다.
제5 실시예에 따르면, 제1 및 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, IO 셀과 일체가 된 제5 IO 셀(31)이나, IO 셀과 독립된 제6 IO 셀(32)을 제1 및 제2 IO 셀(13, 14)과 인접시켜 배치할 수 있다. 이에 따라, 제5 및 제6 IO 셀(31, 32)을 외부 회로와 짧은 배선으로 접속할 수 있기 때문에, 제5 및 제6 IO 셀(31, 32)의 전원 공급의 안정이나 배선 저항의 저하가 가능해진다.
또한, 도 13에서는, 제2 실시예의 구조를 기초로 하여 제5 실시예의 구조를 적용하였지만, 제1 실시예의 구조를 기초로 하여도 된다. 또한, 상기 제5 실시예에, 제3 실시예의 구조를 적용하는 것도 가능하다.
[제6 실시예]
제6 실시예는, 소위 지그재그 격자 형상으로 패드가 배치된 경우의 예이다.
도 14는, 본 발명의 제6 실시예에 따른 반도체 집적 회로 장치의 평면도를 도시한다. 도 15는, 도 14에 도시한 반도체 집적 회로 장치의 일부 확대도를 도시한다. 또한, 도 14에서는 배선을 생략하고 있다. 이하에, 제6 실시예에 따른 플립 칩형의 반도체 집적 회로 장치에 대하여 설명한다. 제6 실시예에서는, 상기 제1 및 제2 실시예에 따른 반도체 집적 회로 장치와 다른 구조만 설명한다.
도 14에 도시한 바와 같이, 칩(11)의 전체에, 복수의 패드(12)가 소위 지그재그 형상으로 배치되어 있다. 또한, 칩(11)의 4변에, 제1 IO 셀(13)의 내부 신호 단자(13a)와 제2 IO 셀(14)의 내부 신호 단자(14a)가 대향하도록, 제1 및 제2 IO셀(13, 14)이 각각 배치된다.
도 15에 도시한 바와 같이, 제2 IO 셀(14)은, 칩(11)의 각 변에서, 부분적으로 간극을 두고 배치된다. 여기서, 패드(12)를 지그재그 형상으로 배치한 경우에서의 행방향의 패드(12) 사이의 거리 X2(예를 들면, X2=160㎛)는, 패드(12)를 동일한 간격으로 격자 형상으로 배치한 경우(도 7)에서의 행 방향의 패드(12) 사이의 거리 X1(예를 들면, X1=226㎛) 보다도 짧아진다. 이 때문에, 제2 IO 셀(14)의 간극은, 1행째의 패드(12)와 2행째의 패드(12) 사이, 3행째의 패드(12)와 4행째의 패드(12) 사이와 같이, 패드(12)의 2행간마다 형성된다. 다시 말해서, 2행의 패드(12)로 하나의 전원 배선(17)이나 접지 배선(18)을 공통으로 이용하고 있다. 즉, 도 15에 도시한 사선 부분의 12개의 IO 셀(13, 14)은, 도 15에 도시한 사선 부분의 전원 배선(17)이나 접지 배선(18)으로부터 전원 전압이나 접지 전위가 공급된다.
그리고, 내부 회로용의 전원 배선(17)이나 접지 배선(18)은, 칩(11)의 중앙으로부터 제2 IO 셀(14) 사이의 간극을 통하여, 제1 IO 셀(13)의 내부 신호 단자(13a)의 부근까지 연장된다. 그리고, 도시되어 있지 않지만, 전원 배선(17)이나 접지 배선(18)이 제1 및 제2 IO 셀(13, 14)에 접속된다. 따라서, 전원 배선(17)이나 접지 배선(18)은, 전원 전압이나 접지 전위를 내부 회로에 공급하기 위해서 뿐만 아니라, 제1 및 제2 IO 셀(13, 14)에 공급하기 위해서도 이용된다.
제6 실시예에 따르면, 패드(12)를 지그재그 형상으로 배치한 경우에서도, 제1 및 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 도 14 및 15에서는, 제2 실시예의 구조를 기초로 하여 제6 실시예의 구조를 적용하였지만, 제1 실시예의 구조를 기초로 하여도 된다. 또한, 상기 제6 실시예에, 제3 실시예의 구조를 적용하는 것도 가능하다.
또, 금번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 정의되며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
본 발명에 따르면, 배선의 복잡도 완화와 배선 길이의 단축이 도모되어 양호한 전기적 특성과 높은 집적도를 양립시킨 반도체 집적 회로 장치를 실현할 수 있다.

Claims (17)

  1. 반도체 집적 회로 장치에 있어서,
    칩과,
    상기 칩의 전체에 배치된 복수의 접속 부재와,
    상기 칩의 주변에 배치되고, 상기 칩의 주변측의 제1 단부와 상기 칩의 중앙측의 제2 단부를 갖는 제1 IO 셀과,
    상기 제1 IO 셀의 내측에 배치되고, 상기 칩의 주변측의 제3 단부와 상기 칩의 중앙측의 제4 단부를 갖는 제2 IO 셀과,
    상기 제1 단부에 설치되고, 상기 접속 부재에 접속되는 제1 단자와,
    상기 제2 단부에 설치되고, 상기 칩의 내부 회로에 접속되는 제2 단자와,
    상기 제3 단부에 설치되고, 상기 칩의 내부 회로에 접속되는 제3 단자와,
    상기 제4 단부에 설치되고, 상기 접속 부재에 접속되는 제4 단자
    를 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제1 I0 셀은 복수개 설치되고, 이 복수개의 상기 제1 I0 셀은 상기 칩의 각 변에서 각각이 인접하게 배치되며,
    상기 제2 IO 셀은 복수개 설치되고, 이 복수개의 상기 제2 IO 셀은 상기 칩의 각 변에서 각각이 인접하게 배치되는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제2 단자와 상기 제3 단자는 서로 대향하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 접속 부재는 상기 칩의 전면에 격자 형상 또는 지그재그 형상으로 배치되는 반도체 집적 회로 장치.
  5. 제2항에 있어서.
    상기 복수개의 상기 제2 IO 셀은 일부에 간극을 두고 배치되는 반도체 집적 회로 장치.
  6. 제5항에 있어서,
    상기 칩의 중앙으로부터 상기 제2 IO 셀의 상기 간극에,
    상기 제1 및 제2 IO 셀과 전원을 접속하는 전원 배선과, 상기 제1 및 제2 IO 셀과 접지를 접속하는 접지 배선 중 적어도 한쪽이 배치되는 반도체 집적 회로 장치.
  7. 제1항에 있어서,
    상기 제1 단자를 상기 제1 I0 셀의 중앙부에 배치하는 반도체 집적 회로 장치.
  8. 제1항에 있어서,
    상기 제4 단자를 상기 제2 IO 셀의 중앙부에 배치하는 반도체 집적 회로 장치.
  9. 제1항에 있어서,
    상기 제2 IO 셀의 내측에 배치되고, 상기 칩의 주변측의 제5 단부와 상기 칩의 중앙측의 제6 단부를 갖는 제3 IO 셀과,
    상기 제3 IO 셀의 내측에 배치되고, 상기 칩의 주변측의 제7 단부와 상기 칩의 중앙측의 제8 단부를 갖는 제4 IO 셀과,
    상기 제5 단부에 설치되고, 상기 접속 부재에 접속되는 제5 단자와,
    상기 제6 단부에 설치되고, 상기 칩의 내부 회로에 접속되는 제6 단자와,
    상기 제7 단부에 설치되고, 상기 칩의 내부 회로에 접속되는 제7 단자와,
    상기 제8 단부에 설치되고, 상기 접속 부재에 접속되는 제8 단자
    를 더 포함하는 반도체 집적 회로 장치.
  10. 제9항에 있어서,
    상기 제1 IO 셀은 복수개 설치되고, 이 복수개의 상기 제1 I0 셀은 상기 칩의 각 변에서 각각이 인접하게 배치되며,
    상기 제2 IO 셀은 복수개 설치되고, 이 복수개의 상기 제2 IO 셀은 상기 칩의 1변에서 각각이 인접하게 배치되며,
    상기 제3 IO 셀은 복수개 설치되고, 이 복수개의 상기 제3 IO 셀은 상기 칩의 상기 1변에서 각각이 인접하게 배치되며,
    상기 제4 IO 셀은 복수개 설치되고, 이 복수개의 상기 제4 IO 셀은 상기 칩의 상기 1변에서 각각이 인접하게 배치되는 반도체 집적 회로 장치.
  11. 제9항에 있어서,
    상기 제6 단자와 상기 제7 단자는 서로 대향하는 반도체 집적 회로 장치.
  12. 제10항에 있어서,
    상기 제2 내지 제4 IO 셀은 각각 일부에 간극을 두고 배치되는 반도체 집적 회로 장치.
  13. 제9항에 있어서,
    상기 제2 IO 셀과 상기 제3 IO 셀과의 사이를 소정 간격 이격하고,
    상기 제2 IO 셀과 상기 제3 IO 셀과의 사이에 위치하는 상기 접속 부재를 전원 배선 및 접지 배선에 각각 접속하는 반도체 집적 회로 장치.
  14. 제13항에 있어서,
    상기 전원 배선 및 상기 접지 배선은,
    상기 제2 IO 셀과 상기 제3 IO 셀과의 사이에 위치하는 상기 접속 부재로부터, 상기 제2 IO 셀의 상기 간극으로 연장하여 배치됨과 함께,
    상기 제3 및 제4 IO 셀의 상기 간극으로 연장하여 배치되는 반도체 집적 회로 장치.
  15. 제13항에 있어서,
    상기 제2 IO 셀과 상기 제3 IO 셀과의 사이의 영역은 상기 칩의 상기 내부 회로가 존재하는 영역인 반도체 집적 회로 장치.
  16. 제1항에 있어서,
    상기 제1 또는 제2 IO 셀에 인접하여 매크로 셀이 배치되는 반도체 집적 회로 장치.
  17. 제16항에 있어서,
    상기 매크로 셀에는 제9 단자와 제10 단자가 설치되며,
    상기 제9 단자는, 상기 칩의 중앙측의 단부에 설치되고, 상기 칩의 상기 내부 회로에 접속되며,
    상기 제10 단자는, 상기 칩의 주변측의 단부에 설치되고, 상기 접속 부재에 접속되는 반도체 집적 회로 장치.
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