JPH1197631A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路設計上の強い制約を受けることなく、外
部雑音を確実に吸収することができ、しかも安定した電
圧電源の供給の可能な配線が施された半導体集積回路装
置を提供する。 【解決手段】 機能ブロック１２が組み込まれた半導体
基板１１と、機能ブロック１２への電力供給のために半
導体基板１１に形成された電源線１４および接地線１５
と、電源線１４との間に絶縁体２１を介在させて電源線
１４との間で静電容量素子Ａを構成すべく接地線１５に
接続された接地電位部材２３および接地線１５との間に
絶縁体２１を介在させて接地線１５との間で静電容量素
子Ｂを構成すべく電源線１４に接続された電源電位部材
２４とを半導体集積回路装置１０に設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣチップのよう
な半導体集積回路装置に関し、特に静電気ノイズによる
誤動作を確実に防止し得る半導体集積回路装置に関す
る。

【０００２】

【従来の技術】ＩＣチップのような半導体集積回路装置
では、半導体基板に、この基板に組み込まれた内部回路
である各機能ブロックへの電力供給のために、電源線お
よび接地線が形成されている。この電源線への静電気ノ
イズ等による外部雑音は、機能ブロックの動作に悪影響
を与える。

【０００３】この外部雑音による悪影響を防止するため
の従来技術が、例えば特開昭６０−２０６１６１号公報
に記載されている。この従来技術によれば、電源線およ
び接地線との間に、誘電体すなわち絶縁体を介在させる
ことにより、電源線および接地線で静電容量素子の各電
極を構成し、この素子の静電容量により、電源線および
接地線の外部雑音を吸収しかつ電源電圧の安定化を図る
ことができる。

【０００４】

【発明が解決しようとする課題】しかしながら、前記し
たような従来の技術では、静電容量素子の両電極を構成
する電源線および接地線は、共に電力供給路として機能
することから、この電力供給路たる電源線および接地線
を対にして形成する必要があり、そのために、回路設計
上、強い制約を受ける。また、静電容量素子の電極を構
成する電源線および接地線の双方が、電力供給路となる
ことから、電流の供給先で大きな電流変化が生じると、
それぞれの電極の電圧変動の相乗効果として、静電容量
素子に大きな電圧変動が現れることから、電源電圧の安
定化の上で、さらに改良が望まれていた。

【０００５】そこで、本発明の目的は、回路設計上の強
い制約を受けることなく、外部雑音を確実に吸収するこ
とができ、しかも安定した電圧電源の供給の可能な配線
が施された半導体集積回路装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明に係る半導体集積回路装置は、少なくと
も１つの機能ブロックが組み込まれた半導体基板と、機
能ブロックへの電力供給のために半導体基板に形成され
た電源線および接地線と、半導体基板に形成され、電源
線との間に絶縁体を介在させて電源線との間で静電容量
素子を構成すべく接地線に接続された接地電位部材およ
び接地線との間に絶縁体を介在させて接地線との間で静
電容量素子を構成すべく電源線に接続された電源電位部
材とを含むことを特徴とする。

【０００７】〈作用〉本発明に係る半導体集積回路装置
では、電源線および接地線は、相互に共同して静電容量
素子を構成するための電極として機能することはなく、
電源線は、接地線に接続された接地電位部材と共同して
静電容量素子の電極を構成する。また、接地線は、電源
線に接続された電源電位部材と共同して静電容量素子の
電極を構成する。接地電位部材および電源電位部材は、
それぞれ接地電位および電源電位を印加されることか
ら、それぞれに組み合わせられる電源線および接地線と
共同して、それぞれの静電容量素子の電極を構成する。

【０００８】このため、本発明に係る半導体集積回路に
よれば、静電容量素子の形成のために電源線および接地
線を対にして配線する必要はなく、電源線および接地線
を個別に配線することができることから、配線の設計
上、従来のような強い制約を受けることはない。

【０００９】また、電源線および接地線にそれぞれ組み
合わされる接地電位部材および電源電位部材は、電力供
給路として機能することがないことから、機能ブロック
への供給電流の変化により、電力供給路として機能する
電源線および接地線程に供給電流の変動による大きな電
圧変化を受けることはなく、このことから静電容量素子
の電圧変動を抑制することができる。

【００１０】電源線および接地線を半導体基板上の第１
の導電層で構成し、該第１の導電層下に絶縁体を構成す
る絶縁層を介して、第２の導電層を積層し、この第２の
導電層で接地電位部材および電源電位部材を構成するこ
とができる。

【００１１】また、電源線および接地線のそれぞれの一
方の面側に配置された接地電位部材および電源電位部材
を第１の電位部材として、該第１の電位部材が配置され
た側と反対側に、さらに静電容量素子を構成すべく第２
の電位部材として絶縁体を介して接地電位部材および電
源電位部材を配置し、これにより電源線および接地線の
それぞれの両面側に、静電容量素子を直列的に構成する
ことができる。

【００１２】電源線および接地線は、機能ブロックのセ
ル部分の両端に配置された電源接続端子および接地接続
端子に向けて伸長するように、電源線および接地線を機
能ブロック内でセル部分を間に挟んで相互に平行に伸長
させることができる。また、接地電位部材および電源電
位部材は、それぞれ機能ブロック内で、電源線および接
地線にそれぞれ並行に配置することができる。

【００１３】接地電位部材および電源電位部材を、機能
ブロック内でセル部分の電源接続端子および接地接続端
子に接続することなく、機能ブロック外の領域で接地線
および電源線に接続することができる。また、電源電位
部材および接地電位部材は、これらの部材が電力供給路
として機能することがない限り、セル部分の電源接続端
子および接地接続端子にそれぞれ接続することができ
る。

【００１４】

【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１は、本発明に係る半導体集積回路装置
の具体例１を概略的に示す平面図である。図１に示され
た半導体集積回路装置１０は、半導体ＬＳＩチップであ
り、矩形の半導体基板１１の周辺部には、該基板の中央
部に組み込まれた各機能ブロック１２（１２ａ）のため
の図示しない多数の接続ピンにそれぞれ接続された多数
のパッド１３（１３ａ、１３ｂ）が配列されている。

【００１５】多数のパッド１３には、各機能ブロック１
２への電力供給のための１つの電源電圧（ＶＤＤ）端子
１３ａおよび１つの接地（ＧＮＤ）端子１３ｂが含まれ
ている。電源電圧端子１３ａからは、電源線１４が各機
能ブロック１２へ向けてそれぞれ分岐して伸長する。ま
た、接地端子１３ｂからは、接地線１５が電源線１４か
ら横方向へ間隔をおいてこれから独立的に、各機能ブロ
ック１２へ向けてそれぞれ分岐して伸長する。

【００１６】電源線１４および接地線１５は、後述する
ように、半導体基板１１上に積層された例えば導電性に
優れたアルミニゥムのような金属材料からなる第１の導
電層１６（図３参照）を、後述する選択エッチング処理
により部分的に残すことにより、形成されている。

【００１７】各機能ブロック１２の代表として、図２に
は、１つ機能ブロック１２ａが拡大して示されている。
機能ブロック１２ａには、図２に示されているように、
それぞれ一端に電源接続端子１７を有しかつ他端に接地
接続端子１８を有する複数のセル部分１９が相互に整列
して配置されている。

【００１８】各セル部分１９には、そのセル部分毎に、
例えばＣＭＯＳインバータ、論理素子のような種々の回
路素子のうち、同一機能素子が集約的に配置されてい
る。また、各機能ブロック１２には、それぞれの機能ブ
ロックの機能に応じて必要なセル部分１９が集約的に配
置されている。

【００１９】電源線１４および接地線１５は、各機能ブ
ロック１２内で、それぞれのセル部分１９を両線１４お
よび１５間で挟み込むように、セル部分１９の両端から
間隔をおいて互いに平行に伸長する。電源線１４は、各
セル部分１９の電源接続端子１７に接続され、接地線１
５は、各セル部分１９の接地接続端子１８に接続されて
いる。

【００２０】各機能ブロック１２内では、電源線１４下
には、絶縁層２０（図３参照）からなる絶縁体２１およ
び第２の導電層２２（図３参照）からなる接地電位部材
２３がそれぞれ層状に形成されている。また、各機能ブ
ロック１２内では、接地線１５下には、絶縁層２０から
なる絶縁体２１および第２の導電層２２からなる電源電
位部材２４がそれぞれ層状に形成されている。第２の導
電層２２は、耐熱性に優れた導電性ポリシリコンで構成
することができる。

【００２１】図３は、機能ブロック１２内における電源
線１４を含む半導体集積回路装置１０の断面図である。
図３に示す断面図から明らかなように、半導体基板１１
上には、各機能ブロック１２内のセル部分１９の前記素
子を組み込むための積層構造１１ａが形成されている。
この積層構造１１ａ上には、層間絶縁膜２５を介して、
第２の導電層２２、絶縁層２０、第１の導電層１６が積
層されている。

【００２２】積層構造１１ａ上に形成されたこれら各層
（１６、２０および２２）は、従来よく知られたフォト
リソグラフィおよびエッチング処理を適宜受ける。この
処理により、これら積層（１６、２０および２２）から
所定の線状の電源線１４、接地線１５、絶縁体２１、接
地電位部材２３および電源電位部材２４が形成されてい
る。図３に示す例では、第１の導電層１６を覆う絶縁保
護層２６が示されているが、この保護層２６は、他の図
面では、図面の簡素化のために、省略されている。

【００２３】電源線１４および接地線１５は、図１に示
したとおり、電源電圧端子１３ａおよび接地端子１３ｂ
にそれぞれ接続され、また各機能ブロック１２内で電源
線１４および接地線１５下にそれぞれ絶縁体２１を介し
て形成された接地電位部材２３および電源電位部材２４
は、例えば機能ブロック１２外の領域で、接地線１５お
よび電源線１４にそれぞれ接続される。

【００２４】その結果、図４（ａ）に示されているよう
に、電源線１４の機能ブロック１２内の領域には、絶縁
体２１を介して接地電位が付与される接地電位部材２３
が配置されることから、機能ブロック１２内には、電源
線１４および接地電位部材２３を両電極とする静電容量
素子Ａが形成される。また、図４（ｂ）に示されている
ように、接地線１５の機能ブロック１２内の領域には、
絶縁体２１を介して電源電位が付与される電源電位部材
２４が配置されることから、機能ブロック１２内には、
接地線１５および電源電位部材２４を両電極とする静電
容量素子Ｂが形成される。

【００２５】本発明に係る半導体集積回路装置１０で
は、各機能ブロック１２のセル部分１９への電力は、電
源電圧端子１３ａおよび接地端子１３ｂからそれぞれ伸
長する電源線１４および接地線１５を経て、供給され
る。この電力供給路となる電源線１４および接地線１５
には、それぞれ個別に静電容量素子ＡおよびＢが形成さ
れていることから、静電気ノイズ等の外部雑音が電源電
圧端子１３ａおよび接地端子１３ｂに作用しても、この
外部雑音は、電源線１４および接地線１５に組み込まれ
た前記静電容量素子ＡおよびＢの静電容量により、適正
に吸収される。従って、各機能ブロック１２のセル部分
１９の機能素子の動作に対する外部雑音の影響を効果的
に防止することができる。

【００２６】また、電力供給路となる電源線１４および
接地線１５は、それぞれ電力供給路としては作用しない
接地電位部材２３および電源電位部材２４と共同して静
電容量素子ＡおよびＢの電極を構成する。そのため、電
源線１４および接地線１５を、この両者が従来のように
相互に対を構成するように引き回す必要はなく、両線１
４および１５を回路配線の必要性に応じて、半導体基板
１１上で個別に引き回すことができる。従って、配線に
ついての回路設計の自由度が従来に比較して飛躍的に向
上する。

【００２７】さらに、各静電容量素子ＡおよびＢの一方
の電極（２３および２４）が電力供給路として機能する
ことがないことから、各機能ブロック１２への供給電流
の変化によっても、静電容量素子ＡおよびＢが従来のよ
うな大きな電圧変化を受けることはなく、この静電容量
素子ＡおよびＢの電圧変動の抑制により、電源電圧の一
層の安定化を図ることが可能となる。

【００２８】下方の第２の導電層２２により、接地電位
部材２３および電源電位部材２４を形成し、上方の第１
の導電層１６により、電源線１４および接地線１５を形
成した例について説明した。この例とは逆に、下方の第
２の導電層２２により、電源線１４および接地線１５を
形成し、また上方の第１の導電層１６により、接地電位
部材２３および電源電位部材２４を形成することができ
る。また、各導電層１６および２２の材料は、適宜選択
することができる。

【００２９】接地電位部材２３および電源電位部材２４
を、機能ブロック１２外の領域で電源線１４および接地
線１５にそれぞれ対向させ、両者（２３、１４および２
４、１５）間に絶縁体２１を介在させて形成することに
より、各静電容量素子ＡおよびＢを機能ブロック１２外
の領域に形成することができる。さらに、接地電位部材
２３および電源電位部材２４は、それぞれが電力供給路
として作用しない限り、例えばセル部分１９の接地接続
端子１８および電源接続端子１７に接続することができ
る。

【００３０】〈具体例２〉図５は、本発明の具体例２を
示す図３と同様な断面図である。図５に示す例では、半
導体基板１１の積層構造１１ａ上には、層間絶縁膜２５
を介して、第２の導電層２２、絶縁層２０、第１の導電
層１６が積層され、さらに、絶縁層２７、第３の導電層
２９が積層され、この第３の導電層２９上に絶縁保護層
２６が形成されている。

【００３１】第３の導電層２９は、例えば第１の導電層
１６と同様な金属からなる導電材料で形成されており、
具体例１に示したと同様に、例えば機能ブロック１２内
で下方の電源線１４および接地線１５に対応するように
エッチング処理を受ける。

【００３２】その結果、図６（ａ）に示されているよう
に、電源線１４の下方の接地電位部材２３を第１の電位
部材として、電源線１４の第１の電位部材２３が配置さ
れた側と反対の側には、絶縁層２７からなる絶縁体２８
を介在させて、第２の電位部材３０が形成される。ま
た、図６（ｂ）に示されているように、接地線１５の下
方の電源電位部材２４を第１の電位部材として、接地線
１５の第１の電位部材２４が配置された側と反対の側に
は、絶縁層２７からなる絶縁体２８を介在させて、第２
の電位部材３１が形成される。

【００３３】各第２の電位部材３０および３１は、対応
する反対側の第１の電位部材２３および２４に接続され
る。従って、電源線１４の両側には、図６（ａ）に示さ
れているように、電源線１４を一方の電極として共用
し、その両側に配置されたそれぞれ第１の接地電位部材
２３および第２の接地電位部材３０を他方の電極とする
２つの静電容量素子Ａが相互に直列的に形成される。

【００３４】また、接地線１５の両側には、図６（ｂ）
に示されているように、接地線１５を一方の電極として
共用し、その両側に配置されたそれぞれ第１の電源電位
部材２４および第２の電源電位部材３１を他方の電極と
する２つの静電容量素子Ｂが相互に直列的に形成され
る。

【００３５】この２重構造による直列的な静電容量素子
ＡおよびＢの形成により、具体例２によれば、具体例１
に比較して、２倍の静電容量を確保することができ、こ
れにより、外部雑音等の吸収効果を一層高めることがで
きる。静電容量素子の多重構造は、必要に応じて３重以
上とすることができる。

【００３６】

【発明の効果】本発明によれば、前記したように、電源
線は接地線に接続された接地電位部材と共同して静電容
量素子の電極を構成し、接地線は電源線に接続された電
源電位部材と共同して静電容量素子の電極を構成するこ
とから、外部雑音の吸収のために設けられる静電容量素
子の形成のために、電源線および接地線を対にして配線
する必要はなく、電源線および接地線を個別に配線する
ことができることから、配線の設計上、従来のような強
い制約を受けることはない。

【００３７】また、本発明によれば、外部雑音の吸収の
ために設けられる静電容量素子の電極の一方が電力供給
路として機能することがないことから、機能ブロックへ
の供給電流の変化によっても、静電容量素子が従来のよ
うな大きな電圧変化を受けることはなく、この静電容量
素子の電圧変動の抑制により、電源電圧の一層の安定化
を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の具体例を概
略的に示す平面図である。

【図２】図１に示されたセル部分を部分的に破断して示
す拡大図である。

【図３】図２に示された線III−IIIに沿って得られた断
面図である。

【図４】図２に示された配線部分を模式的に示す斜視図
である。

【図５】本発明に係る他の具体例を示す図３と同様な図
面である。

【図６】図５に示した具体例の図４と同様な図面であ
る。

【符号の説明】

１０ 半導体集積回路装置 １１ 半導体基板 １２ 機能ブロック １３ パッド１３ １３ａ 電源電圧端子 １３ｂ 接地端子 １４ 電源線 １５ 接地線 １６ 第１の導電層 １７ セル部分の電源接続端子 １８ セル部分の接地接続端子 １９ セル部分 ２０、２５、２７ 絶縁層 ２１、２８ 絶縁体 ２２ 第２の導電層 ２３、３０ 接地電位部材 ２４、３１ 電源電位部材 ２９ 第３の導電層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの機能ブロックが組み込
   まれた半導体基板と、前記機能ブロックへの電力供給の
   ために前記半導体基板に形成された電源線および接地線
   と、前記半導体基板に形成され、前記電源線との間に絶
   縁体を介在させて前記電源線との間で静電容量素子を構
   成すべく前記接地線に接続された接地電位部材および前
   記接地線との間に絶縁体を介在させて前記接地線との間
   で静電容量素子を構成すべく前記電源線に接続された電
   源電位部材とを含む半導体集積回路装置。
2. 【請求項２】 前記電源電位部材および接地電位部材は
   電力供給路として作用しない請求項１記載の半導体集積
   回路装置。
3. 【請求項３】 前記電源線および前記接地線は前記半導
   体基板上の第１の導電層で構成され、前記接地電位部材
   および前記電源電位部材は、前記絶縁体を構成する絶縁
   層を間に介在させて前記第１の導電層下に積層された第
   ２の導電層で構成されてなる請求項１記載の半導体集積
   回路装置。
4. 【請求項４】 前記電源線および接地線には、それぞれ
   前記絶縁体を介在させて配置された前記接地電位部材お
   よび電源電位部材を第１の電位部材として、該第１の電
   位部材が配置された側と反対側に、さらに静電容量素子
   を構成すべく第２の電位部材として絶縁体を介して接地
   電位部材および電源電位部材が配置されている請求項１
   記載の半導体集積回路装置。
5. 【請求項５】 前記各機能ブロックには、一端に電源接
   続端子を有しかつ他端に接地接続端子を有する複数のセ
   ル部分が整列して配置されており、前記電源線および前
   記接地線は、前記電源接続端子および接地接続端子に向
   けて伸長すべく前記機能ブロック内で前記セル部分を間
   に挟んで相互に平行に伸長し、前記接地電位部材および
   前記電源電位部材は、それぞれ前記機能ブロック内で、
   前記電源線および前記接地線にそれぞれ並行に配置され
   ている請求項１記載の半導体集積回路装置。
6. 【請求項６】 前記接地電位部材および前記電源電位部
   材は、前記機能ブロック内で前記セル部分の前記電源接
   続端子および接地接続端子に接続されることなく、前記
   機能ブロック外の領域で前記接地線および電源線に接続
   されている請求項５記載の半導体集積回路装置。