DE19758704B4

DE19758704B4 - Herstellverfahren für Halbleiterspeichervorrichtung

Info

Publication number: DE19758704B4
Application number: DE19758704A
Authority: DE
Inventors: Woun-Suk Yang; Chang-Jae Lee
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1996-11-27
Filing date: 1997-03-13
Publication date: 2004-07-22
Anticipated expiration: 2017-03-14

Abstract

Ein Herstellungsverfahren ür eine Halbleiterspeichervorrichtung umfasst die folgenden Schritte: Herstellen eines Wortleitungsmusters auf einem Halbleitersubstrat, Herstellen eines Isolierfilmes auf der gesamten sich ergebenden Oberfläche, Entfernen des Isolierfilmes, bis ein aktives Bereichsmuster freigelegt ist, um ein Bitleitungsgrabenmuster zu bilden, und Erzeugen eines Bitleitungsmusters durch Vergraben eines leitenden Materials in dem Bitleitungsgrabenmuster. Ein Niveauunterschied zwischen einem Speicherzellenbereich und einem Randbereich wird stark verbessert, da die Bitleitung durch die Vergrabungsmethode erzeugt wird, was den nach dem Zellenerzeugungsprozess durchgeführten Verdrahtungsprozess verbessert.

Description

Die vorliegende Erfindung bezieht sich auf ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung und insbesondere auf ein Herstellungsverfahren für eine Speicherzelle einer Halbleiter-DRAM-Vorrichtung, die eine Struktur eines Kondensators über einer Bitleitung (im folgenden als COB bezeichnet) hat. Verfahren zur Herstellung solcher Vorrichtungen sind beispielsweise aus DE 43 12 468 A1 und US-5,545,372 bekannt.

Allgemein wurden mit steigendem Integrationsgrad einer Halbleiterspeichervorrichtung zahlreiche Arten von Speicherzellenarrays und deren Strukturen vorgeschlagen, die für eine hohe Integration geeignet sind.

Wie in den 1A und 1B gezeigt ist, ist ein repräsentatives Beispiel ein Speicherzellenarray mit einer Struktur eines Kondensators unter einer Bitleitung (im folgenden als COB-Struktur bezeichnet), wobei ein Kondensator 13 auf einem rechtwinkligen aktiven Array 12, das auf einem Halbleitersubstrat 11 ausgebildet ist, erzeugt wird, und sodann wird eine Bitleitung 14 darauf gebildet. Weiterhin ist eine Gateleitung 15 vorgesehen.

Jedoch hat die Speicherzelle mit der obigen COB-Struktur eine begrenzte Fläche eines Kondensators, da der Kondensator unter einer Bitleitung gelegen ist. Daher muss eine Höhe des Kondensators gesteigert werden, um einen Pegel einer Kapazität entsprechend zu derjenigen des Standes der Technik in einer hochintegrierten Halbleiterspeichervorrichtung sicherzustellen, in welcher eine Fläche für einen Kondensator scharf herabgesetzt ist, was zu einer Steigerung im Seitenverhältnis eines Bitleitungskontaktloches führt. Folglich werden technisch Schwierigkeiten im Füllen eines Kontaktes und in der Musterbildung einer Leitung bei der Erzeugung einer Bitleitung hervorgerufen. Demgemäss erfordert eine Halbleiterspeichervorrichtung eines 16M-DRAM-Typs oder eines 64M-DRAM-Typs oder darüber ein neues Zellenarray mit einer neuartigen Struktur.

Die 2A und 2B zeigen eine Halbleiterspeichervorrichtung mit einer COB-Struktur, wie diese in der US-A-5 140 389 beschrieben ist. Wie in diesen Zeichnungen dargestellt ist, wird in der COB-Struktur eine Bitleitung 23 erzeugt, bevor ein Kondensator 24 gebildet wird, um einen Bereich auf der Bitleitung 23 als einen Bereich eines Kondensators 24 sicherzustellen. Dadurch wird eine Kapazität gesteigert, und ein Seitenverhältnis eines Bitleitungs kontaktloches wird herabgesetzt, was dazu führt, dass ein Füllen eines Kontaktloches beim Herstellen der Bitleitung 23 einfach gemacht wird.

In der obigen COB-Struktur wird der Kondensator 24 auf der Bitleitung 23 gebildet, ein aktiver Bereich 22 ist so ausgelegt, dass er eine diagonale Gestalt hat, so dass der aktive Bereich 22 mit der Bitleitung und einer Wortleitung 25 gekreuzt wird. Da der aktive Bereich 22 in der diagonalen Gestalt mehr Ecken als der herkömmliche aktive Bereich 12 aufweist, werden beim Durchführen eines Photolithographieprozesses eine ernsthafte Schrumpfung und Verzerrung hervorgerufen, was mehr Schwierigkeit beim Erzeugen eines aktiven Bereichmusters verursacht. Darüber hinaus hat der diagonale aktive Bereich 22 eine niedrigere Packungsdichte als der rechtwinklige aktive Bereich 12 in einer vorbestimmten Fläche, was einen Nachteil in einer hohen Integration bedingt. Dem gemäß erfordern ultrahoch integrierte DRAM-Vorrichtungen eines 256M-DRAM-Typs oder darüber ein neueres Zellenarray mit einer neuartigeren Struktur. Das repräsentative Beispiel ist, wie in 3 gezeigt ist, eine Struktur eines Zellenarrays, das einen T-förmigen aktiven Bereich 32 verwendet, und das T-förmige Modell wurde vorgeschlagen, um das Absenken der Packungsdichte zu lösen, das in dem diagonal gestalteten Modell auftritt. In 3 sind eine Bitleitung 33 und eine Gateleitung 35 gezeigt.

Das jedoch der T-förmige aktive Bereich 32 auch mehr Ecken als der rechtwinklige aktive Bereich 12 hat, tritt beim Durchführen eines Photolithographieprozesses eine ernsthafte Schrumpfung oder Verzerrung auf, was zahlreiche Probleme beim Erzeugen eines aktiven Bereiches hervorruft. Zur Lösung der obigen Probleme wurde in der US-Patentschrift 5,195,054 , wie in 4 gezeigt ist, ein neuartiges Zellenarray mit einem schrägen aktiven Bereich 42 vorgeschlagen. Außerdem sind in 4 eine Bitleitung 43 und eine Gateleitung 45 gezeigt.

Die 5A bis 5E sind Längsschnittdarstellungen ebenfalls gemäß der US-Patentschrift 5,140,389, die ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung mit der herkömmlichen COB-Struktur und insbesondere sequentielle Längsschnittdarstellungen entlang der Linie A-A in 4 zeigen.

Zunächst wird ein schräger aktiver Bereich 42, wie dieser in 4 gezeigt ist, auf einem Halbleitersubstrat 41 mit einer Photoätzmethode gebildet. Dann wird zum elektrischen Abschalten einzelner Vorrichtungen ein Vorrichtungsisolationsprozeß ausgeführt, wie dies in 5A gezeigt ist, um einen Feldoxidbereich 50 zu bilden, und ein thermischer Siliciumoxidfilm, der als ein Gateisolierfilm in einem thermischen Oxidationsverfahren auf dem Halbleitersubstrat 41 dient, wird in einem elektrischen Ofen unter einer H₂/O₂-Atmosphäre erwärmt, um eine Dicke von etwa 80Å (8 nm) zu haben. Dann wird auf dem thermischen Oxidfilm, der als der Gateisolierfilm 42 dient, polykristallines Silizium oder amorphes Silizium, das als eine Gateelektrode 45 dient, in einem chemischen Niederdruck-Dampfabscheidungsverfahren (im folgenden als LPCVD-Verfahren bezeichnet) gebildet, um eine Dicke von etwa 2000Å (200 nm) anzunehmen. Hier werden das polykristalline oder amorphe Silizium durch einen Ionenimplantation nach Erzeugung eines undotierten Siliziumfilmes dotiert oder dann dotiert, während das polykristalline Silizium abgeschieden bzw. aufgetragen wird. Dann wird ein Siliziumoxidfilm mit einer Dicke von etwa 1500Å (150 nm) auf dem Siliziumfilm, der als die Gateelektrode 45 dient, in dem LPCVD-Verfahren aufgetragen. Sodann werden in einem Photoätzverfahren der Siliziumoxidfilm, der polykristalline Siliziumfilm und der thermische Siliziumoxidfilm sequentiell geätzt, um ein polykristallines Gatemuster mit dem Gateisolierfilm 51, der Gateelektrode 45 und dem Siliziumoxidfilm 52 zu bilden, wie dies in 5A gezeigt ist. Sodann wird auf der gesamten Oberfläche der obigen Struktur ein undotierter Oxidfilm abgeschieden oder aufgetragen, und der Oxidfilm wird anisotrop in einem reaktiven Ionenätzverfahren (im folgenden als RIE-Verfahren bezeichnet) geätzt, um Seitenwandabstandsglieder 22 an einer Seitenwand der Gateelektrode 45 zu erzeugen. Sodann wird ein Oxidfilm, der als ein Isolierfilm 57 dient, auf der gesamten sich ergebenden Oberfläche aufgetragen oder abgeschieden, um eine Dicke von etwa 5000Å (500 nm) aufzuweisen. Hier werden ein 03-Tetra-Ethyl-Orthosilicat (im folgenden als 03-TEOS bezeichnet) oder ein Borphosphorsilicat-Glas (im folgenden als BPSG bezeichnet), das leicht planar gestaltet werden kann, als ein Material für den Isolierfilm 57 verwendet.

Sodann wird, wie in 5B gezeigt ist, ein Photoresistfilm 59 auf den Isolierfilm 57 geschichtet, um ein Photoresistfilmmuster zum Bilden eines Kontaktloches 61 zu erzeugen. Das Kontaktloch 61 dient als ein Pfad zum elektrischen Verbin den des aktiven Bereiches 42 und einer später zu erzeugenden Bitleitung 43, um einen Zugriff zu Daten in einer Speicherzelle zu erlangen.

Dann wird, wie in 5C gezeigt ist, ein freiliegender Teil des Isolierfilmes 57 geätzt, um das Kontaktloch 61 zu erzeugen, wobei der gemusterte Photoresistfilm 59 als eine Maske verwendet wird, bis die Oberfläche des aktiven Bereiches 42 auf dem Halbleitersubstrat 41 freiliegt, und sodann wird der als eine Maske verwendete Photoresistfilm 59 abgestreift. Hier wird das Ätzen mit der RIE-Methode ausgeführt, wobei ein Plasma eines CHF₃- oder CF₄-Gases verwendet wird.

Sodann werden, wie in 5D gezeigt ist, Seitenwände 63 an lateralen Wänden des Kontaktloches 61 gebildet, und polykristallines Silizium oder amorphes Silizium, das als die Bitleitung 45 dient, wird, wie in 5E gezeigt ist, mit der LPCVD-Methode auf der gesamten sich ergebenden Oberfläche abgeschieden oder aufgetragen, um eine Dicke von etwa 2000Å (200 nm) zu haben. Dann wird ein Metallsilicid auf dem Siliziumfilm in einem chemischen Dampfabscheidungs-(im folgenden als CVD bezeichnet)Verfahren gebildet, um eine Dicke von etwa 1000Å (100 nm) zu haben, und sodann wird der Photoresistfilm (nicht gezeigt) auf den Metallsilicidfilm geschichtet, so dass das Photoresistfilmmuster zum Erzeugen der Bitleitung 47 gebildet wird. Anschließend wird ein Bitleitungsmuster durch sequentielles Ätzen der Metallsilicidfilmes und des polykristallinen Siliziumfilmes, die freiliegen, mit der RIE-Methode gebildet, wobei der gemusterte Photoresistfilm als eine Maske verwendet wird, und sodann wird das Photoresistfilmmuster entfernt. Sodann ist ein folgender Prozess zum Fertigstellen einer Halbleiterspeichervorrichtung durch Bilden eines Kondensators (nicht gezeigt) auf der Bitleitung 43 identisch zu den herkömmlichen Herstellungsverfahren für eine Halbleiterspeichervorrichtung, das hier nicht erläutert werden soll.

Jedoch kann bei der Halbleiter-DRAM-Vorrichtung mit dem obigen herkömmlichen schrägen aktiven Bereich und der COB-Struktur der schräge aktive Bereich eine ernsthafte Schrumpfung oder Verzerrung des aktiven Bereichmusters verringern, und die COB-Struktur kann ein Seitenverhältnis des Kontaktloches zum Kontaktieren der Bitleitung reduzieren. Jedoch ist mit einer scharf ansteigenden hohen Integration der Halbleiter-DRAM-Vorrichung die Entwicklung einer 1G-Typ-DRAM-Vorrichtung fortschreitend, und demgemäss wird bei der 1G-Typ-DRAM-Vorrichtung eine Designregel von unterhalb 0,2 μm benötigt. Insbesondere ist es schwierig, einen Zellenblock auszulegen, und die Abmessung oder Größe des Kontaktloches wird eine kritische Größe, was einen Prozess schwieriger macht. Nebenbei sind mit zunehmender hoher Integration komplizierte Prozessschritte erforderlich, und die Herstellungskosten nehmen zu, so dass eine Prozessvereinfachung als wesentlich gefordert ist.

Demgemäss ist es eine Aufgabe der vorliegenden Erfindung, ein verbessertes Herstellungsverfahren für eine Halbleiterspeichervorrichtung zu schaffen, das an die Bedürfnisse von mehr als dem 256M-DRAM angepasst ist, was eine ultrahohe Integration erfordert.

Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung ein Herstellungsverfahren, wie dieses im Patentanspruch 1 angegeben ist.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

1A und 1B jeweils eine Draufsicht und eine Längsschnittdarstellung mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit der COB-Struktur gemäß dem Stand der Technik,

2A und 2B jeweils eine Draufsicht und eine Längsschnittdarstellung mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit der COB-Struktur gemäß dem Stand der Technik,

3 eine Draufsicht mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit einem T-förmigen aktiven Bereich gemäß dem Stand der Technik,

4 eine Draufsicht mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit einem schrägen aktiven Bereich gemäß dem Stand der Technik,

5A bis 5E Schnittdarstellungen längs der Linie A-A in 4 und sequentielle Längsschnittdarstellungen, die ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung mit der COB-Struktur veranschaulichen,

6 eine Draufsicht mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit einem schrägen aktiven Bereich und der COB-Struktur, und

7A-1 bis 7E-1 und 7A-2 bis 7E-2 sequentielle Längsschnittdarstellungen, die ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung mit der COB-Struktur gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung veranschaulichen, wobei die 7A-1 bis 7E-1 Schnittdarstellungen längs der Linie A-A in 6 und die 7A-2 bis 7E-2 Schnittdarstellungen längs der Linie B-B in 6 sind.

Ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung wird nunmehr anhand der beigefügten Zeichnungen beschreiben.

6 ist eine Draufsicht, die eine Speicherzelle einer Halbleiterspeichervorrichtung mit einem schrägen aktiven Bereich und einer COB-Struktur zeigt. Wie in dieser Figur dargestellt ist, hat in Draufsicht das Zellenarray die identische Gestalt zu derjenigen eines schrägen Zellenarrays gemäß dem in 4 gezeigten Stand der Technik.
Die 7A-1 bis 7E-1 und 7A-2 bis 7E-2 sind sequentielle Längsschnittdarstellungen gemäß dem Herstellungsschritt längs der Linien A-A und B-B in 6.
Zunächst wird ein schräges aktives Bereichsmuster mit der gleichen Gestalt wie in 6 auf einem Halbleitersubstrat 101 mit der Photoätrmethode erzeugt. Wie in den 7A-1 und 7A-2 gezeigt ist, wird ein Feldoxidbereich 105 durch Ausführen eines Vorrichtungsisolationsprozesses zum elektrischen Isolieren einzelner Vorrichtungen gebildet, und ein thermischer Siliziumoxidfilm, der als ein Gateisolierfilm 107 dient, wird mit einer Dicke von etwa 80Å (8 nm) auf dem Halbleitersubstrat 101 durch Erwärmen in einem elektrischen Ofen unter einer H₂/O₂-Atmosphäre mit einem thermischen Oxidationsverfahren erzeugt. Dann wird dem LPCVD-Verfahren polykristallines Silizium oder amorphes Silizium, das als Gateelektrode 109 dient, mit einer Dicke von etwa 2000Å (200 nm) auf dem thermischen Siliziumoxidfilm aufgetragen oder abgeschieden, um als Gateisolierfilm 107 zu dienen. Hier wird das Dotieren des polykristallinen oder amorphen Siliziums durch Ionenimplantation nach Erzeugen eines undotierten Siliziumfilmes oder während des Auftragens des polykristallinen Siliziums vorgenommen. Dann wird bei der LPCVD-Methode ein als erster Isolierfilm 111 dienender Siliziumnitridfilm mit einer Dicke von etwa 1500Å (150 nm) auf dem Siliziumfilm aufgetragen, um als die Gateelektrode 109 zu dienen. Sodann wird ein Wortleitungsmuster (d. h., eine Gateleitung), das in einer Reihenfolge der Gateelektrode 109 und des ersten Isolierfilmes 111 auf dem Gateisolierfilm 107 gebildet, indem in einem Photoätzverfahren das Siliziumnitrid, das als der erste Isolierfilm 111 dient, und der polykristalline Siliziumfilm, der als die Gateelektrode 109 dient, geätzt werden. Sodann wird ein als der zweite Isolierfilm 113 dienender undotierter Oxidfilm auf der gesamten sich ergebenden Oberfläche aufgetragen oder abgeschieden, und der sich ergebende Oxidfilm wird anisotrop durch die RIE-Methode geätzt, um Seitenwand-Abstandsglieder 113, die aus dem Oxidfilm zusammengesetzt sind, an lateralen Wänden der gemusterten Gateelektrode 109, d. h., an lateralen Wänden der Wortleitung, zu erzeugen.
Dann wird ein als dritter Isolierfilm 115 dienender Siliziumnitridfilm mit einer Dicke von etwa 500Å (50 nm) auf der gesamten sich ergebenden Oberfläche gebildet. Ein als vierter Isolierfilm 117 dienender, durch chemische Abscheidung erzeugter Oxidfilm, wird mit einer Dicke von etwa 5000Å (500 nm) aufgetragen oder abgeschieden. Hier besteht der vierte Isolierfilm 117 aus 03-TEOS oder BPSG, was dazu neigt, leicht eben gestaltet zu werden, und die Planarisierung des vierten Isolierfilmes 117 wird durch eine CMP-Methode oder eine Trockenätzmethode ausgeführt.
Sodann wird, wie in den 7B-1 und 7B-2 gezeigt ist, ein Photoresistmuster 119 auf dem vierten Isolierfilm 117 gebildet. Das Photoresistmuster 119 wird so gebildet, dass nach Beschichten des Photoresistfilmes auf dem vierten Isolierfilm 117 ein vorbestimmter Teil des vierten Isolierfilmes 117 auf einem Be reich, in welchem eine Bitleitung zu erzeugen ist, mittels einer (nicht gezeigten) Bitleitungsmaske gemäß der vorliegenden Erfindung freigelegt wird. Die Bitleitungsmaske gemäß der vorliegenden Erfindung wird transparent ausgeführt, so dass Licht das Bitleitungsmuster auf der Maske durchdringt, und der Bereich mit Ausnahme des Bitleitungsmusters wird als ein Verdunkelungsvorhang gebildet. D. h., wenn der Photoresistfilm auf den vierten Isolierfilm 117 geschichtet und mittels der Bitleitungsmaske belichtet ist, so wird der Photoresistfilm des Teiles, durch den Licht von der Maske dringt, entfernt, um das Photoresistmuster 117 zu erzeugen, so dass ein vorbestimmter Teil des vierten Isolierfilmes 117, der als ein Bitleitungsbereich dient, freigelegt wird, wie dies in 7B-1 gezeigt ist.
Sodann wird, wie in den 7C-1 und 7C-2 gezeigt ist, der freigelegte vierte Isolierfilm 117 mittels eines Plasmas aus CHF₃- oder CF₄-Gas mit dem RIE-Verfahren geätzt, und dann wird der nacheinander freizulegende dritte Isolierfilm 115 geätzt, um das Bitleitungsgrabenmuster 121 zu erzeugen. Hier schreitet das Ausführen der Ätzungen der vierten und dritten Isolierfilme 117, 115 fort, bis der dritte Isolierfilm 115 lediglich auf dem Oberflächenteil der Seitenwand-Abstandsglieder 113 zurückbleibt und ein aktiver Bereich 103 freigelegt ist. Sodann wird das Photoresistmuster 119 entfernt.
Wie in den 7D-1 und 7D-2 gezeigt ist, wird ein als fünfter Isolierfilm 123 dienender Siliziumnitridfilm mit einer Dicke von etwa 500Å (50 nm) auf der gesamten sich ergebenden Oberfläche abgeschieden oder aufgetragen, und Seitenwände 123, die als der fünfte Isolierfilm 123 dienen, werden an einer inneren Seitenwand des Bitleitungsgrabenmusters 121 durch anisotropes Ätzen der sich ergebenden Oberfläche in einem Trocken ätzverfahren, bis der aktive Bereich 103 freigelegt ist, erzeugt. Die Seitenwand 124 wird gebildet, um eine genauere Justierung der Bitleitung zu erzielen.
Dann wird, wie in den 7E-1 und 7E-2 gezeigt ist, ein leitendes Material mit einer Dicke von 5000Å (500 nm) auf der gesamten sich ergebenden Oberfläche mit dem LPCVD-Verfahren aufgetragen oder abgeschieden, und sodann wird mit dem CMP-Verfahren das leitende Material poliert, um eben gestaltet zu werden, bis der vierte Isolierfilm 117 freigelegt ist. Hier dient das leitende Material schließlich als eine Bitleitung 125, und das Material besteht aus polykristallinem oder amorphem Silizium, oder es können ein beliebiges Metall, auf welchem die CVD verfügbar ist, und ein Material mit einem auf dem polykristallinen Silizium gebildeten Silicidfilm ebenfalls verwendet werden.

Claims

Herstellungsverfahren für eine Halbleiterspeichervorrichtung, umfassend die folgenden Schritte: – Bilden eines aktiven Bereichmusters auf einem Halbleitersubstrat (101), – Bilden einer Vorrichtungsisolationsstruktur (105) zum elektrischen Isolieren einzelner Vorrichtungen, – Bilden eines Gateisolierfilmes (107) auf dem Halbleitersubstrat (101), – Bilden eines ersten leitenden Filmes, der als eine Gateelektrode (109) auf dem Gateisolierfilm dient, – Bilden eines ersten Isolierfilmes (111) auf dem ersten leitenden Film, – Mustern des ersten Isolierfilmes (111) und des ersten leitenden Filmes, um ein Wortleitungsmuster zu erzeugen, – Bilden eines zweiten Isolierfilmes (113) mit einer Ätreigenschaft ähnlich zu derjenigen des ersten Isolierfilmes (111) auf der gesamten sich ergebenden Oberfäche, – Ätzen des zweiten Isolierfilmes (113), um erste Seitenwand-Abstandsglieder an lateralen Wänden der gemusterten Wortleitung zu erzeugen, – Bilden eines dritten Isolierfilmes (115) auf der gesamten, sich ergebenden Oberfäche, – Bilden eines vierten Isolierfilmes (117) auf dem dritten Isolierfilm (115), – Ätzen der dritten und vierten Isolierfilme (115, 117) auf dem Bereich, an dem eine Bitleitung zu erzeugen ist, bis der aktive Bereich freigelegt ist, um ein Bitleitungsgrabenmuster zu erzeugen, – Bilden eines fünften Isolierfilmes (123) auf der gesamten, sich ergebenden Oberfläche, – Ätzen des fünften Isolierfilmes (123), bis der aktive Bereich freigelegt ist, um zweite Seitenwände zu erzeugen, die als der fünfte Isolierfilm an inneren lateralen Wänden des Bitleitungsgrabens dienen, – Bilden eines zweiten leitenden Filmes auf der gesamten sich ergebenden Oberfläche, – Entfernen des zweiten leitenden Filmes, der ausgenommen auf dem Bereich, an dem die Bitleitung zu erzeugen ist, gebildet ist, um die Bitleitung (125) zu bilden, und – Bilden eines Kondensators oberhalb der Bitleitung.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Ätzeigenschaften des dritten Isolierfilmes (115) verschieden von denjenigen des vierten Isolierfilmes (117) sind.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der dritte Isolierfilm (115) aus einem Siliziumoxidfilm und der vierte Isolierfilm aus einem Siliziumnitridfilm gebildet sind.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der dritte Isolierfilm (115) aus einem Siliziumnitridfilm und der vierte Isolierfilm (117) aus einem Siliziumoxidfilm gebildet sind.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der vierte Isolierfilm (117) aus 03-Tetra-Ethyl-Orthosilicat (TEOS) oder einem Bor-Phosphor-Silicat-Glas (BPSG) zusammengesetzt ist.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der vierte Isolierfilm (117) nach seiner Erzeugung planar gestaltet wird.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Planarisierung durch ein chemisch-mechanisches Polier- oder Trockenätzverfahren ausgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der zweite leitende Film durch ein chemisch-mechanisches Polier- oder Trockenätzverfahren behandelt wird.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der fünfte Isolierfilm (123) aus einem Siliziumoxidfilm oder einem Siliziumnitridfilm zusammengesetzt ist.