DE19710491C2 - Herstellungsverfahren für Halbleiterspeichervorrichtung - Google Patents

Herstellungsverfahren für Halbleiterspeichervorrichtung

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Description

Die vorliegende Erfindung bezieht sich auf ein Herstellungs­ verfahren für eine Halbleiterspeichervorrichtung und insbeson­ dere auf ein Herstellungsverfahren für eine Speicherzelle ei­ ner Halbleiter-DRAM-Vorrichtung, die eine Struktur eines Kon­ densators über einer Bitleitung (im folgenden als COB bezeich­ net) hat, wie aus der DE 43 12 468 A1 bekannt ist. Ähnliche Verfahren sind aus der US-5,545,372, der DE 42 34 992 A1 und der US-5,270,236 bekannt.
Allgemein wurden mit steigendem Integrationsgrad einer Halb­ leiterspeichervorrichtung zahlreiche Arten von Speicherzel­ lenarrays und deren Strukturen vorgeschlagen, die für eine ho­ he Integration geeignet sind.
Wie in den Fig. 1A und 1B gezeigt ist, ist ein repräsenta­ tives Beispiel ein Speicherzellenarray mit einer Struktur ei­ nes Kondensators unter einer Bitleitung (im folgenden als CUB- Struktur bezeichnet), wobei ein Kondensator 13 auf einem rechtwinkligen aktiven Array 12, das auf einem Halbleitersub­ strat 11 ausgebildet ist, erzeugt wird, und sodann wird eine Bitleitung 14 darauf gebildet. Weiterhin ist eine Gatelei­ tung 15 vorgesehen.
Jedoch hat die Speicherzelle mit der obigen COB-Struktur eine begrenzte Fläche eines Kondensators, da der Kondensator unter einer Bitleitung gelegen ist. Daher muß eine Höhe des Konden­ sators gesteigert werden, um einen Pegel einer Kapazität ent­ sprechend zu derjenigen des Standes der Technik in einer hoch­ integrierten Halbleiterspeichervorrichtung sicherzustellen, in welcher eine Fläche für einen Kondensator scharf herabgesetzt ist, was zu einer Steigerung im Seitenverhältnis eines Bitlei­ tungskontaktloches führt. Folglich werden technisch Schwierig­ keiten im Füllen eines Kontaktes und in der Musterbildung ei­ ner Leitung bei der Erzeugung einer Bitleitung hervorgerufen. Demgemäß erfordert eine Halbleiterspeichervorrichtung eines 16M-DRAM-Typs oder eines 64M-DRAM-Typs oder darüber ein neues Zellenarray mit einer neuartigen Struktur.
Die Fig. 2A und 2B zeigen eine Halbleiterspeichervorrich­ tung mit einer COB-Struktur, wie diese in der US-A-5 140 389 beschrieben ist. Wie in diesen Zeichnungen dargestellt ist, wird in der COB-Struktur eine Bitleitung 23 erzeugt, bevor ein Kondensator 24 gebildet wird, um einen Bereich auf der Bitlei­ tung 23 als einen Bereich eines Kondensators 24 sicherzustel­ len. Dadurch wird eine Kapazität gesteigert, und ein Seiten­ verhältnis eines Bitleitungskontaktloches wird herabgesetzt, was dazu führt, daß ein Füllen eines Kontaktloches beim Her­ stellen der Bitleitung 23 einfach gemacht wird.
In der obigen COB-Struktur wird der Kondensator 24 auf der Bitleitung 23 gebildet, ein aktiver Bereich 22 ist so ausge­ legt, daß er eine diagonale Gestalt hat, so daß der aktive Be­ reich 22 mit der Bitleitung und einer Wortleitung 25 gekreuzt wird. Da der aktive Bereich 22 in der diagonalen Gestalt mehr Ecken als der herkömmliche aktive Bereich 12 aufweist, werden beim Durchführen eines Photolithographieprozesses eine ernst­ hafte Schrumpfung und Verzerrung hervorgerufen, was mehr Schwierigkeit beim Erzeugen eines aktiven Bereichmusters ver­ ursacht. Darüber hinaus hat der diagonale aktive Bereich 22 eine niedrigere Packungsdichte als der rechtwinklige aktive Bereich 12 in einer vorbestimmten Fläche, was einen Nachteil in einer hohen Integration bedingt. Demgemäß erfordern ul­ trahoch integrierte DRAM-Vorrichtungen eines 256M-DRAM-Typs oder darüber ein neueres Zellenarray mit einer neuartigeren Struktur. Das repräsentative Beispiel ist, wie in Fig. 3 ge­ zeigt ist, eine Struktur eines Zellenarrays, das einen T- förmigen aktiven Bereich 32 verwendet, und das T-förmige Mo­ dell wurde vorgeschlagen, um das Absenken der Packungsdichte zu lösen, das in dem diagonal gestalteten Modell auftritt. In Fig. 3 sind eine Bitleitung 33 und eine Gateleitung 35 ge­ zeigt.
Das jedoch der T-förmige aktive Bereich 32 auch mehr Ecken als der rechtwinklige aktive Bereich 12 hat, tritt beim Druchfüh­ ren eines Photolithographieprozesses eine ernsthafte Schrump­ fung oder Verzerrung auf, was zahlreiche Probleme beim Erzeu­ gen eines aktiven Bereiches hervorruft. Zur Lösung der obigen Probleme wurde in der US-Patentschrift 5,195,054, wie in Fig. 4 gezeigt ist, ein neuartiges Zellenarray mit einem schrä­ gen aktiven Bereich 42 vorgeschlagen. Außerdem sind in Fig. 4 eine Bitleitung 43 und eine Gateleitung 45 gezeigt.
Die Fig. 5A bis 5E sind Längsschnittdarstellungen ebenfalls gemäß der US-Patentschrift 5,140,389, die ein Herstellungsver­ fahren für eine Halbleiterspeichervorrichtung mit der herkömm­ lichen COB-Struktur und insbesondere sequentielle Längs­ schnittdarstellungen entlang der Linie A-A in Fig. 4 zeigen.
Zunächst wird ein schräger aktiver Bereich 42, wie dieser in Fig. 4 gezeigt ist, auf einem Halbleitersubstrat 41 mit einer Photoätzmethode gebildet. Dann wird zum elektrischen Abschal­ ten einzelner Vorrichtungen ein Vorrichtungsisolationsprozeß ausgeführt, wie dies in Fig. 5A gezeigt ist, um einen Fel­ doxidbereich 50 zu bilden, und ein thermischer Siliciumoxid­ film, der als ein Gateisolierfilm in einem thermischen Oxida­ tionsverfahren auf dem Halbleitersubstrat 41 dient, wird in einem elektrischen Ofen unter einer H2/O2-Atmosphäre erwärmt, um eine Dicke von etwa 80 Å (8 nm) zu haben. Dann wird auf dem thermischen Oxidfilm, der als der Gateisolierfilm 42 dient, polykristallines Silicium oder amorphes Silicium, das als eine Gateelektrode 45 dient, in einem chemischen Niederdruck- Dampfabscheidungsverfahren (im folgenden als LPCVD-Verfahren bezeichnet) gebildet, um eine Dicke von etwa 2000 Å (200 nm) anzunehmen. Hier werden das polykristalline oder amorphe Sili­ cum durch einen Ionenimplantation nach Erzeugung eines undo­ tierten Siliciumfilmes dotiert oder dann dotiert, während das polykristalline Silicium abgeschieden bzw. aufgetragen wird. Dann wird ein Siliciumoxidfilm mit einer Dicke von etwa 1500 Å (150 nm) auf dem Siliciumfilm, der als die Gateelektrode 45 dient, in dem LPCVD-Verfahren aufgetragen. Sodann werden in einem Photoätzverfahren der Siliciumoxidfilm, der polykristal­ line Siliciumfilm und der thermische Siliciumoxidfilm sequen­ tiell geätzt, um ein polykristallines Gatemuster mit dem Ga­ teisolierfilm 51, der Gateelektrode 45 und dem Siliciumoxid­ film 52 zu bilden, wie dies in Fig. 5A gezeigt ist. Sodann wird auf der gesamten Oberfläche der obigen Struktur ein undo­ tierter Oxidfilm abgeschieden oder aufgetragen, und der Oxid­ film wird anisotrop in einem reaktiven Ionenätzverfahren (im folgenden als RIE-Verfahren bezeichnet) geätzt, um Seiten­ wandabstandsglieder 22 an einer Seitenwand der Gateelektro­ de 45 zu erzeugen. Sodann wird ein Oxidfilm, der als ein Iso­ lierfilm 57 dient, auf der gesamten sich ergebenden Oberfläche aufgetragen oder abgeschieden, um eine Dicke von etwa 5000 Å (500 nm) aufzuweisen. Hier werden ein 03-Tetra-Ethyl- Orthosilicat (im folgenden als 03-TEOS bezeichnet) oder ein Borphosphorsilicat-Glas (im folgenden als BPSG bezeichnet), das leicht planar gestaltet werden kann, als ein Material für den Isolierfilm 57 verwendet.
Sodann wird, wie in Fig. 5B gezeigt ist, ein Photore­ sistfilm 59 auf den Isolierfilm 57 geschichtet, um ein Photo­ resistfilmmuster zum Bilden eines Kontaktloches 61 zu erzeugen. Das Kontaktloch 61 dient als ein Pfad zum elektrischen Verbinden des aktiven Bereiches 42 und einer später zu erzeu­ genden Bitleitung 43, um einen Zugriff zu Daten in einer Spei­ cherzelle zu erlangen.
Dann wird, wie in Fig. 5C gezeigt ist, ein freiliegender Teil des Isolierfilmes 57 geätzt, um das Kontaktloch 61 zu erzeu­ gen, wobei der gemusterte Photoresistfilm 59 als eine Maske verwendet wird, bis die Oberfläche des aktiven Bereiches 42 auf dem Halbleitersubstrat 41 freiliegt, und sodann wird der als eine Maske verwendete Photoresistfilm 59 abgestreift. Hier wird das Ätzen mit der RIE-Methode ausgeführt, wobei ein Plas­ ma eines CHF3- oder CF4-Gases verwendet wird.
Sodann werden, wie in Fig. 5D gezeigt ist, Seitenwände 63 an lateralen Wänden des Kontaktloches 61 gebildet, und polykri­ stallines Silicium oder amorphes Silicium, das als die Bitlei­ tung 45 dient, wird, wie in Fig. 5E gezeigt ist, mit der LPCVD-Methode auf der gesamten sich ergebenden Oberfläche ab­ geschieden oder aufgetragen, um eine Dicke von etwa 2000 Å (200 nm) zu haben. Dann wird ein Metallsilicid auf dem Silici­ umfilm in einem chemischen Dampfabscheidungs-(im folgenden als CVD bezeichnet)Verfahren gebildet, um eine Dicke von etwa 1000 Å (100 nm) zu haben, und sodann wird der Photoresistfilm (nicht gezeigt) auf den Metallsilicidfilm geschichtet, so daß das Photoresistfilmmuster zum Erzeugen der Bitleitung 47 ge­ bildet wird. Anschließend wird ein Bitleitungsmuster durch se­ quentielles Ätzen der Metallsilicidfilmes und des polykristal­ linen Siliciumfilmes, die freiliegen, mit der RIE-Methode ge­ bildet, wobei der gemusterte Photoresistfilm als eine Maske verwendet wird, und sodann wird das Photoresistfilmmuster ent­ fernt. Sodann ist ein folgender Prozeß zum Fertigstellen einer Halbleiterspeichervorrichtung durch Bilden eines Kondensators (nicht gezeigt) auf der Bitleitung 43 identisch zu den herkömmlichen Herstellungsverfahren für eine Halb­ leiterspeichervorrichtung, das hier nicht erläutert werden soll.
Jedoch kann bei der Halbleiter-DRAM-Vorrichtung mit dem obigen herkömmlichen schrägen aktiven Bereich und der COB-Struktur der schräge aktive Bereich eine ernsthafte Schrumpfung oder Verzerrung des aktiven Bereichmusters verringern, und die COB- Struktur kann ein Seitenverhältnis des Kontaktloches zum Kon­ taktieren der Bitleitung reduzieren. Jedoch ist mit einer scharf ansteigenden hohen Integration der Halbleiter-DRAM- Vorrichung die Entwicklung einer 1G-Typ-DRAM-Vorrichtung fort­ schreitend, und demgemäß wird bei der 1G-Typ-DRAM-Vorrichtung eine Designregel von unterhalb 0,2 µm benötigt. Insbesondere ist es schwierig, einen Zellenblock auszulegen, und die Abmes­ sung oder Größe des Kontaktloches wird eine kritische Größe, was einen Prozeß schwieriger macht. Nebenbei sind mit zuneh­ mender hoher Integration komplizierte Prozeßschritte erforder­ lich, und die Herstellungskosten nehmen zu, so daß eine Pro­ zeßvereinfachung als wesentlich gefordert ist.
Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, ein verbessertes Herstellungsverfahren für eine Halbleiterspei­ chervorrichtung im Hinblick auf das Ätzen des Bitleitungskon­ taktloches zu schaffen.
Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung ein Herstellungsverfahren, wie dieses im Patentanspruch 1 an­ gegeben ist.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Nachfolgend wird die Erfindung anhand der Zeichnung näher er­ läutert. Es zeigen:
Fig. 1k und 1B jeweils eine Draufsicht und eine Längs­ schnittdarstellung mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit der COB-Struktur gemäß dem Stand der Technik,
Fig. 2A und 2B jeweils eine Draufsicht und eine Längs­ schnittdarstellung mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit der COB-Struktur gemäß dem Stand der Technik,
Fig. 3 eine Draufsicht mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit einem T-förmigen akti­ ven Bereich gemäß dem Stand der Technik,
Fig. 4 eine Draufsicht mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit einem schrägen aktiven Bereich gemäß dem Stand der Technik,
Fig. 5A bis 5E Schnittdarstellungen längs der Linie A-A in Fig. 4 und sequentielle Längsschnittdarstellungen, die ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung mit der COB-Struktur veranschaulichen,
Fig. 6 eine Draufsicht mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit einem schrägen aktiven Bereich und der COB-Struktur, und
Fig. 7A-1 bis 7D-1 und 7A-2 bis 7D-2 sequentielle Längs­ schnittdarstellungen, die ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung mit der COB-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung veranschaulichen, wobei die Fig. 7A-1 bis 7D-1 Schnittdarstellungen längs der Linie A-A in Fig. 6 und die Figuren A-2 bis 7D-2 Schnittdarstellungen längs der Linie B-B in Fig. 6 sind.
Ein Herstellungsverfahren für eine Halbleiterspeichervorrich­ tung gemäß der vorliegenden Erfindung wird nunmehr anhand der beigefügten Zeichnungen beschreiben.
Fig. 6 ist eine Draufsicht, die eine Speicherzelle einer Halbleiterspeichervorrichtung mit einem schrägen aktiven Be­ reich und einer COB-Struktur zeigt. Wie in dieser Figur darge­ stellt ist, hat in Draufsicht das Zellenarray die identische Gestalt zu derjenigen eines schrägen Zellenarrays gemäß dem in Fig. 4 gezeigten Stand der Technik.
Die Fig. 7A-1 bis 7D-1 und die Fig. 7A-2 bis 7D-2 sind Schnittdarstellungen jeweils längs den Linien A-A und B-B in Fig. 6.
Zunächst wird ein schräges aktives Bereichsmuster mit der gleichen Gestalt wie dasjenige in Fig. 6 auf einem Halblei­ tersubstrat 71 mit einer Photoätzmethode gebildet. Dann wird, wie in den Fig. 7A-1 und 7A-2 gezeigt ist, ein Feldoxidbe­ reich 75 durch Durchführen eines Vorrichtungsisolationsprozes­ ses zum elektrischen Isolieren einzelner Vorrichtungen gebil­ det, und ein thermischer Siliciumoxidfilm, der als ein Gatei­ solierfilm 77 dient, wird auf dem Halbleitersubstrat 71 durch Erwärmen in einem elektrischen Ofen unter einer H2/O2- Atmosphäre in einem thermischen Oxidationsverfahren gebildet, um eine Dicke von etwa 80 Å (8 nm) zu haben. Dann wird in einem LPCVD-Verfahren polykristallines Silicium oder amorphes Sili­ cium, das als eine Gateelektrode 79 dient, auf den Siliciu­ moxidfilm mit einer Dicke von etwa 2000 Å (200 nm) gebildet, um als Gateisolierfilm 77 zu dienen. Hier wird das Dotieren des polykristallinen oder amorphen Siliciums durch eine Ionenim­ plantation nach Herstellen eines undotierten Siliciumfilmes oder während des Auftragens des polykristallinen Siliciums vorgenommen. Dann wird bei den LPCVD-Verfahren ein als erster Isolierfilm 81 dienender Siliciumnitridfilm mit einer Dicke von etwa 1500 Å (150 nm) auf den Siliciumfilm aufgetragen, der als Gateelektrode 79 dient. Sodann wird ein Wortleitungsmuster (d. h. eine Gateleitung), das in einer Reihenfolge der Ga­ teelektrode 79 und des ersten Isolierfilmes 81 auf dem Gatei­ solierfilm 77 gestapelt ist, durch Ätzen des Siliciumnitrids, das als der erste Isolierfilm 81 dient, und des poly­ kristallinen Siliciums, das als die Gateelektrode 79 dient, in einem Photoätzverfahren gebildet. Sodann wird ein undotierter Nitridfilm, der als ein zweiter Isolierfilm dient, auf der ge­ samten sich ergebenden Oberfläche aufgetragen oder abgeschie­ den, und der sich ergebende Nitridfilm wird anisotrop durch das RIE-Verfahren geätzt, um Seitenwand-Abstandsglieder 83 aus einem Nitridfilm an lateralen Wänden der gemusterten Gateelek­ trode 79, d. h. an lateralen Wänden der Wortleitung, zu bil­ den.
Dann wird ein als dritter Isolierfilm 85 dienender Oxidfilm mit einer Dicke von etwa 5000 Å (500 nm) auf der gesamten sich ergebenden Oberfläche erzeugt. Hier besteht der dritte Iso­ lierfilm 85 aus 03-TEOS oder BPSG, das dazu neigt, leicht planar bzw. eben gestaltet zu werden, und die Planarisierung des dritten Isolierfilmes 85 wird durch eine chemisch- mechanisches Polier-(CMP)-Verfahren oder eine Trockenätzmetho­ de ausgeführt.
Dann wird, wie in den Fig. 7B-1 und 7B-2 gezeigt ist, ein Photoresistmuster 87 derart gebildet, daß nach dem Beschichten eines Photoresistfilmes auf dem dritten Isolierfilm 85 eine Oberseite des dritten Isolierfilmes 85 auf dem Bereich, in welchem eine Leitung zu bilden ist, freigelegt wird. Die Bit­ leitungsmaske gemäß der vorliegenden Erfindung wird transpa­ rent so gebildet, daß Licht das Bitleitungsmuster auf der Mas­ ke durchdringt, und der Bereich mit Ausnahme des Bitleitungs­ musters wird als ein Verdunkelungsvorhang gebildet. D. h., wenn der Photoresistfilm auf den dritten Isolierfilm 85 ge­ schichtet und mittels der Bitleitungsmaske belichtet wird, so wird der Photoresistfilm des Teiles, durch den Licht durch die Maske gedrungen ist, entfernt, um das Photoresistmuster 87 so zu bilden, daß ein vorbestimmter Teil des dritten Isolierfil­ mes 85, der als ein Bitleitungsbereich dient, freigelegt wird, wie dies in Fig. 7B-1 gezeigt ist.
Dann wird, wie in den Fig. 7C-1 und 7C-2 gezeigt ist, ein Bitleitungsgrabenmuster 89 durch Ätzen des freigelegten drit­ ten Isolierfilmes 85 mittels eines Plasmas aus CHF3- oder CF4- Gas erzeugt. Hier wird das Ätzen des dritten Isolierfilmes 85 ausgeführt, bis der aktive Bereich 73 des Halbleitersubstra­ tes 71 freigelegt ist. Dann wird das Photoresistmuster 87 ent­ fernt.
Dann wird, wie in den Fig. 7D-1 und 7D-2 gezeigt ist, ein leitendes Material mit einer Dicke von etwa 5000 Å (500 nm) mit dem LPCVD-Verfahren auf der gesamten sich ergebenden Oberflä­ che aufgetragen, und das leitende Material wird poliert, um mit der CMP-Methode oder dem Druckätzverfahren planar gestal­ tet zu werden, bis der dritte Isolierfilm 85 freigelegt ist. Hier dient das leitende Material als eine Bitleitung 91, und das Material ist aus polykristallinem oder amorphem Silicium zusammengesetzt, oder es können ein beliebiges Metall, auf das die CVD-Methode angewandt werden kann, und ein Material, das den auf dem polykristallinen Silicium aufgetragenen Silicit­ film aufweist, angewandt werden.
Wie oben beschrieben ist, ist der folgende Prozeß zum Herstel­ len eines Kondensators nach Bildung des Bitleitungsmusters identisch zu dem Herstellungsverfahren eines Halbleiter-DRAM gemäß dem Stand der Technik.
Was bei dem oben beschriebenen ersten Ausführungsbeispiel der vorliegenden Erfindung beachtet werden sollte, liegt darin, daß die Ätzeigenschaften des ersten und zweiten Isolierfil­ mes 81, 83 verschieden von denjenigen des dritten Isolierfil­ mes 85 sein müssen. Die Ursache hierfür liegt darin, daß der erste Isolierfilm 81 und der zweite Isolierfilm 83 auch zusam­ men geätzt werden, so daß die Gateelektrode 79 freiliegt, wenn der dritte Isolierfilm 85 auf dem Bereich, in welchem die Bit­ leitung 91 zu bilden ist, zum Entfernen geätzt wird, d. h., wenn das Bitleitungsgrabenmuster 89 erzeugt wird. Wenn bei­ spielsweise die ersten und zweiten Isolierfilme 81, 83 aus ei­ nem Siliciumoxidfilm erzeugt werden, so wird der dritte Iso­ lierfilm 85 aus einem Siliciumnitridfilm gebildet. Wenn jedoch die ersten und zweiten Isolierfilme 81, 83 aus dem Siliciumni­ tridfilm gebildet werden, so wird der dritte Isolierfilm 85 aus dem Siliciumoxidfilm erzeugt.

Claims (5)

1. Herstellungsverfahren für Halbleiterspeichervorrichtung, umfassend die folgenden Schritte:
  • - Bilden aktiver Bereiche (73) auf einem Halbleiter­ substrat (71),
  • - Bilden einer Vorrichtungsisolationsstruktur (75) zum elektrischen Isolieren einzelner Vorrichtungen,
  • - Bilden eines Gateisolierfilmes (77) auf dem Halbleitersub­ strat (71),
  • - Bilden eines ersten leitenden Filmes (79), der als Gateelektrode dient, auf dem Gateisolierfilm (77),
  • - Bilden eines ersten Isolierfilmes (81) auf dem ersten leitenden Film (79)
  • - Mustern des ersten Isolierfilmes (81) und des ersten leitenden Filmes (79) zum Bilden eines Wortleitungsmusters,
  • - Bilden eines zweiten Isolierfilmes mit einer zum ersten Isolierfilm (81) ähnlichen Ätzeigenschaft auf der gesamten, sich ergebenden Oberfläche,
  • - anisotropes Ätzen des zweiten Isolierfilmes, um Seitenwand- Abstandsglieder (83) an lateralen Wänden jeder gemusterten Wortleitung zu erzeugen,
  • - Bilden eines dritten Isolierfilmes (85) auf der gesamten, sich ergebenden Oberfläche,
  • - Entfernen des dritten Isolierfilmes (85) von dem Bereich, an dem eine Bitleitung zu erzeugen ist,
  • - Bilden eines zweiten leitenden Filmes auf der gesamten, sich ergebenden Oberfläche,
  • - Entfernen des zweiten leitenden Filmes, der ausgenommen auf dem Bereich, an dem die Bitleitung zu erzeugen ist, gebildet ist, um eine Bitleitung (91) zu erzeugen, und
  • - Bilden eines Kondensators oberhalb der Bitleitung (9),
dadurch gekennzeichnet, daß entweder
  • - die ersten und zweiten Isolierfilme (81, 83) aus einem Siliciumoxidfilm gebildet sind und der dritte Isolierfilm (85) aus einem Siliciumnitridfilm gebildet ist, oder
  • - die ersten und zweiten Isolierfilme (81, 83) aus einem Siliciumnitridfilm gebildet sind und der dritte Isolierfilm (85) aus einem Siliciumoxidfilm gebildet ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der dritte Isolierfilm aus 03-Tetra-Ethyl-Orthosilicat (TEOS) oder einem Bor-Phosphor-Silicat-Glas (BPSG) zusammengesetzt ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der dritte Isolierfilm (85) nach seiner Erzeugung planar gestaltet wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Planarisierung durch eine chemisch-mechanische Polier- oder Trockenätzmethode ausgeführt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Entfernen des zweiten leitenden Filmes durch eine chemisch-mechanische Polier- oder Trockenätzmethode ausgeführt wird.
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