JPH10209400A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JPH10209400A JPH10209400A JP9323122A JP32312297A JPH10209400A JP H10209400 A JPH10209400 A JP H10209400A JP 9323122 A JP9323122 A JP 9323122A JP 32312297 A JP32312297 A JP 32312297A JP H10209400 A JPH10209400 A JP H10209400A
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 キャパシタオーバービットライン構造を有す
る半導体メモリ素子の製造方法において、高集積度を要
する半導体メモリ素子の製造に適用するものである。 【解決手段】 半導体基板７１上にゲート電極７９のパ
ターンを形成し、それら全ての構造物上に絶縁膜８１，
８３，８５を形成し、以後ビットライン９１となる第３
絶縁膜８５をアクチブ領域７３のパターンが露出するま
で除去してビットライントレンチパターン８９を形成し
た後、該ビットライントレンチパターン８９に伝導性物
質を埋立ててビットライン９１のパターンを形成して、
前記ビットライン９１が前記絶縁膜８５に埋立てられて
形成されることにより、メモリセル領域とその周辺領域
間の段差が小さくなって、セル工程以後の配線工程を単
純化し得る半導体メモリ素子の製造方法が提供される。
る半導体メモリ素子の製造方法において、高集積度を要
する半導体メモリ素子の製造に適用するものである。 【解決手段】 半導体基板７１上にゲート電極７９のパ
ターンを形成し、それら全ての構造物上に絶縁膜８１，
８３，８５を形成し、以後ビットライン９１となる第３
絶縁膜８５をアクチブ領域７３のパターンが露出するま
で除去してビットライントレンチパターン８９を形成し
た後、該ビットライントレンチパターン８９に伝導性物
質を埋立ててビットライン９１のパターンを形成して、
前記ビットライン９１が前記絶縁膜８５に埋立てられて
形成されることにより、メモリセル領域とその周辺領域
間の段差が小さくなって、セル工程以後の配線工程を単
純化し得る半導体メモリ素子の製造方法が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばキャパシタ
オーバービットライン（ＣＯＢ）構造を有する半導体メ
モリ素子の製造方法に関し、特に高集積度を要する半導
体メモリ素子に適用し、製造工程を単純化、短縮化でき
ると共に、製造コストを節減することができ、且つ製造
される半導体メモリ素子の動作特性を改善することがで
きる半導体メモリ素子の製造方法に関するものである。
オーバービットライン（ＣＯＢ）構造を有する半導体メ
モリ素子の製造方法に関し、特に高集積度を要する半導
体メモリ素子に適用し、製造工程を単純化、短縮化でき
ると共に、製造コストを節減することができ、且つ製造
される半導体メモリ素子の動作特性を改善することがで
きる半導体メモリ素子の製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ素子の集積度が高
くなるに従い、高集積化に有利な多くの種類のメモリセ
ルアレイ及びその構造が提案されている。このような構
造の半導体メモリ素子としては、図７（Ａ），（Ｂ）に
示すように、半導体基板１１上に形成された長方形のア
クチブ領域１２上にキャパシタ１３を形成した後、その
上方にビットライン１４を形成したものがあり、これは
キャパシタアンダービットライン（Capacitor Under Bi
t Line ：以下「ＣＵＢ」と略称する）構造と呼ばれて
いる。なお、図中、符号１５はゲート電極を示す。
くなるに従い、高集積化に有利な多くの種類のメモリセ
ルアレイ及びその構造が提案されている。このような構
造の半導体メモリ素子としては、図７（Ａ），（Ｂ）に
示すように、半導体基板１１上に形成された長方形のア
クチブ領域１２上にキャパシタ１３を形成した後、その
上方にビットライン１４を形成したものがあり、これは
キャパシタアンダービットライン（Capacitor Under Bi
t Line ：以下「ＣＵＢ」と略称する）構造と呼ばれて
いる。なお、図中、符号１５はゲート電極を示す。
【０００３】しかし、前記ＣＵＢ構造の半導体メモリ素
子は、キャパシタ１３がビットライン１４の下方に位置
するため、該キャパシタ１３の面積が制限を受ける。そ
して、半導体メモリ素子を高集積化した場合、キャパシ
タ１３の領域が大幅に減少するので、既存と同様な水準
のキャパシタンスを確保するために、該キャパシタ１３
の高さを大きくする必要があり、結局、それは、ビット
ラインコンタクトホール１６の縦横比を増大させて、ビ
ットライン１４の形成時にコンタクトホール１６の充填
及びラインパターニングの点で技術的な難しさを招来す
る。従って、１６Ｍ級ＤＲＡＭ又は６４Ｍ級ＤＲＡＭ以
上の半導体メモリ素子では新しいセルアレイ及びその構
造が要求されている。
子は、キャパシタ１３がビットライン１４の下方に位置
するため、該キャパシタ１３の面積が制限を受ける。そ
して、半導体メモリ素子を高集積化した場合、キャパシ
タ１３の領域が大幅に減少するので、既存と同様な水準
のキャパシタンスを確保するために、該キャパシタ１３
の高さを大きくする必要があり、結局、それは、ビット
ラインコンタクトホール１６の縦横比を増大させて、ビ
ットライン１４の形成時にコンタクトホール１６の充填
及びラインパターニングの点で技術的な難しさを招来す
る。従って、１６Ｍ級ＤＲＡＭ又は６４Ｍ級ＤＲＡＭ以
上の半導体メモリ素子では新しいセルアレイ及びその構
造が要求されている。
【０００４】そこで、従来、米国特許第５，１４０，３
８９号に提示された半導体メモリ素子があり、図８
（Ａ），（Ｂ）に示すように、ビットライン２３を形成
した後、該ビットライン２３の上方領域をキャパシタ２
４の領域に確保するものであって、キャパシタンスを増
大させ、ビットラインコンタクトホール２６の縦横比を
小さくして、ビットライン２３の形成時に前記コンタク
トホール２６の充填を容易にするものがある。これはキ
ャパシタオーバービットライン（Capacitor Over Bit L
ine ；以下「ＣＯＢ」と略称する）構造と呼ばれている。
なお、図中、符号２５はゲート電極を示す。
８９号に提示された半導体メモリ素子があり、図８
（Ａ），（Ｂ）に示すように、ビットライン２３を形成
した後、該ビットライン２３の上方領域をキャパシタ２
４の領域に確保するものであって、キャパシタンスを増
大させ、ビットラインコンタクトホール２６の縦横比を
小さくして、ビットライン２３の形成時に前記コンタク
トホール２６の充填を容易にするものがある。これはキ
ャパシタオーバービットライン（Capacitor Over Bit L
ine ；以下「ＣＯＢ」と略称する）構造と呼ばれている。
なお、図中、符号２５はゲート電極を示す。
【０００５】しかし、このようなＣＯＢ構造の半導体メ
モリ素子は、ビットライン２３上にキャパシタ２４を形
成し、ビットライン２３とゲート電極２５をアクチブ領
域２２と交差させるため、該アクチブ領域２２を上記ビ
ットライン２３とゲート電極２５のところまで折れ曲が
り状に設計し、該折れ曲がり状のアクチブ領域２２は図
７に示す長方形のアクチブ領域１２よりもコーナーを多
く有するため、写真食刻工程を行う時にパターンの縮小
及び歪曲が甚だしく発生して、上記アクチブ領域２２の
パターンを形成するのに多くの問題点が発生する。又、
前記折れ曲がり状のアクチブ領域２２は、図７に示す長
方形のアクチブ領域１２よりも所定面積中におけるパッ
キング密度が低いため、高集積化の点で不利であるとい
う問題点があった。
モリ素子は、ビットライン２３上にキャパシタ２４を形
成し、ビットライン２３とゲート電極２５をアクチブ領
域２２と交差させるため、該アクチブ領域２２を上記ビ
ットライン２３とゲート電極２５のところまで折れ曲が
り状に設計し、該折れ曲がり状のアクチブ領域２２は図
７に示す長方形のアクチブ領域１２よりもコーナーを多
く有するため、写真食刻工程を行う時にパターンの縮小
及び歪曲が甚だしく発生して、上記アクチブ領域２２の
パターンを形成するのに多くの問題点が発生する。又、
前記折れ曲がり状のアクチブ領域２２は、図７に示す長
方形のアクチブ領域１２よりも所定面積中におけるパッ
キング密度が低いため、高集積化の点で不利であるとい
う問題点があった。
【０００６】そこで、２５６Ｍ級ＤＲＡＭ以上の超高集
積ＤＲＡＭ素子では一層新しいセルアレイ及びその構造
が要求され、その体表的な構造としては、図９に示すよ
うに、Ｔ字形のアクチブ領域３２を用いてセルアレイを
構成したものがある。即ち、前記Ｔ字形のアクチブ領域
３２は、図８に示す折れ曲がり状のアクチブ領域２２に
おけるパッキング密度低下を解決するために提案された
ものである。なお、図中、符号３３はビットラインを示
し、符号３５はゲート電極を示す。
積ＤＲＡＭ素子では一層新しいセルアレイ及びその構造
が要求され、その体表的な構造としては、図９に示すよ
うに、Ｔ字形のアクチブ領域３２を用いてセルアレイを
構成したものがある。即ち、前記Ｔ字形のアクチブ領域
３２は、図８に示す折れ曲がり状のアクチブ領域２２に
おけるパッキング密度低下を解決するために提案された
ものである。なお、図中、符号３３はビットラインを示
し、符号３５はゲート電極を示す。
【０００７】しかし、前記Ｔ字形のアクチブ領域３２
も、図７に示す長方形のアクチブ領域１２よりもコーナ
ーを多く有するため、写真食刻工程を行う時のパターン
の縮小及び歪曲が甚だしく発生して、上記アクチブ領域
３２のパターンを形成するのに多くの問題点が発生す
る。このため、図１０に示すように、斜線形のアクチブ
領域４２を有するセルアレイが提案されている。なお、
図１０において、符号４３はビットラインを示し、符号
４５はゲート電極を示す。
も、図７に示す長方形のアクチブ領域１２よりもコーナ
ーを多く有するため、写真食刻工程を行う時のパターン
の縮小及び歪曲が甚だしく発生して、上記アクチブ領域
３２のパターンを形成するのに多くの問題点が発生す
る。このため、図１０に示すように、斜線形のアクチブ
領域４２を有するセルアレイが提案されている。なお、
図１０において、符号４３はビットラインを示し、符号
４５はゲート電極を示す。
【０００８】そして、上記従来の斜線形のアクチブ領域
４２及びＣＯＢ構造を有する半導体メモリ素子の製造方
法においては、先ず、図１１（Ａ）に示すように、半導
体基板４１上に斜線形のアクチブ領域４２を写真食刻に
より形成した後、単一素子間の電気的な絶縁のために素
子隔離工程を進行してフィルド酸化領域５０を形成し、
前記半導体基板４１上に熱酸化により以後ゲート絶縁膜
５１となるシリコン熱酸化膜を電気炉でＨ2Ｏ2雰囲気中
で加熱して約８０Åの厚さに成長させる。
４２及びＣＯＢ構造を有する半導体メモリ素子の製造方
法においては、先ず、図１１（Ａ）に示すように、半導
体基板４１上に斜線形のアクチブ領域４２を写真食刻に
より形成した後、単一素子間の電気的な絶縁のために素
子隔離工程を進行してフィルド酸化領域５０を形成し、
前記半導体基板４１上に熱酸化により以後ゲート絶縁膜
５１となるシリコン熱酸化膜を電気炉でＨ2Ｏ2雰囲気中
で加熱して約８０Åの厚さに成長させる。
【０００９】次いで、低圧化学気相蒸着（以下「ＬＰＣ
ＶＤ」と略称する）方式により前記シリコン熱酸化膜上
にゲート電極４５となる物質の多結晶又は非晶質シリコ
ンを約２０００Åの厚さに形成する。この場合、前記多
結晶又は非晶質シリコン膜のドーピングは、ドーピング
されないシリコン膜を形成した後イオン注入を行ってド
ーピングするか、又は、多結晶シリコンの蒸着と同時に
ドーピングする方法により行う。その後、ＬＰＣＶＤ方
式により該シリコン膜上にシリコン酸化膜を約１５００
Åの厚さに蒸着し、写真食刻により前記シリコン酸化
膜、多結晶シリコン膜、及びシリコン熱酸化膜を順次食
刻して多結晶シリコンのゲートパターン、即ち、図１１
（Ａ）に示すように、ゲート絶縁膜５１、ゲート電極４
５、及びシリコン酸化膜５３を夫々形成する。
ＶＤ」と略称する）方式により前記シリコン熱酸化膜上
にゲート電極４５となる物質の多結晶又は非晶質シリコ
ンを約２０００Åの厚さに形成する。この場合、前記多
結晶又は非晶質シリコン膜のドーピングは、ドーピング
されないシリコン膜を形成した後イオン注入を行ってド
ーピングするか、又は、多結晶シリコンの蒸着と同時に
ドーピングする方法により行う。その後、ＬＰＣＶＤ方
式により該シリコン膜上にシリコン酸化膜を約１５００
Åの厚さに蒸着し、写真食刻により前記シリコン酸化
膜、多結晶シリコン膜、及びシリコン熱酸化膜を順次食
刻して多結晶シリコンのゲートパターン、即ち、図１１
（Ａ）に示すように、ゲート絶縁膜５１、ゲート電極４
５、及びシリコン酸化膜５３を夫々形成する。
【００１０】次いで、それら全ての構造物上にドーピン
グされない酸化膜を蒸着し、該酸化膜を反応性イオン食
刻（以下「ＲＩＥ」と略称する）法により非等方性食刻
して、前記ゲート電極４５の側壁に側壁スペーサ５５を
形成する。その後、酸化膜の絶縁膜５７をそれら全ての
構造物上に約５０００Åの厚さに蒸着形成する。この
時、前記絶縁膜５７は、平坦化の優れた０３テトラエチ
ルオルトケイ酸塩（Tetra-ethyl-orthosilicate ；以下
「０３ＴＥＯＳ」と略称する）又はホウ素リンケイ酸塩
ガラス（Boron Phosphorus Silicate Glass；以下「ＢＰ
ＳＧ」と略称する）などの物質を用いる。
グされない酸化膜を蒸着し、該酸化膜を反応性イオン食
刻（以下「ＲＩＥ」と略称する）法により非等方性食刻
して、前記ゲート電極４５の側壁に側壁スペーサ５５を
形成する。その後、酸化膜の絶縁膜５７をそれら全ての
構造物上に約５０００Åの厚さに蒸着形成する。この
時、前記絶縁膜５７は、平坦化の優れた０３テトラエチ
ルオルトケイ酸塩（Tetra-ethyl-orthosilicate ；以下
「０３ＴＥＯＳ」と略称する）又はホウ素リンケイ酸塩
ガラス（Boron Phosphorus Silicate Glass；以下「ＢＰ
ＳＧ」と略称する）などの物質を用いる。
【００１１】次いで、図１１（Ｂ）に示すように、前記
絶縁膜５７上に感光膜５９をコーティングし、図１１
（Ｃ）に示すコンタクトホール６１を形成するための感
光膜５９のパターンを形成する。前記コンタクトホール
６１は、メモリセルのデータアクセスのためアクチブ領
域４２（図１０参照）と以後形成されるビットライン４
３とを電気的に接続する通路となる。
絶縁膜５７上に感光膜５９をコーティングし、図１１
（Ｃ）に示すコンタクトホール６１を形成するための感
光膜５９のパターンを形成する。前記コンタクトホール
６１は、メモリセルのデータアクセスのためアクチブ領
域４２（図１０参照）と以後形成されるビットライン４
３とを電気的に接続する通路となる。
【００１２】次いで、図１１（Ｃ）に示すように、図１
１（Ｂ）でパターン化された感光膜５９をマスクとし、
前記絶縁膜５７の露出部位を半導体基板４１のアクチブ
領域４２の表面が露出されるまで食刻してコンタクトホ
ール６１を形成した後、前記マスクとして用いられた感
光膜５９を除去する。このとき、前記食刻は、ＲＩＥ方
式によりＣＨＦ3又はＣＦ4ガスのプラズマを用いて食刻
を行う。
１（Ｂ）でパターン化された感光膜５９をマスクとし、
前記絶縁膜５７の露出部位を半導体基板４１のアクチブ
領域４２の表面が露出されるまで食刻してコンタクトホ
ール６１を形成した後、前記マスクとして用いられた感
光膜５９を除去する。このとき、前記食刻は、ＲＩＥ方
式によりＣＨＦ3又はＣＦ4ガスのプラズマを用いて食刻
を行う。
【００１３】次いで、図１２（Ａ）に示すように、前記
コンタクトホール６１の内側壁に側壁スペーサ６３を形
成した後、図１２（Ｂ）に示すように、ＬＰＣＶＤ法に
よりそれら全ての構造物上にビットライン４３となる多
結晶シリコン又は非晶質シリコンを約２０００Åの厚さ
に蒸着し、該シリコン膜上に化学蒸着法により金属シリ
サイドを約１００Åの厚さに形成した後、該金属シリサ
イド膜上に感光膜（図示されず）をコーティングし、ビ
ットライン４３を形成するための感光膜パターン（図示
されず）を形成する。その後、該パターン化された感光
膜をマスクとして，ＲＩＥ方式により露出された前記金
属シリサイド膜及びシリコン膜を順次食刻してビットラ
イン４３のパターンを形成し、該感光膜パターンを除去
する。
コンタクトホール６１の内側壁に側壁スペーサ６３を形
成した後、図１２（Ｂ）に示すように、ＬＰＣＶＤ法に
よりそれら全ての構造物上にビットライン４３となる多
結晶シリコン又は非晶質シリコンを約２０００Åの厚さ
に蒸着し、該シリコン膜上に化学蒸着法により金属シリ
サイドを約１００Åの厚さに形成した後、該金属シリサ
イド膜上に感光膜（図示されず）をコーティングし、ビ
ットライン４３を形成するための感光膜パターン（図示
されず）を形成する。その後、該パターン化された感光
膜をマスクとして，ＲＩＥ方式により露出された前記金
属シリサイド膜及びシリコン膜を順次食刻してビットラ
イン４３のパターンを形成し、該感光膜パターンを除去
する。
【００１４】以後、前記ビットライン４３上にキャパシ
タ（図示されず）を形成して半導体メモリ素子を完成す
る後続工程は、公知の半導体メモリ素子の製造方法と同
様であるので、その説明を省略する。
タ（図示されず）を形成して半導体メモリ素子を完成す
る後続工程は、公知の半導体メモリ素子の製造方法と同
様であるので、その説明を省略する。
【００１５】
【発明が解決しようとする課題】しかし、このような従
来の斜線形のアクチブ領域４２及びＣＯＢ構造を有する
半導体メモリ素子においては、前記斜線形のアクチブ領
域４２はアクチブ領域パターンの縮小及び歪曲を減少さ
せ、ＣＯＢ構造はビットラインコンタクトのためのコン
タクトホール６１の縦横比を低下させるという特徴はあ
るが、現在、半導体ＤＲＡＭ素子の高集積化に伴って１
Ｇ級ＤＲＡＭ素子の開発が進行中であり、この１Ｇ級Ｄ
ＲＡＭ素子では０．２μｍ以下のデザインルールが要求
されている。特に、セルブロックのデザインが難しく、
その中でもコンタクトホール６１の寸法が何よりも臨界
寸法となって、工程上の難しさが現われていた。又、高
集積化に伴い複雑な工程段階を必要として製造コストが
上昇し、製造コストの節減及び工程短縮の必要性が要求
されていた。
来の斜線形のアクチブ領域４２及びＣＯＢ構造を有する
半導体メモリ素子においては、前記斜線形のアクチブ領
域４２はアクチブ領域パターンの縮小及び歪曲を減少さ
せ、ＣＯＢ構造はビットラインコンタクトのためのコン
タクトホール６１の縦横比を低下させるという特徴はあ
るが、現在、半導体ＤＲＡＭ素子の高集積化に伴って１
Ｇ級ＤＲＡＭ素子の開発が進行中であり、この１Ｇ級Ｄ
ＲＡＭ素子では０．２μｍ以下のデザインルールが要求
されている。特に、セルブロックのデザインが難しく、
その中でもコンタクトホール６１の寸法が何よりも臨界
寸法となって、工程上の難しさが現われていた。又、高
集積化に伴い複雑な工程段階を必要として製造コストが
上昇し、製造コストの節減及び工程短縮の必要性が要求
されていた。
【００１６】そこで、本発明の目的は、超高集積度を要
する２５６Ｍ級ＤＲＡＭ以上の半導体メモリ素子に適用
して、製造工程を単純化、短縮化できると共に、製造コ
ストを節減することができ、且つ製造される半導体メモ
リ素子の動作特性を改善することができる半導体メモリ
素子の製造方法を提供しようとするものである。
する２５６Ｍ級ＤＲＡＭ以上の半導体メモリ素子に適用
して、製造工程を単純化、短縮化できると共に、製造コ
ストを節減することができ、且つ製造される半導体メモ
リ素子の動作特性を改善することができる半導体メモリ
素子の製造方法を提供しようとするものである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、第一の発明に係る半導体メモリ素子の製造方法は、
半導体基板にアクチブ領域のパターンを形成する工程
と、前記半導体基板に単一素子間の電気的な絶縁のため
に素子隔離構造を形成する工程と、前記半導体基板上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
ゲート電極となる第１伝導膜を形成する工程と、前記第
１伝導膜上に第１絶縁膜を形成する工程と、該第１絶縁
膜及び第１伝導膜をパターニングしてゲート電極のパタ
ーンを形成する工程と、それら全ての構造物上に前記第
１絶縁膜と食刻特性の類似した第２絶縁膜を形成する工
程と、前記第２絶縁膜を非等方性食刻して前記パターニ
ングされた各ゲート電極の側壁に側壁スペーサを形成す
る工程と、それら全ての構造物上に第３絶縁膜を形成す
る工程と、ビットラインの形成される領域の第３絶縁膜
を前記アクチブ領域が露出するまで除去してビットライ
ントレンチパターンを形成する工程と、それら全ての構
造物上に第２伝導膜を形成する工程と、ビットラインの
形成される領域以外に形成された前記第２伝導膜を除去
してビットラインを該第２伝導膜で形成する工程と、前
記ビットラインの上部にキャパシタを形成する工程と、
を順次行い半導体メモリ素子を製造するものである。
に、第一の発明に係る半導体メモリ素子の製造方法は、
半導体基板にアクチブ領域のパターンを形成する工程
と、前記半導体基板に単一素子間の電気的な絶縁のため
に素子隔離構造を形成する工程と、前記半導体基板上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
ゲート電極となる第１伝導膜を形成する工程と、前記第
１伝導膜上に第１絶縁膜を形成する工程と、該第１絶縁
膜及び第１伝導膜をパターニングしてゲート電極のパタ
ーンを形成する工程と、それら全ての構造物上に前記第
１絶縁膜と食刻特性の類似した第２絶縁膜を形成する工
程と、前記第２絶縁膜を非等方性食刻して前記パターニ
ングされた各ゲート電極の側壁に側壁スペーサを形成す
る工程と、それら全ての構造物上に第３絶縁膜を形成す
る工程と、ビットラインの形成される領域の第３絶縁膜
を前記アクチブ領域が露出するまで除去してビットライ
ントレンチパターンを形成する工程と、それら全ての構
造物上に第２伝導膜を形成する工程と、ビットラインの
形成される領域以外に形成された前記第２伝導膜を除去
してビットラインを該第２伝導膜で形成する工程と、前
記ビットラインの上部にキャパシタを形成する工程と、
を順次行い半導体メモリ素子を製造するものである。
【００１８】また、前記アクチブ領域は、折れ曲がり
状、Ｔ字形、又は斜線形のいずれか一つの形態を有し、
前記ビットラインと交差して形成される。
状、Ｔ字形、又は斜線形のいずれか一つの形態を有し、
前記ビットラインと交差して形成される。
【００１９】さらに、前記第１絶縁膜及び第２絶縁膜の
食刻特性と前記第３絶縁膜の食刻特性とは相互に異なる
ように形成される。
食刻特性と前記第３絶縁膜の食刻特性とは相互に異なる
ように形成される。
【００２０】そして、前記第１絶縁膜及び第２絶縁膜は
シリコン酸化膜で形成し、前記第３絶縁膜はシリコン窒
化膜で形成すればよい。
シリコン酸化膜で形成し、前記第３絶縁膜はシリコン窒
化膜で形成すればよい。
【００２１】或いは、前記第１絶縁膜及び第２絶縁膜は
シリコン窒化膜で形成し、前記第３絶縁膜はシリコン酸
化膜で形成してもよい。
シリコン窒化膜で形成し、前記第３絶縁膜はシリコン酸
化膜で形成してもよい。
【００２２】また、前記第３絶縁膜は０３テトラエチル
オルトケイ酸塩又はホウ素リンケイ酸塩ガラスからなる
ものである。
オルトケイ酸塩又はホウ素リンケイ酸塩ガラスからなる
ものである。
【００２３】さらに、前記第３絶縁膜を形成した後、該
第３絶縁膜を平坦化させるとよい。
第３絶縁膜を平坦化させるとよい。
【００２４】そして、前記第３絶縁膜の平坦化方法は、
化学機械的研磨法又は乾式食刻法を用いるとよい。
化学機械的研磨法又は乾式食刻法を用いるとよい。
【００２５】また、前記第２伝導膜の除去方法は、化学
機械的研磨法又は乾式食刻法を用いるるとよい。
機械的研磨法又は乾式食刻法を用いるるとよい。
【００２６】また、第二の発明に係る半導体メモリ素子
の製造方法は、半導体基板にアクチブ領域のパターンを
形成する工程と、前記半導体基板に単一素子間の電気的
な絶縁のために素子隔離構造を形成する工程と、前記半
導体基板上にゲート絶縁膜を形成する工程と、該ゲート
絶縁膜上にゲート電極となる第１伝導膜を形成する工程
と、該第１伝導膜上に第１絶縁膜を形成する工程と、該
第１絶縁膜及び第１伝導膜をパターニングしてゲート電
極のパターンを形成する工程と、それら全ての構造物上
に前記第１絶縁膜と食刻特性の類似した第２絶縁膜を形
成する工程と、該第２絶縁膜を非等方性食刻して前記パ
ターニングされたゲート電極の側壁に側壁スペーサを形
成する工程と、それら全ての構造物上に第３絶縁膜を形
成する工程と、該第３絶縁膜上に第４絶縁膜を形成する
工程と、ビットラインの形成される領域の該第４絶縁膜
及び第３絶縁膜を前記アクチブ領域が露出するまで食刻
してビットライントレンチパターンを形成する工程と、
それら全ての構造物上に第５絶縁膜を形成する工程と、
該第５絶縁膜を前記アクチブ領域が露出するまで食刻し
て前記ビットライントレンチパターンの内側壁に前記第
５絶縁膜からなる側壁を形成する工程と、それら全ての
構造物上に第２伝導膜を形成する工程と、ビットライン
の形成される領域以外に形成された前記第２伝導膜を除
去してビットラインを該第２伝導膜で形成する工程と、
前記ビットラインの上部にキャパシタを形成する工程
と、を順次行い半導体メモリ素子を製造するものであ
る。
の製造方法は、半導体基板にアクチブ領域のパターンを
形成する工程と、前記半導体基板に単一素子間の電気的
な絶縁のために素子隔離構造を形成する工程と、前記半
導体基板上にゲート絶縁膜を形成する工程と、該ゲート
絶縁膜上にゲート電極となる第１伝導膜を形成する工程
と、該第１伝導膜上に第１絶縁膜を形成する工程と、該
第１絶縁膜及び第１伝導膜をパターニングしてゲート電
極のパターンを形成する工程と、それら全ての構造物上
に前記第１絶縁膜と食刻特性の類似した第２絶縁膜を形
成する工程と、該第２絶縁膜を非等方性食刻して前記パ
ターニングされたゲート電極の側壁に側壁スペーサを形
成する工程と、それら全ての構造物上に第３絶縁膜を形
成する工程と、該第３絶縁膜上に第４絶縁膜を形成する
工程と、ビットラインの形成される領域の該第４絶縁膜
及び第３絶縁膜を前記アクチブ領域が露出するまで食刻
してビットライントレンチパターンを形成する工程と、
それら全ての構造物上に第５絶縁膜を形成する工程と、
該第５絶縁膜を前記アクチブ領域が露出するまで食刻し
て前記ビットライントレンチパターンの内側壁に前記第
５絶縁膜からなる側壁を形成する工程と、それら全ての
構造物上に第２伝導膜を形成する工程と、ビットライン
の形成される領域以外に形成された前記第２伝導膜を除
去してビットラインを該第２伝導膜で形成する工程と、
前記ビットラインの上部にキャパシタを形成する工程
と、を順次行い半導体メモリ素子を製造するものであ
る。
【００２７】また、前記アクチブ領域は、折れ曲がり
状、Ｔ字形、又は斜線形のいずれか一つの形態を有し、
前記ビットライン１２５と交差して形成される。
状、Ｔ字形、又は斜線形のいずれか一つの形態を有し、
前記ビットライン１２５と交差して形成される。
【００２８】さらに、前記第３絶縁膜の食刻特性と第４
絶縁膜１１７の食刻特性とは相互に異なるように形成さ
れる。
絶縁膜１１７の食刻特性とは相互に異なるように形成さ
れる。
【００２９】そして、前記第３絶縁膜はシリコン酸化膜
で形成し、前記第４絶縁膜はシリコン窒化膜で形成すれ
ばよい。
で形成し、前記第４絶縁膜はシリコン窒化膜で形成すれ
ばよい。
【００３０】或いは、前記第３絶縁膜はシリコン窒化膜
で形成し、前記第４絶縁膜はシリコン酸化膜で形成して
もよい。
で形成し、前記第４絶縁膜はシリコン酸化膜で形成して
もよい。
【００３１】また、前記第４絶縁膜は、０３テトラエチ
ルオルトケイ酸塩又はホウ素リンケイ酸塩ガラスからな
るものである。
ルオルトケイ酸塩又はホウ素リンケイ酸塩ガラスからな
るものである。
【００３２】さらに、前記第４絶縁膜を形成した後、該
第４絶縁膜を平坦化させるとよい。
第４絶縁膜を平坦化させるとよい。
【００３３】そして、前記第４絶縁膜の平坦化方法は、
化学機械的研磨法又は乾式食刻法を用いるとよい。
化学機械的研磨法又は乾式食刻法を用いるとよい。
【００３４】また、前記第２伝導膜の除去方法は、化学
機械的研磨法又は乾式食刻法を用いるとよい。
機械的研磨法又は乾式食刻法を用いるとよい。
【００３５】なお、前記第５絶縁膜は、シリコン酸化膜
又はシリコン窒化膜で形成される。
又はシリコン窒化膜で形成される。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図１は、本発明に係る
半導体メモリ素子の製造方法により製造した斜線形のア
クチブ領域及びＣＯＢ構造を有する半導体メモリ素子の
セルアレイを示す平面図である。図１に示されるよう
に、上記の半導体メモリ素子の平面形は、図１０に示し
た従来の斜線形のアクチブ領域４２を有するセルアレイ
の平面形と同様であり、半導体基板７１（１０１）上
に、アクチブ領域７３（１０３）と、ゲート電極７９
（１０９）と、ビットライン９１（１２５）とが形成さ
れている。
図面に基づいて詳細に説明する。図１は、本発明に係る
半導体メモリ素子の製造方法により製造した斜線形のア
クチブ領域及びＣＯＢ構造を有する半導体メモリ素子の
セルアレイを示す平面図である。図１に示されるよう
に、上記の半導体メモリ素子の平面形は、図１０に示し
た従来の斜線形のアクチブ領域４２を有するセルアレイ
の平面形と同様であり、半導体基板７１（１０１）上
に、アクチブ領域７３（１０３）と、ゲート電極７９
（１０９）と、ビットライン９１（１２５）とが形成さ
れている。
【００３７】図２及び図３は、第一の発明に係るＣＯＢ
構造を有する半導体メモリ素子の製造方法の実施形態を
示す工程図であって、図２（Ａ−１），（Ｂ−１）及び
図３（Ａ−１），（Ｂ−１）は図１のＡ−Ａ線に沿う縦
断面図であり、図２（Ａ−２），（Ｂ−２）及び図３
（Ａ−２），（Ｂ−２）は図１のＢ−Ｂ線に沿う縦断面
図である。
構造を有する半導体メモリ素子の製造方法の実施形態を
示す工程図であって、図２（Ａ−１），（Ｂ−１）及び
図３（Ａ−１），（Ｂ−１）は図１のＡ−Ａ線に沿う縦
断面図であり、図２（Ａ−２），（Ｂ−２）及び図３
（Ａ−２），（Ｂ−２）は図１のＢ−Ｂ線に沿う縦断面
図である。
【００３８】以下、その工程を詳細に説明する。先ず、
図２（Ａ−１），（Ａ−２）に示すように、半導体基板
７１上に斜線形のアクチブ領域７３のパターンを写真食
刻により形成し、単一素子間の電気的な絶縁のための素
子隔離工程を施してフィルド酸化領域７５を形成した
後、半導体基板７１上に熱酸化方式により以後ゲート絶
縁膜７７となるシリコン熱酸化膜を電気炉でＨ2Ｏ2雰囲
気中で加熱して約８０Åの厚さに成長させる。
図２（Ａ−１），（Ａ−２）に示すように、半導体基板
７１上に斜線形のアクチブ領域７３のパターンを写真食
刻により形成し、単一素子間の電気的な絶縁のための素
子隔離工程を施してフィルド酸化領域７５を形成した
後、半導体基板７１上に熱酸化方式により以後ゲート絶
縁膜７７となるシリコン熱酸化膜を電気炉でＨ2Ｏ2雰囲
気中で加熱して約８０Åの厚さに成長させる。
【００３９】次いで、ＬＰＣＶＤ法により、該シリコン
熱酸化膜からなるゲート絶縁膜７７上にゲート電極７９
となる第１伝導膜として多結晶シリコン又は非晶質シリ
コン膜を約２０００Åの厚さに形成する。この場合、多
結晶又は非晶質シリコン膜のドーピングは、ドーピング
されないシリコン膜を形成した後イオン注入によりドー
ピングするか、又は多結晶シリコンの蒸着と同時にドー
ピングする方法により行う。その後、ＬＰＣＶＤ方式に
より上記第１伝導膜としてのシリコン膜上に例えばシリ
コン窒化膜からなる第１絶縁膜８１を約１５００Åの厚
さに蒸着し、写真食刻法により該第１絶縁膜８１のシリ
コン窒化膜及びゲート電極７９の多結晶シリコン膜を順
次食刻して、前記ゲート絶縁膜７７上にゲート電極７９
及び第１絶縁膜８１が順次積層形成されたゲートパター
ンを形成する。
熱酸化膜からなるゲート絶縁膜７７上にゲート電極７９
となる第１伝導膜として多結晶シリコン又は非晶質シリ
コン膜を約２０００Åの厚さに形成する。この場合、多
結晶又は非晶質シリコン膜のドーピングは、ドーピング
されないシリコン膜を形成した後イオン注入によりドー
ピングするか、又は多結晶シリコンの蒸着と同時にドー
ピングする方法により行う。その後、ＬＰＣＶＤ方式に
より上記第１伝導膜としてのシリコン膜上に例えばシリ
コン窒化膜からなる第１絶縁膜８１を約１５００Åの厚
さに蒸着し、写真食刻法により該第１絶縁膜８１のシリ
コン窒化膜及びゲート電極７９の多結晶シリコン膜を順
次食刻して、前記ゲート絶縁膜７７上にゲート電極７９
及び第１絶縁膜８１が順次積層形成されたゲートパター
ンを形成する。
【００４０】次いで、それら全ての構造物上に第２絶縁
膜８３としてドーピングされない例えば窒化膜を蒸着
し、該窒化膜を反応性イオン食刻法により非等方性食刻
して、前記パターン化されたゲート電極７９の側壁に窒
化膜の側壁スペーサ（８３）を形成する。次いで、例え
ば酸化膜からなる第３絶縁膜８５をそれら全ての構造物
上に約５０００Åの厚さに形成する。このとき、該第３
絶縁膜８５は平坦化の優れた０３ＴＥＯＳ又はＢＰＳＧ
などの物質を用い、前記第３絶縁膜８５の平坦化は化学
機械的研磨（以下「ＣＭＰ」と略称する）法又は乾式食
刻法を用いる。
膜８３としてドーピングされない例えば窒化膜を蒸着
し、該窒化膜を反応性イオン食刻法により非等方性食刻
して、前記パターン化されたゲート電極７９の側壁に窒
化膜の側壁スペーサ（８３）を形成する。次いで、例え
ば酸化膜からなる第３絶縁膜８５をそれら全ての構造物
上に約５０００Åの厚さに形成する。このとき、該第３
絶縁膜８５は平坦化の優れた０３ＴＥＯＳ又はＢＰＳＧ
などの物質を用い、前記第３絶縁膜８５の平坦化は化学
機械的研磨（以下「ＣＭＰ」と略称する）法又は乾式食
刻法を用いる。
【００４１】次いで、図２（Ｂ−１），（Ｂ−２）に示
すように、前記第３絶縁膜８５上に感光膜パターン８７
を形成する。この感光膜パターン８７は、前記第３絶縁
膜８５上に感光膜をコーティングした後、本発明に係る
ビットラインマスク（図示されず）を用いて図１に示す
ビットライン９１の形成される部分の前記第３絶縁膜８
５の表面が露出するようにパターンを形成する。前記本
発明のビットラインマスクは、ビットライン９１のパタ
ーンが光を透過させるように透明に形成し、該ビットラ
インパターン以外の領域は遮光膜で形成する。即ち、前
記第３絶縁膜８５上に感光膜をコーティングした後、こ
のようなビットラインマスクを用いて露光を行うと、光
の透過された部分の写真食刻膜が除去されて、図２（Ｂ
−２）に示したように、ビットライン９１領域の第３絶
縁膜８５の所定部位だけ露出された感光膜パターン８７
が形成される。
すように、前記第３絶縁膜８５上に感光膜パターン８７
を形成する。この感光膜パターン８７は、前記第３絶縁
膜８５上に感光膜をコーティングした後、本発明に係る
ビットラインマスク（図示されず）を用いて図１に示す
ビットライン９１の形成される部分の前記第３絶縁膜８
５の表面が露出するようにパターンを形成する。前記本
発明のビットラインマスクは、ビットライン９１のパタ
ーンが光を透過させるように透明に形成し、該ビットラ
インパターン以外の領域は遮光膜で形成する。即ち、前
記第３絶縁膜８５上に感光膜をコーティングした後、こ
のようなビットラインマスクを用いて露光を行うと、光
の透過された部分の写真食刻膜が除去されて、図２（Ｂ
−２）に示したように、ビットライン９１領域の第３絶
縁膜８５の所定部位だけ露出された感光膜パターン８７
が形成される。
【００４２】次いで、図３（Ａ−１），（Ａ−２）に示
すように、ＲＩＥ方式によりＣＨＦ 3又はＣＦ4ガスのプ
ラズマを用いて前記露出された第３絶縁膜８５を食刻し
てビットライントレンチパターン８９を形成する。この
とき、前記第３絶縁膜８５の食刻は、半導体基板７１の
アクチブ領域７３が露出されるまで行う。その後、図２
（Ｂ−２）に示す感光膜パターン８７を除去する。
すように、ＲＩＥ方式によりＣＨＦ 3又はＣＦ4ガスのプ
ラズマを用いて前記露出された第３絶縁膜８５を食刻し
てビットライントレンチパターン８９を形成する。この
とき、前記第３絶縁膜８５の食刻は、半導体基板７１の
アクチブ領域７３が露出されるまで行う。その後、図２
（Ｂ−２）に示す感光膜パターン８７を除去する。
【００４３】次いで、図３（Ｂ−１），（Ｂ−２）に示
すように、それら全ての構造物上にＬＰＣＶＤ法により
第２伝導膜を約５０００Åの厚さに蒸着し、ＣＭＰ法又
は乾式食刻法により研磨して平坦に、且つ、前記第３絶
縁膜８５が露出されるまで除去する。ここで、前記第２
伝導膜はビットライン９１となるものであって、その材
質は多結晶又は非晶質シリコン、或いはＣＶＤの可能な
任意の金属中の一つであり、さらに多結晶シリコン上に
シリサイド膜を積層した構造の物質でもよい。
すように、それら全ての構造物上にＬＰＣＶＤ法により
第２伝導膜を約５０００Åの厚さに蒸着し、ＣＭＰ法又
は乾式食刻法により研磨して平坦に、且つ、前記第３絶
縁膜８５が露出されるまで除去する。ここで、前記第２
伝導膜はビットライン９１となるものであって、その材
質は多結晶又は非晶質シリコン、或いはＣＶＤの可能な
任意の金属中の一つであり、さらに多結晶シリコン上に
シリサイド膜を積層した構造の物質でもよい。
【００４４】このようにビットライン９１のパターンを
形成した後、該ビットライン９１上にキャパシタ（図示
されず）を形成する後続工程は公知の一般の半導体メモ
リ素子の製造工程と同様であるため、その説明は省略す
る。
形成した後、該ビットライン９１上にキャパシタ（図示
されず）を形成する後続工程は公知の一般の半導体メモ
リ素子の製造工程と同様であるため、その説明は省略す
る。
【００４５】そして、以上説明した第一の発明の実施形
態において、特に注意すべきことは、前記第１絶縁膜８
１及び第２絶縁膜８３の食刻特性と、第３絶縁膜８５の
食刻特性とは相互に異なるように形成することである。
その理由は、前記ビットライン９１の形成される領域の
前記第３絶縁膜８５を食刻して除去するとき、即ち、ビ
ットライントレンチパターン８９を形成するとき、前記
第１絶縁膜８１及び第２絶縁膜８３とが一緒に食刻され
て前記ゲート電極７９が露出されるおそれを防止するた
めである。例えば、前記第１絶縁膜８１及び第２絶縁膜
８３をシリコン酸化膜で形成する場合、第３絶縁膜８５
はシリコン窒化膜で形成し、これと反対に、前記第１絶
縁膜８１及び第２絶縁膜８３をシリコン窒化膜で形成す
る場合、第３絶縁膜８５はシリコン酸化膜で形成する。
態において、特に注意すべきことは、前記第１絶縁膜８
１及び第２絶縁膜８３の食刻特性と、第３絶縁膜８５の
食刻特性とは相互に異なるように形成することである。
その理由は、前記ビットライン９１の形成される領域の
前記第３絶縁膜８５を食刻して除去するとき、即ち、ビ
ットライントレンチパターン８９を形成するとき、前記
第１絶縁膜８１及び第２絶縁膜８３とが一緒に食刻され
て前記ゲート電極７９が露出されるおそれを防止するた
めである。例えば、前記第１絶縁膜８１及び第２絶縁膜
８３をシリコン酸化膜で形成する場合、第３絶縁膜８５
はシリコン窒化膜で形成し、これと反対に、前記第１絶
縁膜８１及び第２絶縁膜８３をシリコン窒化膜で形成す
る場合、第３絶縁膜８５はシリコン酸化膜で形成する。
【００４６】一方、図４〜図６は、第二の発明に係るＣ
ＯＢ構造を有する半導体メモリ素子の製造方法の実施形
態を示す工程図であって、図４（Ａ−１），（Ｂ−１）
及び図５（Ａ−１），（Ｂ−１）並びに図６（Ａ−１）
は図１のＡ−Ａ線に沿う縦断面図であり、図４（Ａ−
２），（Ｂ−２）及び図５（Ａ−２），（Ｂ−２）並び
に図６（Ａ−２）は図１のＢ−Ｂ線に沿う縦断面図であ
る。
ＯＢ構造を有する半導体メモリ素子の製造方法の実施形
態を示す工程図であって、図４（Ａ−１），（Ｂ−１）
及び図５（Ａ−１），（Ｂ−１）並びに図６（Ａ−１）
は図１のＡ−Ａ線に沿う縦断面図であり、図４（Ａ−
２），（Ｂ−２）及び図５（Ａ−２），（Ｂ−２）並び
に図６（Ａ−２）は図１のＢ−Ｂ線に沿う縦断面図であ
る。
【００４７】以下、その工程を詳しく説明する。先ず、
図４（Ａ−１），（Ａ−２）に示すように、半導体基板
１０１上に斜線形のアクチブ領域１０３のパターンを写
真食刻法により形成する。次いで、単一素子間の電気的
な絶縁のための素子隔離工程を行ってフィルド酸化領域
１０５を形成し、前記半導体基板１０１上に熱酸化方式
によりゲート絶縁膜１０７となるシリコン熱酸化膜を電
気炉でＨ2Ｏ2雰囲気中で加熱して約８０Åの厚さに成長
させる。
図４（Ａ−１），（Ａ−２）に示すように、半導体基板
１０１上に斜線形のアクチブ領域１０３のパターンを写
真食刻法により形成する。次いで、単一素子間の電気的
な絶縁のための素子隔離工程を行ってフィルド酸化領域
１０５を形成し、前記半導体基板１０１上に熱酸化方式
によりゲート絶縁膜１０７となるシリコン熱酸化膜を電
気炉でＨ2Ｏ2雰囲気中で加熱して約８０Åの厚さに成長
させる。
【００４８】その後、ＬＰＣＶＤ法により、シリコン熱
酸化膜からなるゲート絶縁膜１０７上にゲート電極１０
９となる第１伝導膜として多結晶又は非晶質シリコン膜
を約２０００Åの厚さに形成する。このとき、前記多結
晶シリコン又は非晶質シリコン膜のドーピングは、ドー
ピングされないシリコン膜を形成した後イオン注入方式
によりドーピングするか、多結晶シリコンの蒸着と共に
ドーピングする方式により行う。次いで、ＬＰＣＶＤ方
式により上記第１伝導膜としての前記シリコン膜上に例
えばシリコン酸化膜からなる第１絶縁膜１１１を約１５
００Åの厚さに蒸着し、写真食刻法により該第１絶縁膜
１１１のシリコン酸化膜及びゲート電極１０９の多結晶
シリコン膜を順次食刻して前記ゲート絶縁膜１０７上に
ゲート電極１０９と第１絶縁膜１１１の順に積層された
ゲートパターンを形成する。
酸化膜からなるゲート絶縁膜１０７上にゲート電極１０
９となる第１伝導膜として多結晶又は非晶質シリコン膜
を約２０００Åの厚さに形成する。このとき、前記多結
晶シリコン又は非晶質シリコン膜のドーピングは、ドー
ピングされないシリコン膜を形成した後イオン注入方式
によりドーピングするか、多結晶シリコンの蒸着と共に
ドーピングする方式により行う。次いで、ＬＰＣＶＤ方
式により上記第１伝導膜としての前記シリコン膜上に例
えばシリコン酸化膜からなる第１絶縁膜１１１を約１５
００Åの厚さに蒸着し、写真食刻法により該第１絶縁膜
１１１のシリコン酸化膜及びゲート電極１０９の多結晶
シリコン膜を順次食刻して前記ゲート絶縁膜１０７上に
ゲート電極１０９と第１絶縁膜１１１の順に積層された
ゲートパターンを形成する。
【００４９】次いで、それら全ての構造物上に第２絶縁
膜１１３としてドーピングされない例えば酸化膜を蒸着
し、該酸化膜を反応性イオン食刻法により非等方性食刻
して、前記パターン化されたゲート電極１０９の側壁に
前記酸化膜の側壁スペーサ（１１３）を形成する。次い
で、それら構造物上に例えばシリコン窒化膜からなる第
３絶縁膜１１５を約５００Åの厚さに蒸着し、該シリコ
ン窒化膜（１１５）上に化学蒸着酸化膜の第４絶縁膜１
１７を約５０００Åの厚さに蒸着する。この場合、該第
４絶縁膜１１７は平坦化の優れた０３ＴＥＯＳ又はＢＰ
ＳＧなどの物質を用い、該平坦化はＣＭＰ法又は乾式食
刻法を用いる。
膜１１３としてドーピングされない例えば酸化膜を蒸着
し、該酸化膜を反応性イオン食刻法により非等方性食刻
して、前記パターン化されたゲート電極１０９の側壁に
前記酸化膜の側壁スペーサ（１１３）を形成する。次い
で、それら構造物上に例えばシリコン窒化膜からなる第
３絶縁膜１１５を約５００Åの厚さに蒸着し、該シリコ
ン窒化膜（１１５）上に化学蒸着酸化膜の第４絶縁膜１
１７を約５０００Åの厚さに蒸着する。この場合、該第
４絶縁膜１１７は平坦化の優れた０３ＴＥＯＳ又はＢＰ
ＳＧなどの物質を用い、該平坦化はＣＭＰ法又は乾式食
刻法を用いる。
【００５０】次いで、図４（Ｂ−１），（Ｂ−２）に示
すように、前記第４絶縁膜１１７上に感光膜パターン１
１９を形成する。この感光膜パターン１１９は、前記第
４絶縁膜１１７上に感光膜をコーティングした後、本発
明に係るビットラインマスク（図示されず）を用いて図
１に示すビットライン１２５の形成される部分の前記第
４絶縁膜１１７の表面だけが露出するように形成された
ものである。そして、前記ビットラインマスクは、ビッ
トライン１２５のパターンが光を透過させるように透明
に形成され、該ビットラインパターン以外の領域は遮光
膜により形成される。即ち、前記第４絶縁膜１１７上に
感光膜をコーティングした後、このようなビットライン
マスクを用いて露光を進行させると、光が透過された部
分の感光膜は除去され、図４（Ｂ−２）に示すように、
ビットライン１２５領域となる第４絶縁膜１１７だけ露
出された感光膜パターン１１９が形成される。
すように、前記第４絶縁膜１１７上に感光膜パターン１
１９を形成する。この感光膜パターン１１９は、前記第
４絶縁膜１１７上に感光膜をコーティングした後、本発
明に係るビットラインマスク（図示されず）を用いて図
１に示すビットライン１２５の形成される部分の前記第
４絶縁膜１１７の表面だけが露出するように形成された
ものである。そして、前記ビットラインマスクは、ビッ
トライン１２５のパターンが光を透過させるように透明
に形成され、該ビットラインパターン以外の領域は遮光
膜により形成される。即ち、前記第４絶縁膜１１７上に
感光膜をコーティングした後、このようなビットライン
マスクを用いて露光を進行させると、光が透過された部
分の感光膜は除去され、図４（Ｂ−２）に示すように、
ビットライン１２５領域となる第４絶縁膜１１７だけ露
出された感光膜パターン１１９が形成される。
【００５１】次いで、図５（Ａ−１），（Ａ−２）に示
すように、ＲＩＥ方式によりＣＨＦ 3又はＣＦ4ガスのプ
ラズマを用いて前記露出された第４絶縁膜１１７を食刻
し、さらにこの食刻により露出された第３絶縁膜１１５
を食刻してビットライントレンチパターン１２１を形成
する。この場合、前記第４絶縁膜１１７及び第３絶縁膜
１１５の食刻は、前記第３絶縁膜１１５が前記側壁スペ
ーサ（１１３）の表面のみに残存すると共に、前記アク
チブ領域１０３が露出されるまで行う。その後、図４
（Ｂ−２）に示す感光膜パターン１１９を除去する。
すように、ＲＩＥ方式によりＣＨＦ 3又はＣＦ4ガスのプ
ラズマを用いて前記露出された第４絶縁膜１１７を食刻
し、さらにこの食刻により露出された第３絶縁膜１１５
を食刻してビットライントレンチパターン１２１を形成
する。この場合、前記第４絶縁膜１１７及び第３絶縁膜
１１５の食刻は、前記第３絶縁膜１１５が前記側壁スペ
ーサ（１１３）の表面のみに残存すると共に、前記アク
チブ領域１０３が露出されるまで行う。その後、図４
（Ｂ−２）に示す感光膜パターン１１９を除去する。
【００５２】次いで、図５（Ｂ−１），（Ｂ−２）に示
すように、それら全ての構造物上に例えばシリコン窒化
膜からなる第５絶縁膜１２３を約５００Åの厚さに蒸着
し、該第５絶縁膜１２３を乾式食刻法により前記アクチ
ブ領域１０３が露出するまで非等方性食刻して、前記ビ
ットライントレンチパターン１２１の内側壁に第５絶縁
膜１２３の側壁を形成する。該側壁（１２３）は、ビッ
トライン１２５の形成時に該ビットライン１２５を一層
正確に整列させるためのものである。
すように、それら全ての構造物上に例えばシリコン窒化
膜からなる第５絶縁膜１２３を約５００Åの厚さに蒸着
し、該第５絶縁膜１２３を乾式食刻法により前記アクチ
ブ領域１０３が露出するまで非等方性食刻して、前記ビ
ットライントレンチパターン１２１の内側壁に第５絶縁
膜１２３の側壁を形成する。該側壁（１２３）は、ビッ
トライン１２５の形成時に該ビットライン１２５を一層
正確に整列させるためのものである。
【００５３】次いで、図６（Ａ−１），（Ａ−２）に示
すように、それら全ての構造物上にＬＰＣＶＤ法により
第２伝導膜を約５０００Åの厚さに蒸着し、ＣＭＰ法に
より該第２伝導膜を研磨して平坦化させながら、前記第
４絶縁膜１１７が露出するまで除去する。ここで、前記
第２伝導膜はビットライン１２５となるもので、その材
質は多結晶又は非晶質シリコン、或いはＣＶＤの可能な
任意の金属を用い、さらに多結晶シリコン上にシリサイ
ド膜を積層した構造の物質でもよい。
すように、それら全ての構造物上にＬＰＣＶＤ法により
第２伝導膜を約５０００Åの厚さに蒸着し、ＣＭＰ法に
より該第２伝導膜を研磨して平坦化させながら、前記第
４絶縁膜１１７が露出するまで除去する。ここで、前記
第２伝導膜はビットライン１２５となるもので、その材
質は多結晶又は非晶質シリコン、或いはＣＶＤの可能な
任意の金属を用い、さらに多結晶シリコン上にシリサイ
ド膜を積層した構造の物質でもよい。
【００５４】このようにビットライン１２５のパターン
を形成した後、該ビットライン１２５上にキャパシタ
（図示されず）を形成する後続工程は公知の一般の半導
体メモリ素子の製造工程と同様であるため、その説明を
省略する。
を形成した後、該ビットライン１２５上にキャパシタ
（図示されず）を形成する後続工程は公知の一般の半導
体メモリ素子の製造工程と同様であるため、その説明を
省略する。
【００５５】そして、以上説明した第二の発明の実施形
態において、特に注意すべきことは、前記第３絶縁膜１
１５の食刻特性と第４絶縁膜１１７の食刻特性とを相互
に異なるように形成することである。その理由は、前記
ビットライン１２５の形成される部分の前記第４絶縁膜
１１７を食刻して前記ビットライントレンチパターン１
２１を形成するとき、前記第３絶縁膜１１５が食刻停止
の役割をして、前記ゲート電極１０９が露出されないよ
うにするためである。例えば、前記第３絶縁膜１１５を
シリコン窒化膜で形成する場合、第４絶縁膜１１７はシ
リコン酸化膜で形成し、これと反対に前記第３絶縁膜１
１５をシリコン酸化膜で形成する場合、第４絶縁膜１１
７はシリコン窒化膜で形成する。
態において、特に注意すべきことは、前記第３絶縁膜１
１５の食刻特性と第４絶縁膜１１７の食刻特性とを相互
に異なるように形成することである。その理由は、前記
ビットライン１２５の形成される部分の前記第４絶縁膜
１１７を食刻して前記ビットライントレンチパターン１
２１を形成するとき、前記第３絶縁膜１１５が食刻停止
の役割をして、前記ゲート電極１０９が露出されないよ
うにするためである。例えば、前記第３絶縁膜１１５を
シリコン窒化膜で形成する場合、第４絶縁膜１１７はシ
リコン酸化膜で形成し、これと反対に前記第３絶縁膜１
１５をシリコン酸化膜で形成する場合、第４絶縁膜１１
７はシリコン窒化膜で形成する。
【００５６】
【発明の効果】本発明は以上のように構成されたので、
第一の発明に係る半導体メモリ素子の製造方法によれ
ば、半導体メモリ素子の製造時、デザインマージンの小
さいビットラインのコンタクトを排除し、該ビットライ
ンコンタクトを自己整列方式により進行するので工程が
容易になる。且つ、ビットラインが絶縁膜の中に埋立て
られて形成されるため、ビットラインの形成以後の段階
で平坦化が有利になって、キャパシタの形成時ノードコ
ンタクトのためのコンタクトホールの縦横比を小さく
し、該コンタクトホールの食刻時に半導体基板に与える
食刻損傷を最小化する。又、埋立て方式のビットライン
形成によりメモリセル領域とその周辺領域間の段差が小
さくなって、セル工程以後の配線工程を容易にするとい
う特長を有する。更に、ビットラインがアクチブ領域に
自己整列されてコンタクトされるため、コンタクトホー
ルを形成するためのマスク工程が省略されて工程が単純
化され、製造コストが節減される。また、上記ビットラ
インの縦断面積が大きくなり、該ビットラインのコンタ
クト領域が最大に広くなってビットラインの電気的なコ
ンタクト抵抗が減少するため、該ビットラインを通るデ
ータの伝送速度が速くなる。このことから、半導体メモ
リ素子の動作特性が改善されるという効果がある。
第一の発明に係る半導体メモリ素子の製造方法によれ
ば、半導体メモリ素子の製造時、デザインマージンの小
さいビットラインのコンタクトを排除し、該ビットライ
ンコンタクトを自己整列方式により進行するので工程が
容易になる。且つ、ビットラインが絶縁膜の中に埋立て
られて形成されるため、ビットラインの形成以後の段階
で平坦化が有利になって、キャパシタの形成時ノードコ
ンタクトのためのコンタクトホールの縦横比を小さく
し、該コンタクトホールの食刻時に半導体基板に与える
食刻損傷を最小化する。又、埋立て方式のビットライン
形成によりメモリセル領域とその周辺領域間の段差が小
さくなって、セル工程以後の配線工程を容易にするとい
う特長を有する。更に、ビットラインがアクチブ領域に
自己整列されてコンタクトされるため、コンタクトホー
ルを形成するためのマスク工程が省略されて工程が単純
化され、製造コストが節減される。また、上記ビットラ
インの縦断面積が大きくなり、該ビットラインのコンタ
クト領域が最大に広くなってビットラインの電気的なコ
ンタクト抵抗が減少するため、該ビットラインを通るデ
ータの伝送速度が速くなる。このことから、半導体メモ
リ素子の動作特性が改善されるという効果がある。
【００５７】また、第二の発明に係る半導体メモリ素子
の製造方法は、第一の発明に係る半導体メモリ素子の製
造方法における第３絶縁膜の形成工程と第２伝導膜の形
成工程との間に、該第３絶縁膜上に第４絶縁膜を形成す
る工程と、ビットラインの形成される領域の該第４絶縁
膜及び第３絶縁膜を前記アクチブ領域が露出するまで食
刻してビットライントレンチパターンを形成する工程
と、それら全ての構造物上に第５絶縁膜を形成する工程
と、該第５絶縁膜を前記アクチブ領域が露出するまで食
刻して前記ビットライントレンチパターンの内側壁に前
記第５絶縁膜からなる側壁を形成する工程と、を付加し
たものであるが、略同様の工程で高集積度を要する半導
体メモリ素子を製造することができると共に、その動作
特性も改善することができる。
の製造方法は、第一の発明に係る半導体メモリ素子の製
造方法における第３絶縁膜の形成工程と第２伝導膜の形
成工程との間に、該第３絶縁膜上に第４絶縁膜を形成す
る工程と、ビットラインの形成される領域の該第４絶縁
膜及び第３絶縁膜を前記アクチブ領域が露出するまで食
刻してビットライントレンチパターンを形成する工程
と、それら全ての構造物上に第５絶縁膜を形成する工程
と、該第５絶縁膜を前記アクチブ領域が露出するまで食
刻して前記ビットライントレンチパターンの内側壁に前
記第５絶縁膜からなる側壁を形成する工程と、を付加し
たものであるが、略同様の工程で高集積度を要する半導
体メモリ素子を製造することができると共に、その動作
特性も改善することができる。
【図１】本発明に係る半導体メモリ素子の製造方法によ
り製造した斜線形のアクチブ領域及びＣＯＢ構造を有す
る半導体メモリ素子のメモリセルレイアウトを示す平面
図である。
り製造した斜線形のアクチブ領域及びＣＯＢ構造を有す
る半導体メモリ素子のメモリセルレイアウトを示す平面
図である。
【図２】第一の発明に係るＣＯＢ構造を有する半導体メ
モリ素子の製造方法の実施形態を示す工程図であり、そ
の前半部を示す。
モリ素子の製造方法の実施形態を示す工程図であり、そ
の前半部を示す。
【図３】同じく第一の発明に係るＣＯＢ構造を有する半
導体メモリ素子の製造方法の実施形態を示す工程図であ
り、その後半部を示す。
導体メモリ素子の製造方法の実施形態を示す工程図であ
り、その後半部を示す。
【図４】第二の発明に係るＣＯＢ構造を有する半導体メ
モリ素子の製造方法の実施形態を示す工程図であり、そ
の前部を示す。
モリ素子の製造方法の実施形態を示す工程図であり、そ
の前部を示す。
【図５】同じく第二の発明に係るＣＯＢ構造を有する半
導体メモリ素子の製造方法の実施形態を示す工程図であ
り、その中間部を示す。
導体メモリ素子の製造方法の実施形態を示す工程図であ
り、その中間部を示す。
【図６】同じく第二の発明に係るＣＯＢ構造を有する半
導体メモリ素子の製造方法の実施形態を示す工程図であ
り、その後部を示す。
導体メモリ素子の製造方法の実施形態を示す工程図であ
り、その後部を示す。
【図７】従来のＣＯＢ構造を有する半導体メモリ素子の
メモリセルレイアウトを示す平面図及び縦断面図であ
る。
メモリセルレイアウトを示す平面図及び縦断面図であ
る。
【図８】従来の折れ曲がり状のアクチブ領域を有する半
導体メモリ素子のメモリセルレイアウトを示す平面図及
び縦断面図である。
導体メモリ素子のメモリセルレイアウトを示す平面図及
び縦断面図である。
【図９】従来のＴ字形のアクチブ領域を有する半導体メ
モリ素子のメモリセルレイアウトを示す平面図である。
モリ素子のメモリセルレイアウトを示す平面図である。
【図１０】従来の斜線形のアクチブ領域を有する半導体
メモリ素子のメモリセルレイアウトを示す平面図であ
る。
メモリ素子のメモリセルレイアウトを示す平面図であ
る。
【図１１】従来のＣＯＢ構造を有する半導体メモリ素子
の製造方法を示す工程図であり、その前半部を示す。
の製造方法を示す工程図であり、その前半部を示す。
【図１２】従来のＣＯＢ構造を有する半導体メモリ素子
の製造方法を示す工程図であり、その後半部を示す。
の製造方法を示す工程図であり、その後半部を示す。
７１，１０１…半導体基板 ７３，１０３…アクチブ領域 ７５，１０５…フィルド酸化領域 ７７，１０７…ゲート絶縁膜 ７９，１０９…ゲート電極 ８１，１１１…第１絶縁膜 ８３，１１３…第２絶縁膜（側壁スペーサ） ８５，１１５…第３絶縁膜 １１７…第４絶縁膜 ８７，１１９…感光膜パターン ８９，１２１…ビットライントレンチパターン ９１，１２５…ビットライン １２３…第５絶縁膜（側壁）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン−ジャエ リー 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、サンダン−ク、ヨンガム−ド ン、58
Claims (19)
- 【請求項１】 半導体基板にアクチブ領域のパターンを
形成する工程と、 前記半導体基板に単一素子間の電気的な絶縁のために素
子隔離構造を形成する工程と、 前記半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極となる第１伝導膜を形
成する工程と、 前記第１伝導膜上に第１絶縁膜を形成する工程と、 該第１絶縁膜及び第１伝導膜をパターニングしてゲート
電極のパターンを形成する工程と、 それら全ての構造物上に前記第１絶縁膜と食刻特性の類
似した第２絶縁膜を形成する工程と、 前記第２絶縁膜を非等方性食刻して前記パターニングさ
れた各ゲート電極の側壁に側壁スペーサを形成する工程
と、 それら全ての構造物上に第３絶縁膜を形成する工程と、 ビットラインの形成される領域の第３絶縁膜を前記アク
チブ領域が露出するまで除去してビットライントレンチ
パターンを形成する工程と、 それら全ての構造物上に第２伝導膜を形成する工程と、 ビットラインの形成される領域以外に形成された前記第
２伝導膜を除去してビットラインを該第２伝導膜で形成
する工程と、 前記ビットラインの上部にキャパシタを形成する工程
と、を順次行うことを特徴とする半導体メモリ素子の製
造方法。 - 【請求項２】 前記アクチブ領域は、折れ曲がり状、Ｔ
字形、又は斜線形のいずれか一つの形態を有し、前記ビ
ットラインと交差して形成されることを特徴とする請求
項１記載の半導体メモリ素子の製造方法。 - 【請求項３】 前記第１絶縁膜及び第２絶縁膜の食刻特
性と前記第３絶縁膜の食刻特性とは相互に異なるように
形成されることを特徴とする請求項１記載の半導体メモ
リ素子の製造方法。 - 【請求項４】 前記第１絶縁膜及び第２絶縁膜はシリコ
ン酸化膜で形成し、前記第３絶縁膜はシリコン窒化膜で
形成することを特徴とする請求項３記載の半導体メモリ
素子の製造方法。 - 【請求項５】 前記第１絶縁膜及び第２絶縁膜はシリコ
ン窒化膜で形成し、前記第３絶縁膜はシリコン酸化膜で
形成することを特徴とする請求項３記載の半導体メモリ
素子の製造方法。 - 【請求項６】 前記第３絶縁膜は０３テトラエチルオル
トケイ酸塩又はホウ素リンケイ酸塩ガラスからなること
を特徴とする請求項５記載の半導体メモリ素子の製造方
法。 - 【請求項７】 前記第３絶縁膜を形成した後、該第３絶
縁膜を平坦化させることを特徴とする請求項１記載の半
導体メモリ素子の製造方法。 - 【請求項８】 前記第３絶縁膜の平坦化方法は、化学機
械的研磨法又は乾式食刻法を用いることを特徴とする請
求項７記載の半導体メモリ素子の製造方法。 - 【請求項９】 前記第２伝導膜の除去方法は、化学機械
的研磨法又は乾式食刻法を用いることを特徴とする請求
項１記載の半導体メモリ素子の製造方法。 - 【請求項１０】 半導体基板にアクチブ領域のパターン
を形成する工程と、 前記半導体基板に単一素子間の電気的な絶縁のために素
子隔離構造を形成する工程と、 前記半導体基板上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上にゲート電極となる第１伝導膜を形成
する工程と、 該第１伝導膜上に第１絶縁膜を形成する工程と、 該第１絶縁膜及び第１伝導膜をパターニングしてゲート
電極のパターンを形成する工程と、 それら全ての構造物上に前記第１絶縁膜と食刻特性の類
似した第２絶縁膜を形成する工程と、 該第２絶縁膜を非等方性食刻して前記パターニングされ
たゲート電極の側壁に側壁スペーサを形成する工程と、 それら全ての構造物上に第３絶縁膜を形成する工程と、 該第３絶縁膜上に第４絶縁膜を形成する工程と、 ビットラインの形成される領域の該第４絶縁膜及び第３
絶縁膜を前記アクチブ領域が露出するまで食刻してビッ
トライントレンチパターンを形成する工程と、 それら全ての構造物上に第５絶縁膜を形成する工程と、 該第５絶縁膜を前記アクチブ領域が露出するまで食刻し
て前記ビットライントレンチパターンの内側壁に前記第
５絶縁膜からなる側壁を形成する工程と、 それら全ての構造物上に第２伝導膜を形成する工程と、 ビットラインの形成される領域以外に形成された前記第
２伝導膜を除去してビットラインを該第２伝導膜で形成
する工程と、 前記ビットラインの上部にキャパシタを形成する工程
と、を順次行うことを特徴とする半導体メモリ素子の製
造方法。 - 【請求項１１】 前記アクチブ領域は、折れ曲がり状、
Ｔ字形、又は斜線形のいずれか一つの形態を有し、前記
ビットラインと交差して形成されることを特徴とする請
求項１０記載の半導体メモリ素子の製造方法。 - 【請求項１２】 前記第３絶縁膜の食刻特性と第４絶縁
膜の食刻特性とは相互に異なるように形成されることを
特徴とする請求項１０記載の半導体メモリ素子の製造方
法。 - 【請求項１３】 前記第３絶縁膜はシリコン酸化膜で形
成し、前記第４絶縁膜はシリコン窒化膜で形成すること
を特徴とする請求項１２記載の半導体メモリ素子の製造
方法。 - 【請求項１４】 前記第３絶縁膜はシリコン窒化膜で形
成し、前記第４絶縁膜はシリコン酸化膜で形成すること
を特徴とする請求項１２記載の半導体メモリ素子の製造
方法。 - 【請求項１５】 前記第４絶縁膜は、０３テトラエチル
オルトケイ酸塩又はホウ素リンケイ酸塩ガラスからなる
ことを特徴とする請求項１４記載の半導体メモリ素子の
製造方法。 - 【請求項１６】 前記第４絶縁膜を形成した後、該第４
絶縁膜を平坦化させることを特徴とする請求項１０記載
の半導体メモリ素子の製造方法。 - 【請求項１７】 前記第４絶縁膜の平坦化方法は、化学
機械的研磨法又は乾式食刻法を用いることを特徴とする
請求項１６記載の半導体メモリ素子の製造方法。 - 【請求項１８】 前記第２伝導膜の除去方法は、化学機
械的研磨法又は乾式食刻法を用いることを特徴とする請
求項１０記載の半導体メモリ素子の製造方法。 - 【請求項１９】 前記第５絶縁膜は、シリコン酸化膜又
はシリコン窒化膜であることを特徴とする請求項１０記
載の半導体メモリ素子の製造方法。
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|---|---|---|---|
| KR1019960058080A KR100214524B1 (ko) | 1996-11-27 | 1996-11-27 | 반도체 메모리 소자의 제조방법 |
| KR58080/1996 | 1996-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19483814
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| JP (1) | JP2998019B2 (ja) |
| KR (1) | KR100214524B1 (ja) |
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| KR100360398B1 (ko) * | 2000-02-24 | 2002-11-13 | 삼성전자 주식회사 | 노어형 마스크 롬 소자의 셀 어레이 영역 및 그 제조방법 |
| KR20030073875A (ko) * | 2002-03-13 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리패턴 형성방법 |
| KR100539232B1 (ko) * | 2003-03-15 | 2005-12-27 | 삼성전자주식회사 | 디램 메모리 셀 및 그 제조방법 |
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| KR100564578B1 (ko) | 2003-09-29 | 2006-03-28 | 삼성전자주식회사 | 비직교형 반도체 메모리 소자의 자기 정렬 콘택 패드형성방법 |
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| JP3258095B2 (ja) * | 1991-10-18 | 2002-02-18 | マイクロン・テクノロジー・インコーポレイテッド | 相補型ｎ−チャンネル及びｐ−チャンネル・デバイスを備えた集積回路の製造方法及び形成方法 |
| KR950011643B1 (ko) * | 1992-04-17 | 1995-10-07 | 현대전자산업주식회사 | 반도체장치 및 그 제조방법 |
| US5512163A (en) * | 1992-06-08 | 1996-04-30 | Motorola, Inc. | Method for forming a planarization etch stop |
| US5494841A (en) * | 1993-10-15 | 1996-02-27 | Micron Semiconductor, Inc. | Split-polysilicon CMOS process for multi-megabit dynamic memories incorporating stacked container capacitor cells |
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| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
-
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- 1996-11-27 KR KR1019960058080A patent/KR100214524B1/ko not_active IP Right Cessation
-
1997
- 1997-03-13 DE DE19710491A patent/DE19710491C2/de not_active Expired - Fee Related
- 1997-11-25 JP JP9323122A patent/JP2998019B2/ja not_active Expired - Fee Related
- 1997-11-26 US US08/979,112 patent/US6136645A/en not_active Expired - Lifetime
Also Published As
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|---|---|
| DE19710491C2 (de) | 2002-03-28 |
| KR100214524B1 (ko) | 1999-08-02 |
| JP2998019B2 (ja) | 2000-01-11 |
| DE19710491A1 (de) | 1998-05-28 |
| KR19980039123A (ko) | 1998-08-17 |
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