KR19980039123A - 반도체 메모리 소자의 제조방법 - Google Patents

반도체 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR19980039123A
KR19980039123A KR1019960058080A KR19960058080A KR19980039123A KR 19980039123 A KR19980039123 A KR 19980039123A KR 1019960058080 A KR1019960058080 A KR 1019960058080A KR 19960058080 A KR19960058080 A KR 19960058080A KR 19980039123 A KR19980039123 A KR 19980039123A
Authority
KR
South Korea
Prior art keywords
forming
film
insulating film
bit line
insulating layer
Prior art date
Application number
KR1019960058080A
Other languages
English (en)
Other versions
KR100214524B1 (ko
Inventor
양원석
이창제
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960058080A priority Critical patent/KR100214524B1/ko
Priority to DE19758704A priority patent/DE19758704B4/de
Priority to DE19710491A priority patent/DE19710491C2/de
Priority to JP9323122A priority patent/JP2998019B2/ja
Priority to US08/979,112 priority patent/US6136645A/en
Publication of KR19980039123A publication Critical patent/KR19980039123A/ko
Application granted granted Critical
Publication of KR100214524B1 publication Critical patent/KR100214524B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 반도체 기판상에 워드라인의 패턴을 형성하고, 상기 전체 구조의 상면에 절연막을 형성한 후, 비트라인이 형성될 영역에 형성되어 있는 상기 제3절연막을 액티브영역 패턴이 노출될 때까지 제거하여 비트라인 트랜치 패턴을 형성하고, 그 비트라인 트랜치 패턴에 전도성 물질을 매립시켜 비트라인 패턴을 형성하도록 함으로써, 상기 비트라인이 상기 절연막에 매립되어 형성되기 때문에, 메모리 셀 영역과 그 주변(Peripheral) 영역간의 단차가 크게 개선되어 셀 공정 이후의 배선 공정을 용이하게 하는 장점이 있다.

Description

반도체 메모리 소자의 제조방법
도1(a) 및 (b)는 종래 캐패시터 언더 비트라인(Capacitor Under Bit line : CUB) 구조의 반도체 메모리 소자의 메모리셀 레이아웃을 나타낸 평면도 및 종단면도,
도2(a) 및 (b)는 종래 캐패시터 오버 비트라인(Capacitor Over Bit line : COB) 구조의 반도체 메모리소자의 메모리 셀 레이아웃을 나타낸 평면도 및 종단면도, 도3은 종래의 T자형 액티브영역을 갖는 반도체 메모리소자의 메모리 셀 레이아웃을 나타낸 평면도,
도4는 종래의 사선형 액티브영역을 갖는 반도체 메모리소자의 메모리 셀 레이아웃을 나타낸 평면도,
도5(a)∼(e)는 도4의 a-a선 단면도로, 본발명의 COB구조를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 순차적인 종단면도이다.
도6은 본 발명의 사선형 액티브영역을 갖는 반도체 메모리소자의 메모리 셀 레이아웃을 나타낸 평면도,
도7의 (a-1)∼(d-1)는 도6와 a-a선 단면도를 나타내고, 도7의 (a-2)∼(d-2)는 도6의 b-b선 단면도를 나타낸 것으로, 본 발명의 제 1 실시예에 따른 COB 구조를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 순차적인 종단면도이다.
도8의 (a-1)∼(e-1)은 도6의 a-a선 단면도를 나타내고, 도8의 (a-2)∼(e-2)는 도6의 b-b선 단면도를 나타낸 것으로, 본 발명의 제 2 실시예에 따른 COB 구조를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 순차적인 종단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
71,101 : 기판 73,103 : 액티브영역
75,105 : 필드산화영역 77,107 : 게이트절연막
79,109 : 게이트전극 81,111 : 제 1절연막
83,113 : 제 2절연막(사이드월 스페이서)
85,115 : 제 3절연막 117 : 제 4절연막
87,119 : 레지스트 패턴 89,121 : 비트라인 트랜치 패턴
91,125 : 비트라인 123 : 제 5절연막(사이드월)
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 캐패시터 오버 비트라인(Capacitor Over Bit line : COB) 구조를 갖는 반도체 디램(DRAM) 소자의 메모리셀 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자의 집적도가 높아지면서 고집적화에 유리한 많은 종류의 메모리 셀 어레이(Cell Array) 및 그 구조가 제안되었다.
그 대표적인 것으로, 도1(a)(b)에 도시된 바와 같이, 반도체 기판(11)상에 형성된 직사각형의 액티브어레이(Active Array)(12)위에 캐패시터(capacitor)(l3)를 먼저 형성하고 비트라인(Bit Line)(14)을 그 후에 형성하는 캐패시터 언더 비트라인(Capacitor Under Bit line : 이하 CUB라 칭함) 구조의 메모리 셀 어레이를 들 수있다. 도면에서 미설명 부호 15는 게이트 라인을 나타낸다.
그런데, 상기 CUB 구조의 메모리 셀은 캐패시터가 비트라인의 하부에 위치하므로 캐피시터의 면적이 제한적이다. 따라서, 캐패시터의 영역이 급격히 감소되는 고집적 반도체 소자에서는 기존과 동일한 수준의 캐패시턴스(capacitance)를 확보하기 위하여 캐패시터외 높이를 크게하여야 하는데, 이것은 결국 비트라인 콘택홀(contact hole)의 종횡비(Aspect Ratio)를 커지게 하는 결과를 초래하고, 이에 따라 비트라인의 형성시 콘택 충전(contact filhng)과 라인 패터닝(linepatterning)의 측면에서 기술적인 많은 어려움에 직면하게 된다. 따라서, 16M DRAM 또는 64M DRAM급 이상의 반도체 소자에서는 새로운 셀어레이와 그 구조를요구하게 되었다.
도2 (a) 및 (b)는 미국특허 제 5,140,389호에 개시된 캐패시터 오버 비트라인(Capacitor Over Bit line : 이하 COB라 칭함) 구조의 반도체 메모리소자를 나타낸 것으로, 이에 도시한 바와 같이 그 COB 구조는, 비트라인(23)을 캐패시터(24) 형성 전에 먼저 형성하고 그 비트라인(23)위의 영역을 캐패시터(24) 영역으로 확보함으로써, 캐패시턴스를 향상시키며, 또한 비트라인 콘택홀의 종횡비를 낮추어서 비트라인(23)위에 형성시 그 콘택홀의 충전을 쉽게하여 주는 반도체 소자의 구조이다.
상기 COB 구조에서는 비트라인(23)위에 캐패시터(24)를 형성하고 비트라인(23)과 워드라인(25)이 액티브영역(22)과 교차(cross)되도록 하기 위하여 불가피하게 액티브영역(22)을 대각선(diagonal)형태로 설계하였다. 그 대각선 형태의 액티브영역(22)은 기존의 직사각형 액티브영역(12)보다 코너(corner)가 많기 때문에 포토리소 그래피(Photolithograph) 공정의 수행시 심한 패턴의 축소(shrinkage)나 왜곡이 발생하여 액티브영역 패턴을 형성하는데 많은 어려움이 발생한다. 또한, 상기 대각선형 액티브영역(22)은 일정면적에서 직사각형 액티브영역(12)보다 패킹 밀도(packing density)가 낮기 때문에 고집적화 측면에서 불리한 단점이 있었다. 따라서, 256M DRAM급 이상의 초 고집적 DRAM 소자에서는 더 새로운 셀어레이와 그 구조를 요구하게 되었으며, 그 대표적인 구조로는, 도3에 도시된 바와 같이, T자형 액티브영역(32)을 이용하여 셀 어레이를 구성한 것을 들 수 있고, 그 T자형은 대각선형에서의 패킹 밀도 저하를 해결하기 위하여 제안된 것이다. 제 3도의 미설명 부호 33은 비트라인을 나타내고, 35는 게이트라인을 나타낸다.
그러나, 도3의 T자형 액티브영역(32) 또한 기존의 직사각형 액티브영역(12)보다 코너가 많기 때문에 포토리소그래피 공정의 수행시 심한 패턴의 축소나 왜곡이 발생하여 액티브 패턴을 형성하는데 많은 어려움이 발생한다. 이와 같은 문제를 해결하기 위하여, 도4에 도시된 바와 같이, 사선(Oblique)형 액티브영역(42)을 갖는 셀 어레이가 제안되었다. 도4에서 미설명 부호 43은 비트라인을 나타내고, 45는 게이트라인을 나타낸다.
도5(a)∼(e)는 종래 COB 구조를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 순차적인 종단면도로서, 특히 도4 a-a선에서의 공정 단계에 따른 순차적인 종단면을 보인 것이다.
먼저, 반도체 기판(41)에 도4와 같은 사선형 액티브영역(42)을 사진식각 방식으로 형성한다. 이어 도5(a)에 도시된 바와 같이, 단일 소자와 소자간의 전기적인 단절을 위해 소자격리 공정을 진행하여 필드산화영역(50)을 형성하고, 그 반도체 기판(41)상에 열산화 방식으로 게이트절연막(51)이 될 실리콘 열산화막을 전기로에서 H2/02분위기로 가열하여 약 80Å두께로 성장시킨다. 이어, 저압화학기상증착(Low-pressureChemical Vapor Deposidon : LPCVD)방식으로 게이트절연막(51)이 될 실리콘 열산화막 상에 게이트전극(45)이 될 물질로써 다결정 실리콘이나 비정질 실리콘을 약 2000Å 두께로 형성한다. 이때, 그 다결정 또는 비정질실리콘막의 도핑(Doping)은 도핑되지 않은 실리콘막을 형성한후 이온주입 방식으로 도핑하거나, 다결정실리콘을 증착하면서 동시에 도핑하는 방식으로 진행한다. 다음으로 LPCVD 방식으로 상기 게이트전극(45)이 될 실리콘막상에 실리콘산화막을 약 1500Å의 두께로 증착한다. 이어, 사진식각 방식으로 상기 실리콘산화막과 다결정실리콘막 및 실리콘 열산화막을 순차적으로 식각하여 다결정실리콘의 게이트 패턴 즉, 도5(a)에 도시된 바와같이, 게이트절연막(51),게이트전극(45), 및 실리콘산화막(52)을 형성한다. 다음으로 상기 구조의 전표면 위에 도핑되지 않은 산화막을 증착하고, 그 산화막을 반응성 이온 식각(Reactive Ion Etching : RIE) 법으로 비등방성 식각하여 상기 게이트전극(45)의 측벽에 사이드월 스페이서(Sidewall Spacer)(55)를 형성한다. 다음으로 절연막(57)이 되는 산화막을 상기 구조의 전표면 위에 약5000Å의 두께로 증착 형성한다. 이때, 상기 절연막(57)은 평탄화가 잘되는 03 테트라 에틸 올소실리케이트(Tetra-ethyl-orthosilicate : 이하 03 TEOS라 칭함) 또는 보론-포스포러스 실리케이트 글래스(Boron Phosphorus Silicate Glass : 이하 BPSG라 칭함) 물질을 사용한다.
다음으로, 도5(b)에 도시된 바와 같이, 상기 절연막(57) 상에 감광막(59)을 코팅하고, 콘택홀(61)을 형성하기 위한 감광막(59)의 패턴을 형성한다. 상기 콘택홀(61)은 메모리셀의 데이타 액세스(access)를 위하여 액티브영역(42)과 후에 형성될 비트라인(43)과를 전기적으로 연결하는 통로가 되는 것이다.
이어, 도5(c)에 도시된 바와 같이, 상기 패턴화된 감광막(59)을 마스크로 하여 상기 절연막(57)의 노출부위를 반도체 기판(41)의 액티브영역(42)의 표면이 노출될때까지 식각함으로씨 콘택홀(61)을 형성한 후, 상기 마스크로 사용된 감광막(59)을 제거한다. 이때, 상기 식각은 RIE방식으로 CHF3 또는 CF4 가스의 플라즈마를 이용하여 식각을 진행하도륵 한다.
이어, 제 5도(d)에 도시된 바와 같이, 상기 콘택홀(61)의 측벽에 사이드월(63)을 형성한 다음, 이어, 도5(e)에 도시된 바와 같이, LPCVD법으로 상기 구조의 전표면위에 비트라인(43)이 될 다결정실리콘 또는 비정질실리콘을 약2000Å 두께로 증착하고, 이어 상기 실리콘막상에 화학증착법으로 금속 실리사이드를 약1000Å 두께로 형성한 후, 상기 금속실리사이드막 위에 감광막(미도시)을 코팅하고, 비트라인(43)을 형성하기 위한 감광막 패턴(미도시)을 형성한다. 이어, 상기 상기 패턴화된 감광막을 마스크로 하여 RIE 식각 방식으로 노출된 상기 금속 실리사이드막과 다결정실리콘막을 순차적으로 식각하여 비트라인(43)패턴을 형성한 후, 그 감광막 패턴을 제거한다. 이후, 상기 비트라인(43)위에 캐패시터(미도시)를 형성하여 반도체 소자를 완성하는 후속 공정은 널리 알려진 반도체 메모리 소자의 제조방법과 동일하므로 생략하도록 한다.
그러나, 상기와 같은 종래의 사선(Oblique)형 액티브영역 및 COB 구조를 갖는 반도체 DRAM 소자에서, 그 사선형 액티브영역은 액티브영역 패턴의 심한 축소나 왜곡을 줄이고, COB 구조는 비트라인 콘택을 위한 콘택홀의 종횡비를 낮추는 장점이 있으나, 현재에는 반도체 DRAM 소자의 집적화가 더욱 진행되어 1G급 DRAM소자의 개발이 진행중에 있으며, 그에 따라 1G급 DRAM 소자에서는 0.2μm 이하의 디자인 룰(Design Rule)을 요구하게 되었다. 특히 셀 블록(Cell Block)의 디자인이 어렵고 그 중에서도 콘택홀의 치수가 가장 임계치수가되며 그에 따라 공정상의 많은 어려움이 나타나게 되었다. 또한, 고집적화 될 수록 복잡한 공정 단계를 필요로 하여 제품 비용이 높아지므로 제품 비용 절감의 측면에서 공정 단축의 필요성이 요구되었다.
본 발명은 상기한 종래의 문제점을 감안하여 안출한것으로, 그 목적은 종래의 COB 구조를 갖는 반도체 메모리 소자의 제조방법에서의 문제점을 해결하고, 초 고집적도를 요하는 256M DRAM급 이상의 반도체 메모리소자에 유리하도록 개선된 반도체 메모리소자의 메모리셀 제조방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 반도체 기판에 액티브영역 패턴을 형성하는 공정과, 단일 소자와 소자간의 전기적인 단절을 위한 소자격리구조를 형성하는 공정과, 상기 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 게이트전극이 될 제 1전도막을 형성하는 공정과, 상기 제 1 전도막 상에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막과 제 1전도막을 패터닝하여 워드라인의 패턴을 형성하는 공정과, 상기 전체 구조상에 상기 제1절연막과 식각특성이 유사한 제2절연막을 형성하는 공정과, 상기 제 2절연막을 비등방성 식각하여 상기 패터닝된 각 워드라인의 측벽에 사이드월 스페이서를 형성하는 공정과, 상기 전체 구조 상에 제 3절연막을 형성하는 공정과, 상기 제 3절연막을 패터닝하여 비트라인이 형성될 영역의 상기 제3절연막을 상기 액티브영역 패턴이 노출될 때까지 제거하는 공정과, 상기 전체 구조 상에 제 2 전도막을 형성하는 공정과, 비트라인이 형성될 영역외에 형성되어 있는 상기 제2전도막을 제거하는 공정과, 그리고 상기 제2전도막의 상부에 캐패시터를 형성하는 공정을 포함하여 구성된다.
이와 같이 본 발명에 따른 반도체 메모리소자의 제조 방법은, 메모리셀의 비트라인을 액티브영역에 콘택하기 위한 종래의 콘택홀 형성공정을 생략하고, 비트라인이 되는 상기 제2전도성 물질을 상기 제거된 제3절연막 부위에 매립하므로씨, 비트라인과 액티브영역과의 전기적인 콘택이 자동적으로 이루어지도록 하는 자기 정렬(Self Align) 방식으로 구성하였다.
상세히 설명하면, 본 발명에 따른 비트라인 마스크상에서의 비트라인의 패턴은 종래의 차광막패턴 대신에 빛이 투과될수 있도록 투명하게 형성하고, 그 비트라인패턴이외외 영역은 차광막으로 형성하였다. 따라서, 상기 제3절연막에 상기와 같은 비트라인 마스크를 이용하여 비트라인 패턴을 진행하면, 비트라인 영역의 제 3절연막이 노출되게 되고, 이어 건식식각 방식으로 그 노출된 제 3 절연층을 식각하면 비트라인 영역에 라인 형태의 홈(Trench)이 만들어 지고 이때, 액티브영역(소스/드레인 영역)이 노출된다. 이어, 상기 제 2 전도성 물질을 상기 전체 구조 위에 증작한 후, 화학 기계적 연마(Chemical Mechanical Polishing : CMP)방식이나 건식 식각 방식으로 그 제 2 전도성 물질을 에치-백(Etch-Back)하여 제 3절연막 사이에 매립된 비트라인을 형성한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체메모리소자의 제조방법에 대하여 설명하기로한다.
도6은 본 발명의 사선형 액티브영역 및 COB 구조를 갖는 반도체 메모리 소자의 셀어레이를 나타내는 평면도로서, 이에 도시된 바와같이, 본발명의 셀어레이는 평면으로 볼때 도4에 도시된 종래의 사선형 셀어레이의 평면과 동일하다.
도7(a-1)∼(d-1) 및 (a-2)∼(d-2)는 본 발명의 제 1실시예에 따른 COB 구조를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 순차적인 종단면도로써, 도6의 a-a선 및 b-b선에서의 공정 단계에 따른 순차적인 종단면을 보인 것이다.
먼저, 반도체 기판(71)에 도6와 같은 사선형 액티브영역(73)의 패턴을 사진식각 방식으로 형성한다. 이어 도7(a-1)(a-2)에 도시된 바와 같이, 단일 소자와 소자간의 전기적인 단절을 위한 소자격리 공정을 진행하여 필드산화영역(75)을 형성하고, 그 반도체 기판(71)상에 열산화 방식으로 게이트절연막(77)이 될 실리콘 열산화막을 전기로에서 H2/02 분위기로 가열하여 약80Å 두께로 성장시킨다. 이어, 저압화화기상증착(Low-pressure Chemical Vapor Deposition : LPCVD)방식으로 상기 게이트절연막(77)이 될 실리콘 열산화막 상에 게이트전극(79)이 될 물질로써 다결정 실리콘이나 비정질 실리콘을 약 2000Å 두꼐로 형성한다. 이때, 그 다결정 또는 비정질 실리콘막의 도핑(Doping)은 도핑되지 않은 실리콘막을 형성한 후 이온주입 방식으로 도핑하거나, 다결정실리콘을 증착하면서 동시에 도핑하는 방식으로 진행한다. 다음으로 LPCVD 방식으로 상기 게이트전극(79)이 될 실리콘막상에 제 1절연막(81)으로서의 실리콘질화막을 약 l500Å의 두께로 증착한다. 이어, 사진식각 방식으로 상기 제 1절연막(81)이 되는 실리콘질화막과 게이트전극(79)이 될 다결정실리콘막을 식각하여, 상기 게이트절연막(77)위에 게이트전극(81)과 제 1절연막(81)의 순으로 적층 형성된 워드라인(게이트라인)(79)의 패턴을 형성한다. 다음으로 상기 구조의 전표면 위에 제 2절연막으로서의 도핑되지않은 질화막을 증착하고, 그 질화막을 반응성 이온 식각(Reactive Ion Etching : RIE) 법으로 비등방성 식각하여 상기 패턴화된 게이트전극(79)의 측벽 즉, 워드라인(79)의 측벽에 그 질화막으로 된 사이드월 스페이서(Sidewall Spacer)(83)를 형성한다.
다음으로 제 3절연막(85)이 되는 산화막을 상기 구조의 전표면 위에 약 5000Å의 두께로 형성한다. 이때, 상기 제 3절연막(85)은 평탄화가 잘되는 03 TEOS 또는 BPSG 물질을 사용하고, 그 제 3절연막(85)의 평탄화는 CMP법 또는 건식식각법을 사용하도록 한다.
이어, 도7(b-1)(b-2)에 도시된 바와 같이, 상기 제 3절연막(85) 상에 포토레지스트 패턴(87)을 형성한다. 상기 포토레지스트 패턴(87)은 상기 제 3절연막(85) 상에 포토레지스트막(Photo Resist Film)을 코팅한 후, 본 발명에 따른 비트라인 마스크(미도시)를 이용하여 비트라인이 형성될 부분의 상기 제 3절연막(87)의 상부표면이 노출되도록 하는 포토레지스트 패턴(87)을 형성한다. 상기 본 발명의 비트라인 마스크는, 그 마스크상에서의 비트라인의 패턴이 빛이 투과될 수 있도록 투명하게 형성되고, 그 비트라인 패턴 이외의 영역은 차광막으로 형성된 것이다. 즉, 상기 제 3 절연막(85) 상에 포토레지스트막을 코팅한 후, 상기와 같은 비트라인 마스크를 이용하여 노광을 진행하면, 마스크로부터 빛이 투과된 부분의 포토레지스트막이 제거되어, 도7(b-1)(b-2)에 도시된 바와 같이, 비트라인 영역이 될 제 3절연막(85) 일부위만 노출되도록 하는 포토레지스트 패턴(87)이 형성된다.
이어, 도7(c-1)(c-2)에 도시된 바와 같이, RIF 방식으로 CHF3 또는 CF4가스의 플라즈마를 이용하여 상기 노출된 제 3절연막(85)을 식각하므로씨 비트라인 트랜치 패턴(89)을 형성한다. 이때 상기 제 3절연막(85)의 식각 수행은 상기 반도체 기판(71)의 액티브영역(73)이 노출될 때까지 진행하도록 한다. 다음으로 상기 포토레지스트 패턴(87)을 제거하도록 한다.
이어, 도7(d-1)(d-2)에 도시된 바와 같이, 상기 전제 구조 위에 LPCVD법으로 전도성물질을 약 5000Å 두께로 증착하고, 이어 CMP 방법 또는 건식식각법으로 그 전도성물질을 연마하여 평탄하게 하면서 상기 제 3절연막(85)이 노출될 때까지 제거한다. 여기서 상기 전도성물질은 비트라인(91)이 되는 것으로서, 그 재질은 다결정 또는 비정질 실리콘이나 CVD가 가능한 임의의 금속이며, 다결정실리콘위에 실리사이드막을 적층한 구조의 물질도 가능하다.
상기와 같이 비트라인(91)의 패턴을 형성한 다음, 캐패시터 등을 형성하는 후속 공정은 주지된 일반적인 반도체 DRAM의 제조 공정과 동일하다.
이상 설명한 본 발명의 제 1실시예에서, 특히 주의할 점은, 상기 제 1절연막(81) 및 제 2 절연막(83)의 식각 특성과 상기 제 3절연막(85)의 식각 특성은 서로 다르게 하여야 한다는 것이다. 그 이유는 상기 비트라인(91)이 형성될 영역의 상기 제3절연막(85)을 식각하여 제거할때 즉, 비트라인 트랜치 패턴(89)을 형성할 때, 상기 제 1절연막(81) 또는 제 2절연막(83)도 같이 식각되어 상기 게이트전극(79)이 드러나지 않도록 하기 위한 것이다. 예를들어, 상기 제 1절연막(81) 및 제 2절연막(83)을 실리콘산화막으로 형성할 경우 제 3절연막(81)은 실리콘질화막으로 형성하도록 하고, 이와 반대로, 상기 제 1절연막(81) 및 제 2절연막(83)을 실리콘질화막으로 형성할 경우 제 3절연막(85)은 실리콘산화막으로 형성하도록 한다.
도8(a-1)∼(e-1) 및 (a-2)∼(e-2)는 본 발명의 제 2실시예에 따른 COB 구조를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 순차적인 종단면도로서, 도6의 a-a선 및 b-b선에서의 공정 단계에 따른 순차적인 종단면을 보인 것이다.
먼저, 반도체 기판(101)에 도6와 같은 사선형 액티브영역(103)의 패턴을 사진식각 방식으로 형성한다. 이어 도8(a-1)(a-2)에 도시된 바와 같이, 단일 소자와 소자간의 전기적인 단절을 위한 소자격리 공정을 진행하여 필드산화영역(105)을 형성하고, 그 반도체 기판(101)상에 열산화 방식으로 게이트절연막(107)이 될 실리콘열산화막을 전기로에서 H2/02분위기로 가열하여 약80Å 두께로 성장시킨다. 이어, 저압화학기상증착(Low-pressure Chemical Vapor Deposition : LPCVD) 방식으로 상기 게이트절연막(107)이 될 실리콘 열산화막 상에 게이트전극(109)이 될 물질로써 다결정 실리콘이나 비정질 실리콘을 약 2000Å 두께로 형성한다. 이때, 그 다결정 또는 비정질 실리콘막의 도핑(Doping)은 도핑되지 않은 실리콘막을 형성한 후 이온 주입 방식으로 도핑하거나, 다결정실리콘을 증착하면서 동시에 도핑하는 방식으로 진행한다. 다음으로 LPCVD 방식으로 상기 게이트전극(109)이 될 실리콘막상에 제 1절연막(111)으로서의 실리콘산화막을 약 1500Å의 두께로 증착한다. 이어, 사진식각방식으로 상기 실리콘산화막과 다결정실리콘막을 식각하여 상기 게이트절연막(107)위에 게이트전극(109)과 제 1절연막(111)의 순으로 적층된 워드라인(게이트라인)(109)의 패턴을 형성한다. 다음으로 상기 구조의 전표면 위에 제 2절연막(113)으로서의 도핑되지 않은 산화막을 증착하고, 그 산화막을 반응성 이온 식각(Reactive Ion Etching : RIE) 법으로 비등방성 식각하여 상기 패턴화된 게이트전극(109)의 측벽 즉, 워드라인(109)의 측벽에 그 산화막으로 된 사이드월 스페이서(Sidewal1 Spacer)(113)를 형성한다.
이어, 상기 전제 구조 상에 제 3절연막(115)으로서의 실리콘질화막을 약 500Å 두께로 증착하고, 상기 실리콘질화막(115) 상에 제 4절연막(117)으로서 화학 증착 산화막을 약 5000Å 두께로 증작한다. 이때, 상기 제 4절연막(117)은 평탄화가 잘되는 03 TEOS또는 BPSG물질을 사용하고, 그 제4절연막(117)의 평탄화는 CMP방법 또는 건식식각법을 이용하도록 한다.
이어, 도8(b-1)(b-2)에 도시된 바와 같이, 상기 제 4절연막(117) 상에 포토레지스트 패턴(119)을 형성한다. 상기 포토레지스트 패턴(119)은 상기 제 4절연막(117) 상에 포토레지스트막(Photo Resist Film)을 코팅한 후, 본 발명에 따른 비트라인 마스크(미도시)를 이용하여 비트라인이 형성될 부분의 상기 제 4절연막(117) 부위만이 노출되도록 형성된 포토레지스트의 패턴(119)이다. 상기 본 발명의 비트라인 마스크는, 그 마스크상에서의 비트라인의 패턴은 빛이 투과될 수 있도록 투명하게 형성되어 있고, 그 비트라인 패턴 이외의 영역은 차광막으로 형성되어 있는 것이다. 즉, 상기 제 4 절연막(117) 상에 포토레지스트막을 코팅한 후, 상기와 같은 비트라인 마스크를 이용하여 노광을 진행하면, 마스크로부터 빛이 투과된 부분의 포토레지스트막이 제거되어, 도8(b-1)(b-2)에 도시된 바와 같이, 비트라인 영역이 될 제 4절연막(117) 부위만 노출되도록 하는 포토레지스트 패턴(119)이 형성된다.
이어, 도8(c-1)(c-2)에 도시된 바와 같이, RIE 방식으로 CHF3 또는 CF4가스의 플라즈마를 이용하여 상기 노출된 제 4절연막(117)을 식각하고, 계속하여 드러나는 제 3절연막(115)을 식각하여 비트라인 트랜치 패턴(121)을 형성한다. 이때, 상기 제 4절연막(117)과 제 3절연막(115)의 식각 수행은 상기 제 3절연막(115)이 상기 사이드월 스페이서(113)의 표면부에만 남아 있음과 동시에 상기 액티브영역(103)이 노출될때까지 진행하도록한다. 다음으로 상기 포토레지스트패턴(119)을 제거하도록 한다.
이어, 도8(d-1)(d-2)에 도시된 바와 같이, 상기 전제 구조 상에 제 5절연막(123)으로서의 실리콘질화막을 약 500Å 두께로 증착하고, 건식식각 방식으로 상기 액티브영역(103)이 노출될 때까지 비등방성 식각하여, 상기 비트라인 트랜치패턴(121)의 내부 측벽에 제 5절연막(123)으로서의 사이드월(123)을 형성하도록 한다. 그 사이드월(123)은 비트라인의 형성시 그비트라인을 보다 정확히 정렬시키기 위한 것이다.
이어, 도8(e-1)(e-2)에 도시된 바와 같이, 상기 전체 구조 위에 LPCVD법으로 전도성물질을 약 5000Å 두께로 중착하고, 이어 CMP 방법으로 그 전도성 물질을 연마하여 평탄하게 하면서 상기 제 4절연막(117)이 노출될 때까지 제거한다. 여기서 상기 전도성물질은 비트라인(125)이 되는 것으로서, 그 재질은 다결정 또는 비정질 실리콘이나 CVD가 가능한 임의의 금속이며, 다결정실리콘위에 실리사이드막을 적층한 구조의 물질도 가능하다.
상기와 같이 비트라인(125)의 패턴을 형성한 다음, 캐패시터 등을 형성하는 후속 공정은 잘알려진 일반적인 반도체 DRAM의 제조 공정과 동일하다.
이상 설명한 본 발명의 제2실시예에서, 특히 주의할점은, 상기 제3절연막(115)의 식각 특성과 상기 제 4절연막(117)의 식각 특성을 서로 다르게 하여야한다는 것이다. 그 이유는 상기 비트라인(125)이 형성될 부분의 상기 제 4절연막(117)을 식각하여 상기 비트라인 트랜치 패턴(121)을 형성할 때, 상기 제 3절연막(115)이 식각 정지(ctch stop) 역할을 하도록 하므로써, 상기 게이트전극(109)이 드러나지 않도록 하기 위한 것이다. 예를들어, 상기 제 3절연막(115)을 실리콘 질화막으로 형성할 경우 제 4절연막(117)은 실리콘산화막으로 형성하도록 하고, 이와 반대로, 상기 제 3절연막(115)을 실리콘산화막으로 형성할 경우 제 4절연막 (117)은 실리콘질화막으로 형성하도록 한다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 반도체 메모리 소자의 제조방법에 의하면, 반도체 메모리 소자의 제조시 가장 디자인 마진(Design Margin)이 적은 비트라인의 콘택을 배제하고 그 비트라인의 콘택을 자기 정렬(Self-Align) 방식으로 진행하므로 공정이 용이해 진다. 또한, 비트라인이 절연막에 매립되어 형성되기 때문에, 비트라인 형성 이후 단계에서 평탄화가 유리하게되어, 캐패시터의 형성시 노드 콘택(Node Contact)을 위한 콘택홀의 종횡비가 줄어들게 되고, 그 콘택홀의 식각시 반도체 기판에 식각 손상(Damage)을 최소화 한다. 또한 매립 방식의 비트라인 형성으로 메모리 셀 영역과 그 주변(Periphdeal) 영역간의 단차가 크게 개선되어 셀 공정 이후의 배선 공정을 용이하게 하는 장점이 있다. 또한, 비트라인이 액티브 영역에 자기 정렬되어 콘택되므로, 콘택홀을 형성하기 위한 마스크 공정이 생략되어 공정이 단순화되며, 이에 따라 제품 비용을 절감하는 장점이 있다. 또한, 소자의 전기적인 측면에서 본발명의 비트라인의 종단면적을 크게할수 있고, 비트라인 콘택 영역이 최대로 넓어지게 되어 비트라인의 콘택저항이 감소되기 때문에, 그 비트라인을 통한 데이타의 접근(access)이 빨라지게 된다. 즉, 반도체 메모리 소자의 동작 특성을 크게 개선하는 효과가 있다.

Claims (19)

  1. 반도체 기판(71)에 액티브영역(73) 패턴을 형성하는 공정과, 상기 반도체 기판(71)에 단일 소자와 소자간의 전기적인 단절을 위한 소자 격리구조를 형성하는 공정과 상기 반도체 기판상에 게이트절연막(77)을 형성하는 공정과, 상기 게이트절연막(77)상에 게이트전극(79)이 될 제1전도막을 형성하는 공정과, 상기 제1전도막 상에 제1절연막(81)을 형성하는 공정과, 상기 제1절연막(81)가 제1전도막을 패터닝하여 워드라인(79)의 패턴을 형성하는 공정과, 상기 전체 구조 상에 상기 제1절연막(81)과 식각 특성이 유사한 제2절연막을 형성하는 공정과, 상기 제2절연막을 식각하여 상기 패터닝된 워드라인의 측벽에 사이드월 스페이서(83)를 형성하는 공정과, 상기 전체 구조 상에 제3절연막(85)을 형성하는 공정과, 비트라인(91)이 형성될 영역의 상기 제3절연막(85)을 상기 액티브영역(73)이 노출될 때까지 제거하여 비트라인 트랜치(89) 패턴을 형성하는 공정과, 상기 전체 구조상에 제2전도막을 형성하는 공정과 비트라인(91)이 형성될 영역외에 형성되어 있는 상기 제2전도막을 제거하여 비트라인(91)을 형성하는 공정과, 그리고 상기 제2전도막의 상부에 캐패시터를 형성하는 공정을 포함하는 반도체 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 액티브영역(73)은 대각선(Diagonal)형, T자형, 또는 사선(OBlipue)형 중의 어느 한 형태로, 상기 비트라인(91)과 교차되도록 형성되어 있는 반도체 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1절연막(81) 및 제2절연막(83)의 식각특성과 상기 제3절연막(85)의 식각특성은 서로 다르게 형성된 반도체 메모리 소자의 제조방법.
  4. 제3항에 있어서, 상기 제1및 제2절연막(81)(83)은 실리콘산화막으로 형성하고, 상기 제3절연막(85)은 실리콘질화막으로 형성하는 반도체 메모리 소자의 제조방법.
  5. 제3항에 있어서, 상기 제1및 제2절연막(81)(83)은 실리콘질화막으로 형성하고, 상기 제3절연막(85)은 실리콘산화막으로 형성하는 반도체 메모리 소자의 제조방법.
  6. 제5항에 있어서, 상기 제3절연막(85)은 O3 테트라 에틸 올소실리케이트(Tetra-ethyl-orthosilicate : TEOS) 또는 보론 포스포러스 실리케이트 글래스(Boron Phosphorus Silicate Glass : BPSG)로 이루어진 반도체 메모리 소자의 제조방법.
  7. 제 1항에 있어서, 상기 제 3절연막(85)을 형성한 후 그 제 3절연막(85)을 평탄화시키도록 하는 반도체 메모리 소자의 제조방법.
  8. 제 7항에 있어서, 상기 평탄화 방법은 화학 기계적 연마(Chemical Mechanical Polishing : CMP)방식 또는 건식식각법을 이용하는 반도체 메모리 소자의 제조방법.
  9. 제 1항에 있어서, 상기 제 2전도막의 제거 방법은 화학 기계적 연마(Chemical Mechanical Polishing : CMP)방식 또는 건식식각법을 이용하는 반도체 메모리 소자의 제조방법.
  10. 반도체 기판(101)에 액티브영역(103) 패턴을 형성하는 공정과, 상기 반도체 기판(101)에 단일 소자와 소자간의 전기적인 단절을 위한 소자 격리구조를 형성하는 공정과, 상기 반도체 기판(101)상에 게이트절연막(107)을 형성하는 공정과, 상기 게이트절연막(107) 상에 게이트전극(109)이 될 제 1 전도막을 형성하는 공정과, 상기 제 1 전도막 상에 제 1 절연막(111)을 형성하는 공정과, 상기 제 1 절연막(111)과 제 1전도막을 패터닝하여 워드라인(109)의 패턴을 형성하는 공정과, 상기 전제 구조 상에 상기 제 1 절연막(111)과 식각 특성이 유사한 제 2절연막을 형성하는 공정과, 상기 제 2절연막을 식각하여 상기 패터닝된 워드라인(109)의 측벽에 제 1사이드월 스페이서(113)를 형성하는 공정과, 상기 전체 구조 상에 제 3절연막(115)을 형성하는 공정과, 상기 제 3절연막상에 제 4절연막(117)을 형성하는 공정과, 비트라인이 형성될 영역의 상기 제 4절연막(117)과 제 3절연막(115)을 상기 액티브영역(103)이 노출될 때까지 식각하여 비트라인 트랜치 패턴(121)을 형성하는 공정과, 상기 전체 구조 상에 제 5절연막을 형성하는 공정과, 상기 제 5절연막을 상기 액티브영역(103)이 노출될 때까지 식각하여 상기 비트라인 트랜치(121)의 내부 측벽에 그 제 5절연막으로 된 제 2 사이드월(123)을 형성하는 공정과, 상기 전제 구조 상에 제 2 전도막을 형성하는 공정과, 비트라인(125)이 형성될 영역외에 형성되어 있는 상기 제 2 전도막을 제거하여 비트라인(125)을 형성하는 공정과, 그리고 상기 제 2 전도막의 상부에 캐패시터를 형성하는 공정을 포함하는 반도체 메모리 소자의 제조방법.
  11. 제 10항에 있어서, 상기 액티브영역(103)은 대각선(Diagonal)형, T자형, 또는 사선(Oblique)형 중의 어느 한 형태로, 상기 비트라인(125)과 교차되도록 형성되어 있는 반도체 메모리 소자의 제조방법.
  12. 제 10항에 있어서, 상기 제 3절연막(1l5)의 식각특성과 상기 제 4절연막(117)의 식각특성은 서로 다르게 형성된 반도체 메모리 소자의 제조방법.
  13. 제 12항에 있어서, 상기 제 3절연막(115)은 실리콘산화막으로 형성하고, 상기 제 4절연막(117)은 실리콘질화막으로 형성하는 반도체 메모리 소자의 제조방법.
  14. 제 12항에 있어서, 상기 제 3절연막(115)은 실리콘질화막으로 형성하고, 상기 제 4절연막(117)은 실리콘산화막으로 형성하는 반도체 메모리 소자의 제조방법.
  15. 제 l4항에 있어서, 상기 제 4절연막(117)은 O3 테트라 에틸 올소실리케이트(Tetra-ethyl-orthosilicate : TEOS) 또는 보론 포스포러스 실리케이트 글래스(Boron Phosphorus Silicate Glass : BPSG)로 이루어진 반도체 메모리 소자의 제조방법.
  16. 제 10항에 있어서, 상기 제 4절연막(117)을 형성한 후 그 제 4절연막(117)을 평탄화시키도록 하는 반도체 메모리 소자의 제조방법.
  17. 제 16항에 있어서, 상기 평탄화 방법은 화학 기계적 연마(Chemical Mechanical Polishing : CMP)방식 또는 건식식각법을 이용하는 반도체 메모리 소자의 제조방법.
  18. 제 10항에 있어서, 상기 제 2전도막의 제거 방법은 화학 기계적 연마(Chemical Mechanical Polishing : CMP)방식 또는 건식식각법을 이용하는 반도체 메모리 소자의 제조방법.
  19. 제 10항에 있어서, 상기 제 5절연막은 실리콘산화막 또는 실리콘질화막인 반도체 메모리 소자의 제조방법.
KR1019960058080A 1996-11-27 1996-11-27 반도체 메모리 소자의 제조방법 KR100214524B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019960058080A KR100214524B1 (ko) 1996-11-27 1996-11-27 반도체 메모리 소자의 제조방법
DE19758704A DE19758704B4 (de) 1996-11-27 1997-03-13 Herstellverfahren für Halbleiterspeichervorrichtung
DE19710491A DE19710491C2 (de) 1996-11-27 1997-03-13 Herstellungsverfahren für Halbleiterspeichervorrichtung
JP9323122A JP2998019B2 (ja) 1996-11-27 1997-11-25 半導体メモリ素子の製造方法
US08/979,112 US6136645A (en) 1996-11-27 1997-11-26 Fabrication method for semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960058080A KR100214524B1 (ko) 1996-11-27 1996-11-27 반도체 메모리 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR19980039123A true KR19980039123A (ko) 1998-08-17
KR100214524B1 KR100214524B1 (ko) 1999-08-02

Family

ID=19483814

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960058080A KR100214524B1 (ko) 1996-11-27 1996-11-27 반도체 메모리 소자의 제조방법

Country Status (4)

Country Link
US (1) US6136645A (ko)
JP (1) JP2998019B2 (ko)
KR (1) KR100214524B1 (ko)
DE (1) DE19710491C2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448112B2 (en) 2000-02-24 2002-09-10 Samsung Electronics Co., Ltd. Cell array region of a NOR-type mask ROM device and fabricating method therefor

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW418501B (en) * 1999-08-25 2001-01-11 Winbond Electronics Corp Memory device with vertical landing plug contact and its manufacturing method
KR20030073875A (ko) * 2002-03-13 2003-09-19 주식회사 하이닉스반도체 반도체소자의 소자분리패턴 형성방법
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
JP2004281736A (ja) * 2003-03-17 2004-10-07 Nec Electronics Corp 半導体記憶装置
KR100564578B1 (ko) 2003-09-29 2006-03-28 삼성전자주식회사 비직교형 반도체 메모리 소자의 자기 정렬 콘택 패드형성방법
US9633999B1 (en) 2015-11-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor mid-end-of-line (MEOL) process
US10147638B1 (en) * 2017-12-29 2018-12-04 Micron Technology, Inc. Methods of forming staircase structures

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140389A (en) * 1988-01-08 1992-08-18 Hitachi, Ltd. Semiconductor memory device having stacked capacitor cells
JP2777896B2 (ja) * 1989-01-20 1998-07-23 富士通株式会社 半導体記憶装置
JPH03166762A (ja) * 1989-11-27 1991-07-18 Sony Corp 半導体メモリ
DE59009067D1 (de) * 1990-04-27 1995-06-14 Siemens Ag Verfahren zur Herstellung einer Öffnung in einem Halbleiterschichtaufbau und dessen Verwendung zur Herstellung von Kontaktlöchern.
JP3258095B2 (ja) * 1991-10-18 2002-02-18 マイクロン・テクノロジー・インコーポレイテッド 相補型ｎ−チャンネル及びｐ−チャンネル・デバイスを備えた集積回路の製造方法及び形成方法
KR950011643B1 (ko) * 1992-04-17 1995-10-07 현대전자산업주식회사 반도체장치 및 그 제조방법
US5512163A (en) * 1992-06-08 1996-04-30 Motorola, Inc. Method for forming a planarization etch stop
US5494841A (en) * 1993-10-15 1996-02-27 Micron Semiconductor, Inc. Split-polysilicon CMOS process for multi-megabit dynamic memories incorporating stacked container capacitor cells
KR970009053B1 (en) * 1993-12-27 1997-06-03 Hyundai Electronics Ind Manufacturing method of semiconductor device
US5459096A (en) * 1994-07-05 1995-10-17 Motorola Inc. Process for fabricating a semiconductor device using dual planarization layers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448112B2 (en) 2000-02-24 2002-09-10 Samsung Electronics Co., Ltd. Cell array region of a NOR-type mask ROM device and fabricating method therefor
KR100360398B1 (ko) * 2000-02-24 2002-11-13 삼성전자 주식회사 노어형 마스크 롬 소자의 셀 어레이 영역 및 그 제조방법

Also Published As

Publication number Publication date
DE19710491C2 (de) 2002-03-28
KR100214524B1 (ko) 1999-08-02
JP2998019B2 (ja) 2000-01-11
JPH10209400A (ja) 1998-08-07
DE19710491A1 (de) 1998-05-28
US6136645A (en) 2000-10-24

Similar Documents

Publication Publication Date Title
US5240871A (en) Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
KR0155886B1 (ko) 고집적 dram 셀의 제조방법
KR100726145B1 (ko) 반도체소자 제조방법
KR20020015748A (ko) 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법
US6228711B1 (en) Method of fabricating dynamic random access memory
US5219780A (en) Method for fabricating a semiconductor memory cell
KR20020061942A (ko) 셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및그 형성방법
KR100214524B1 (ko) 반도체 메모리 소자의 제조방법
US5904521A (en) Method of forming a dynamic random access memory
KR0141950B1 (ko) 반도체소자의 제조방법
US6653230B2 (en) Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof
US7109543B2 (en) Semiconductor device having trench capacitor and method for fabricating the same
US7074725B2 (en) Method for forming a storage node of a capacitor
US6184082B1 (en) Method of fabricating dynamic random access memory
US6190958B1 (en) Fully self-aligned method for fabricating transistor and memory
KR20000061305A (ko) 반도체 장치의 제조 방법
KR100487915B1 (ko) 반도체소자의캐패시터형성방법
US20020064956A1 (en) Method of forming a storage node of a capacitor
KR20020002574A (ko) 반도체 소자의 콘택플러그 형성방법
KR0141949B1 (ko) 반도체소자의 제조방법
US20030013307A1 (en) Method of fabricating a self-aligned landing via
KR100207505B1 (ko) 반도체 메모리장치 및 그 제조방법
JP3204215B2 (ja) 半導体装置およびその製造方法
KR100213220B1 (ko) 반도체장치의 매몰 콘택홀 형성방법
KR20010046152A (ko) 고용량 반도체 메모리장치의 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130426

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150423

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee