KR19980053431A

KR19980053431A - 반도체 소자의 트랜지스터

Info

Publication number: KR19980053431A
Application number: KR1019960072535A
Authority: KR
Inventors: 이희열
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1996-12-26
Filing date: 1996-12-26
Publication date: 1998-09-25

Abstract

본 발명은 반도체 소자의 트랜지스터에 관한 것으로, 메탈 접합부 콘택(metal junction contact)에서 소오스 콘택(source contact)과 게이트(gate) 사이의 공간(space)과 드레인 콘택(drain contact)과 게이트 사이의 공간을 같이 유지하면서도 게이트를 중심으로 소오스 콘택과 드레인 콘택의 위치를 비대칭적으로 배열하여 이들 콘택 연결선의 공간 거리를 증가시켜, 동일한 면적에서 EOS(Electrical Over-Stress) 및 ESD(Electrical Static Discharge) 현상과 반복된 동작에 따른 누적된 스트레스(stress)에 더 강한 트랜지스터를 형성하는 것이 기술된다.

Description

반도체 소자의 트랜지스터

본 발명은 반도체 소자의 트랜지스터에 관한 것으로, 특히 EOS(Electrical Over-Stress) 및 ESD(Electrical Static Discharge) 현상과 반복된 동작에 따른 누적된 스트레스(stress)에 더 강한 트랜지스터에 관한 것이다.

일반적으로, 트랜지스터는 크기가 서브-마이크론(sub-micron)으로 축소(shrink)됨에 따라 EOS 및 ESD 현상과 반복되는 동작에 따른 누적된 스트레스(stress)에 의해 손상을 받을 가능성은 더욱 커지고 있다. 상기 현상에 트랜지스터가 노출되면 소오스 콘택과 드레인 콘택 연결 선상에 존재하는 게이트와 드레인의 오버랩(overlap) 지역에서 열이 과다 생성되는 것으로 알려져 있다. 그리고 주변부로 열이 전도되는데 임의의 지역이 전도된 열에 의해 결함(fail)이 발생하는 임계 온도에 오르면 얇은 게이트 산화막의 파열(rupture) 현상에 따른 게이트와 실리콘 기판간 누설전류 경로가 형성되고, 접합부 스파이킹 (spiking) 현상에 기인하는 게이트 폴리 마이그레이션(gate poly migration)으로 게이트와 드레인간에 누설전류 경로가 형성되어 반도체 소자가 오동작하게 된다. 따라서 위와 같은 오동작 현상을 예방하기 위하여 두가지 방법이 제시되어 있다.

첫 번째는 열이 과다 생성되는 것을 방지하기 위해 도 1의 레이아웃(layout)에 도시된 바와 같이 게이트(2)의 폭을 넓혀 주어 드레인에 받는 스트레스를 조금씩 분산시키고 있다. 소오스와 드레인의 외부 저항(external resistance)을 동일하게 하기 위해 게이트(2)와 소오스/드레인 콘택(4 및 5)간의 공간을 같게 유지하고 있으며, 소오스 콘택(4)과 드레인 콘택(5)을 대칭으로 유지하고 있다. 도 1의 A-A'선을 따라 절단한 소자의 단면도를 도시한 도 6과 같이, 실리콘 기판(1)상에 게이트(2)가 형성되고, 게이트(2)를 포함한 실리콘 기판(1)상에 층간 절연막(3)이 형성되고, 콘택 공정으로 게이트(2)의 양쪽에 대칭적으로 소오스 콘택(4) 및 드레인 콘택(5)이 소오스(4A) 및 드레인(5A)에 형성된다. 일반적으로 메탈 접합부 콘택은 사각형으로 설계(drawing) 하지만 직경이 1㎛ 이하의 크기에서는 리소그라피(lithography)공정 과정에서 빛의 회절 특성으로부터 기인하는 라운딩(rounding) 현상으로 인하여 거의 원형으로 패터닝(patterning)되어 도 2와 같이 된다. 따라서 접합부 스파이킹 현상이 게이트(2)와 가까운 드레인 콘택(5)의 라운딩된 지역에서 발생되고 있다.

드레인 접합부 스파이킹 현상을 피하기 위한 다른 방법이 도 3의 레이아웃에 도시된다. 도 3의 B-B'선을 따라 절단한 소자의 단면도를 도시한 도 7과 같이, 실리콘 기판(11)상에 게이트(12)가 형성되고, 게이트(12)를 포함한 실리콘 기판(11)상에 층간 절연막(13)이 형성되고, 콘택 공정으로 게이트(12)의 양쪽에 소오스 콘택(14) 및 드레인 콘택(15)이 소오스(14A) 및 드레인(15A)에 형성된다. 도 3 및 도 7에 도시된 바와 같이, 도 1과는 달리 게이트(12)와 드레인 콘택(15)의 공간을 게이트(12)와 소오스 콘택(14)의 공간보다 크게 해주어 오브 히팅 포인트(over heating point)로부터 드레인 콘택 라운딩 지역에 도달하는 전도열의 절대치를 낮추어서 결함 임계 온도까지 오르지 못하게 하는 방법이지만 소오스와 드레인의 외부 저항이 서로 다르게 되는 단점이 있다.

결국, 언급한 종래의 두가지 방법은 트랜지스터 크기를 크게 해야 하므로 서브-마이크론 크기의 트랜지스터에서는 적용하기 어려운 단점이 있다.

따라서, 본 발명은 제한된 면적에서 EOS 및 ESD 현상과 반복된 동작에 따른 누적된 스트레스에 더 강한 트랜지스터를 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명은 트랜지스터는 실리콘 기판상에 게이트, 소오스 및 드레인으로 구성된 트랜지스터에서, 상기 게이트를 중심으로 소오스 콘택과 드레인 콘택을 비대칭적으로 배열시켜 상기 게이트와 상기 드레인 콘택의 공간 거리가 길어지도록 구성된 것을 특징으로 한다.

도 1은 종래 제 1 실시예에 의한 트랜지스터의 레이아웃.

도 2는 리소그라피 작업후 패터닝된 도 1의 도면.

도 3은 종래 제 2 실시예에 의한 트랜지스터의 레이아웃.

도 4는 본 발명에 의한 트랜지스터의 레이아웃.

도 5는 리소그라피 작업후 패터닝된 도 4의 도면.

도 6은 도 1의 A-A'선을 따라 절단한 소자의 단면도.

도 7은 도 3의 B-B'선을 따라 절단한 소자의 단면도.

도 8(a) 및 (b)는 도 4의 C-C' 및 D-D'선을 따라 절단한 소자의 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1, 11, 21 : 실리콘 기판2, 12, 22 : 게이트

3, 13, 23 : 층간 절연막4, 14, 24 : 소오스 콘택

4A, 14A, 24A : 소오스5, 15, 25 : 드레인 콘택

5A, 15A, 25A : 드레인

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 4는 본 발명에 의한 트랜지스터의 레이아웃이고, 도 5는 리소그라피 작업후 패터닝된 도 4의 단면도이고, 도 8(a) 및 (b)는 도 4의 C-C' 및 D-D'선을 따라 절단한 소자의 단면도이다.

도 4에 도시된 바와 같이, 게이트(22)와 소오스/드레인 콘택(24 및 25) 사이의 공간은 동일하게 유지 하면서 게이트(22)를 중심으로 소오스 콘택(24)과 드레인 콘택(25)을 비대칭으로 배열하며, 도 8(a) 및 (b)에 도시된 바와 같이 실리콘 기판(21)상에 게이트(22)가 형성되고, 게이트(22)를 포함한 실리콘 기판(21)상에 층간 절연막(23)이 형성되고, 콘택 공정으로 게이트(22)의 양쪽에 비대칭적으로 소오스 콘택(24) 및 드레인 콘택(25)이 소오스(24A) 및 드레인(25A)에 형성된다. 그리고 리소그라피 공정 후에는 도 5와 같이 콘택(24 및 25)의 형태가 원형으로 패터닝 되므로 삼각 함수적으로 고려할 때 콘택(24 및 25)을 종래와 같이 대칭적으로 배열하였을 때보다는 비대칭적으로 배열 하였을 때 소오스 콘택(24)과 드레인 콘택(25)의 연결선이 더 길어지고, 이에 의하여 히팅 포인트에서 드레인 콘택(24)까지 거리도 길어지게 된다. 트랜지스터의 크기가 더 작아질수록 이 효과는 더 커지게 된다. 따라서 본 발명은 게이트(22)와 소오스 콘택(24) 사이의 공간과 게이트(22)와 드레인 콘택(25) 사이의 공간 거리를 동일하게 하여 소오스(24A)와 드레인(25A)의 외부 저항을 똑같이 유지하고, 트랜지스터의 크기 증가 없이도 EOS 및 ESD 효과나 누적된 스트레스에 대한 트랜지스터 자체의 강도를 높여 그 현상으로부터 기인하는 게이트 폴리 마이그레이션을 예방한다.

상술한 바와 같이 본 발명은 트랜지스터의 크기 증가 및 특성 변화 없이 EOS 및 ESD와 누적된 스트레스에 의해 발생되는 오버-히팅으로부터 시작되는 드레인 콘택 결함에 대해 저항도를 높이고, 이에 따라 게이트 폴리 마이그레이션 현상을 예방하므로써, 트랜지스터의 신뢰성을 개선할 수 있다.

Claims

게이트, 소오스 및 드레인으로 구성된 트랜지스터에서, 상기 게이트를 중심으로 소오스 콘택과 드레인 콘택을 비대칭적으로 배열시켜 상기 게이트와 상기 드레인 콘택의 공간 거리가 길어지도록 구성된 것을 특징으로 하는 반도체 소자의 트랜지스터.