KR20040039593A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 절연막에 비아홀을 먼저 형성한 후 트렌치를 형성할 때 주변의 비아홀과 인접한 부분의 폭을 좁게 형성하여 정렬 오차에 대한 마진을 확보함으로써, 트렌치를 형성하는 과정에서 정렬 오차가 발생하더라도 비아 플러그와 주변에 인접한 트렌치에 형성된 배선 사이에 누설 전류가 발생되는 것을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법이 개시된다.

Description

반도체 소자의 듀얼 다마신 패턴 형성 방법{Method of forming a dual damascene pattern in a semiconductor device}
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 비아홀을 먼저 형성한 후 트렌치를 형성하는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
점차적으로 반도체 소자가 집적화되고 기술이 발달함에 따라, 스피드나 저항 혹은 금속간의 기생 커패시터가 문제점으로 대두되면서 기존의 Al 배선 대신 Cu 배선 공정이 차세대 배선 공정으로 각광을 받고 있다. 하지만, 구리를 이용하여 배선을 형성할 경우, 구리는 식각 특성이 매우 열악하기 때문에 다마신(Damascene) 공정으로 비아홀 및 트렌치를 먼저 형성한 후 비아홀 및 트렌치에 구리를 매립하는 방법으로 구리 배선을 형성한다.
이렇게 비아홀 및 트렌치를 형성하는 다마신 공정은 여러 가지 방법으로 실시할 수 있으나, 비아홀부터 먼저 형성한 후 트렌치를 형성하는 방법이 공정 방식의 단순함과 리소그라피 공정의 용이성으로 인하여 가장 보편적으로 사용되고 있다. 하지만, 이러한 방법은 비아홀을 형성한 후 트렌치를 형성하는 과정에서 정렬 오차가 발생되면 비아홀에 형성된 비아 플러그와 주변에 인접한 트렌치에 형성된 배선 사이에 누설 전류가 발생될 수 있다.
이렇게 정렬 오차에 의해 누설 전류가 발생되는 것은 상기의 다마신 공정을 적용하여 금속 배선을 형성하는 한 근원적인 해결책이 없는 문제로써, 이를 해결하기 위해서는 오버래이 스펙(Overlay spec)을 엄격하게 관리해야 하지만 디자인 룰이 작아질수록 난이도가 높아지고 공정의 신뢰성 및 소자의 전기적 특성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 절연막에 비아홀을 먼저 형성한 후 트렌치를 형성할 때 주변의 비아홀과 인접한 부분의 폭을 좁게 형성하여 정렬 오차에 대한 마진을 확보함으로써, 트렌치를 형성하는 과정에서 정렬 오차가 발생하더라도 비아 플러그와 주변에 인접한 트렌치에 형성된 배선 사이에 누설 전류가 발생되는 것을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2는 도 1b에서 비아홀을 형성한 상태의 평면도이다.
도 3은 도 1c에서 트렌치를 형성한 상태의 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판102 : 절연 확산 방지막
103 : 제1 절연막104 : 식각 방지막
105 : 제2 절연막106 : 캡핑층
107 : 비아홀107 : 인접 비아홀
108 : 트렌치109 : 듀얼 다마신 패턴
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다. 도 2는 도 1b에서 비아홀을 형성한 상태의 평면도이다. 도 3은 도 1c에서 트렌치를 형성한 상태의 평면도이다.
도 1a를 참조하면, 트랜지스터나 커패시터와 같은 반도체 소자(도시되지 않음)를 포함하여 여러 요소가 형성된 반도체 기판(101) 상에 절연 확산 방지막(Dielectric Barrier layer; 102), 제1 절연막(103), 식각 방지막(104), 제2 절연막(105) 및 캡핑층(Capping layer; 106)의 적층 구조로 이루어진 층간 절연막을 형성한다.
도 1b 및 도 2를 참조하면, 비아홀 마스크를 이용한 식각 공정으로 캡핑층(106), 제2 절연막(105), 식각 방지막(104), 제1 절연막(103) 및 절연 확산 방지막(102)을 식각하여 하부의 접합 영역(도시되지 않음)을 노출시키는 비아홀(107)을 형성한다.
도 1c 및 도 3을 참조하면, 후속 공정에서 금속 배선이 형성될 영역의 캡핑층(106) 및 제2 절연막(105)을 제거하여 제2 절연막(105)에 트렌치(108)를 형성하여 비아홀(107) 및 트렌치(108)로 이루어진 듀얼 다마신 패턴(109)을 형성한다. 이때, 제2 절연막(105)을 식각하여 트렌치(108)를 형성하는 과정에서 제1 절연막(103)은 식각 방지막(104)에 의해 식각되지 않아 형태가 그대로 유지된다.
한편, 주변의 비아홀(107a)과 인접한 부분에서는 폭이 좁게 트렌치(108)를형성하여 정렬 오차에 대한 마진을 확보한다. 즉, 트렌치(108)의 폭을 0.25 내지 1um로 형성할 경우 주변의 비아홀(107a)과 인접한 부분에서는 폭이 0.05 내지 1.0um 정도 좁아지도록 형성한다. 이로써, 트렌치(108)를 형성하는 과정에서 정렬 오차가 발생하여 트렌치(108)가 주변에 인접한 비아홀(107a)에 가깝게 형성되더라도 비아홀(107a)과 인접한 부분에서는 폭이 좁게 형성되기 때문에 디자인 룰에 따른 간격(A)을 유지할 수 있으며, 정렬 오차에 따른 누설 전류 발생을 방지할 수 있다.
도 1d 및 도 3을 참조하면, 트렌치(108)의 폭이 정상적인 폭으로 형성되는 영역에서는, 인접한 영역에 비아홀이 형성되지 않고 트렌치(108) 진행 방향의 앞이나 뒤쪽에 비아홀(도 3의 107a 및 107b; 실제로 단면도 상에서는 도시되지 않음)이 형성되어 있기 때문에, 정렬 오차가 발생하더라도 누설 전류는 발생되지 않는다.
이후, 도면에는 도시되어 있지 않지만, 듀얼 다마신 패턴 내부를 금속 물질로 매립하여 금속 배선 및 비아홀 플러그를 형성한다. 이때, 트렌치를 형성하는 과정에서 정렬 오차가 발생하더라도 비아홀을 먼저 형성한 상태에서 트렌치를 형성하기 때문에 비아 플러그와 트렌치에 형성되는 금속 배선간의 접촉 면적은 일정하게 유지되어 접촉 저항이 증가하는 현상은 발생되지 않는다.
상술한 바와 같이, 본 발명은 비아홀을 먼저 형성한 후 주변의 비아홀과 인접한 부분의 폭이 좁도록 트렌치를 형성함으로써, 접촉 면적을 그대로 유지하면서 공정 마진을 충분히 확보하여 공정의 신뢰성을 향상시키고, 누설 전류뿐만 아니라 금속 EM(Electro Migration) 불량을 억제하여 소자의 전기적 특성을 향상시킬 수 있다.

Claims (1)

  1. 반도체 소자를 포함한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 소정의 패턴으로 다수의 비아홀을 형성하는 단계; 및
    상기 층간 절연막에 상기 비아홀과 중첩되면서 주변의 비아홀과 인접한 부분에서는 폭이 좁은 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
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