KR20030054791A - 반도체 소자의 퓨즈 형성 방법 - Google Patents

반도체 소자의 퓨즈 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것으로, 다마신 패턴을 이용한 금속 배선의 퓨즈 형성시 유발될 수 있는 퓨즈의 부식을 방지할 수 있고, 또한 다층 금속 배선 공정에서 퓨즈 형성을 위한 퓨즈 형성 방법에 제공한다. 이를 위한 본 발명에 의한 반도체 소자의 퓨즈 형성 방법은 제 1 절연막 상부에 제 2 절연막을 형성한 후 제 1 마스크 패턴을 이용하여 제 1 금속 배선용 트렌치를 형성하는 단계와, 상기 구조물 상부에 금속배선을 두껍게 도포한 후 화학적기계적연마(CMP) 공정을 진행하여 퓨즈로 사용될 지역에 제 1 금속 배선을 형성하는 단계와, 상기 구조물 상부에 제 3 절연막을 도포한 후 하부 층과 콘택으로 연결할 부위에 제 2 마스크 패턴을 이용하여 제 2 금속 배선용 트렌치를 형성하는 단계와, 상기 제 2 금속 배선용 트렌치 상부에 제 2 금속배선 베리어막을 도포한 후 연속해서 제 2 금속배선을 두껍게 도포한 다음 화학적기계적연마(CMP) 공정을 진행하여 하부 층과 콘택으로 연결할 부위에 금속 배선을 형성하는 단계와, 상기 구조물 상부에 퓨즈 박스 오픈을 위한 식각 진행시 식각 버퍼 층으로 사용될 버퍼층을 일정 두께 도포하는 단계와, 상기 구조물 상부에 패시베이션막을 도포한 후 제 3 마스크 패턴을 이용하여 상기 패시베이션막을 일정 두께만 남겨놓고 식각하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 퓨즈 형성 방법{METHOD OF FORMING FUSE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것으로, 특히 다마신 패턴(Damascene Pattern)을 이용한 금속 배선의 퓨즈 형성시 유발될 수 있는 퓨즈의 부식을 방지하고, 또한 다층 금속 배선 공정에서 퓨즈 형성을 위한 퓨즈 형성 방법에 관한 것이다.
일반적으로, 금속 배선 재료로 사용되고 있는 알루미늄(Al)은 비저항이 2.7μΩ㎝로서 현존하는 금속중에서 4번째로 낮은 비저항을 갖고 있으며 우수한 전기전도도를 나타내고 있어 디바이스의 제작시 적용되고 있다. 그러나, 알루미늄은 질량 이동(Mass Transport)에 기인한 빈공간(Void)과 언덕(Hillock)을 형성하는 일렉트로마이그레이션(Electromigration: EM)에 대한 저항성이 열악한 것으로 알려져 있다.
이에 대한 차세대 배선재료로 비저항이 1.7μΩ㎝이며 알루미늄에 비해 일렉트로마이그레이션(EM)에 대한 저항성이 우수한 구리가 대안으로 자리잡고 있다.
구리를 배선재료로 사용하기 위해서는 일반적으로 비아 콘택홀 및 배선영역을 정의하는 듀얼 다마신(Dual Damascene) 패턴 형성 방법이 사용되고 있다.
듀얼 다마신 공정 순서는 비아 리소그래피, 비아 식각과 스트립, 트랜치 리소그래피, 트랜치 식각과 스트립 또는 트랜치 리소그래피, 트랜치 식각과 스트립, 비아 리소그래피, 비아 식각과 스트립의 순으로 이루어진다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 좌측 도면은 퓨즈 박스의 금속배선을 형성하기 위한 래아아웃(2)이고, 우측 도면은 좌측 도면을 마스크로 하여 퓨즈 박스의 금속 배선을 형성한 단면(A-B 방향)이다.
세부공정을 살펴보면, 하부에 금속 배선 공정 진행후 상부에 절연막(1)을 도포한 후 금속 배선용 퓨즈 래이아웃(2)과 같이 드로윙(drawing)된 마스크를 사용하여 금속 배선용 트렌치를 형성한다.
이후 상부에 금속배선 베리어막(3)을 도포한 후 연속해서 금속배선(4)을 두껍게 도포하여 화학적기계적연마(Chemical Mechanical Polishing: CMP) 공정을 활용하여 퓨즈로 사용될 지역에 금속 배선(4)을 형성한다.
도 1b를 참보하면, 좌측 도면은 도 1a의 도면에 퓨즈 오픈 박스의 래이아웃(6)이고, 우측 도면은 좌측 도면을 마스크로 하여 퓨즈 박스에 오프닝(Opening)까지 형성한 단면(A-B 방향)이다.
세부 공정을 살펴보면, 상부에 패시베이션막(5)을 도포한 후 퓨즈 오픈 박스(Fuse Open Box)의 래이아웃(6)과 같이 드로윙(drawing)된 마스크를 사용하여 패시베이션막(5) 및 금속 배선(4)까지 식각을 진행하여 퓨즈로 사용될 금속 배선베리어막(3)을 오픈한 상태를 보여주고 있다.
그러나, 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법은 금속 배선으로 구리(Cu)를 사용할 때 퓨즈 박스 오픈을 위한 식각 진행시 구리(Cu)도 식각되면서 부식이 되는 우려가 있다. 또한, 퓨즈 오픈 시 산화막 및 구리(Cu)의 식각을 동시에 진행하는데 어려움이 있다. 실제로, 퓨즈층으로 사용할 금속 배선 베리어막만 남기는 데도 상당히 어려움이 있었다.
또한, 퓨즈 오픈에 따른 구리(Cu)의 부식은 소자의 신뢰성을 상당히 떨어뜨릴 뿐만 아니라 퓨즈층으로 사용되는 금속 배선 베리어막 상부에 잔류 산화막이 없어 레이저(Laser)로 퓨즈 커팅(Cutting) 시 상당히 어려움이 있었다. 퓨즈 커팅에는 여러 가지 방법이 있으나 레이저 커팅이 통상적으로 사용되는 방법이다. 레이저 커팅 시에는 퓨즈로 사용하는 층(Layer) 상부에 일정 두께의 산화막을 남겨야 레이저 커팅이 가능한 것으로 알려져 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 다마신 패턴(Damascene Pattern)을 이용한 금속 배선의 퓨즈 형성시 유발되는 퓨즈의 부식을 방지할 수 있는 반도체 소자의 퓨즈 형성 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 다층 금속 배선 공정에서 퓨즈 형성을 위한 퓨즈 형성 방법을 제공하는데 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 설명하기 위한 공정 단면도
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 퓨즈 형성 방법을 설명하기 위한 공정 단면도
도 3a 내지 도 3c는 본 발명에 의한 반도체 소자의 다른 퓨즈 형성 방법을 설명하기 위한 공정 단면도
(도면의 주요 부분에 대한 부호의 설명)
11 : 제 1 절연막12 : 제 2 절연막
13 : 제 1 퓨즈 래이아웃14 : 제 1 금속배선
15 : 제 3 절연막16 : 제 2 퓨즈 래이아웃
17 : 제 2 금속 배선 베리어막18 : 제 2 금속 배선
19 : 퓨즈 오픈시 버퍼층20 : 패시베이션막
21 : 퓨즈 오픈 박스 래이아웃
31 : 제 1 절연막32 : 제 1 퓨즈 래이아웃
33 : 제 1 금속 배선 배리어막34 : 제 1 금속 배선
35 : 제 2 절연막36 : 제 2 퓨즈 래이아웃
37 : 제 2 금속 배선38 : 패시베이션막
39 : 퓨즈 오픈 박스 래이아웃
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 퓨즈 형성 방법은,
제 1 절연막 상부에 제 2 절연막을 형성한 후 제 1 마스크 패턴을 이용하여 제 1 금속 배선용 트렌치를 형성하는 단계와,
상기 구조물 상부에 금속배선을 두껍게 도포한 후 화학적기계적연마(CMP) 공정을 진행하여 퓨즈로 사용될 지역에 제 1 금속 배선을 형성하는 단계와,
상기 구조물 상부에 제 3 절연막을 도포한 후 하부 층과 콘택으로 연결할 부위에 제 2 마스크 패턴을 이용하여 제 2 금속 배선용 트렌치를 형성하는 단계와,
상기 제 2 금속 배선용 트렌치 상부에 제 2 금속배선 베리어막을 도포한 후 연속해서 제 2 금속배선을 두껍게 도포한 다음 화학적기계적연마(CMP) 공정을 진행하여 하부 층과 콘택으로 연결할 부위에 금속 배선을 형성하는 단계와,
상기 구조물 상부에 퓨즈 박스 오픈을 위한 식각 진행시 식각 버퍼 층으로 사용될 버퍼층을 일정 두께 도포하는 단계와,
상기 구조물 상부에 패시베이션막을 도포한 후 제 3 마스크 패턴을 이용하여 상기 패시베이션막을 일정 두께만 남겨놓고 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 금속 배선으로 Ti 또는 Ti/TiN를 사용하는 것을 특징으로 한다.
상기 제 1 금속 배선 형성시 다마신 공정이 아닌 와이어링(wiring) 공정을 사용하는 것을 특징으로 한다.
상기 제 2 금속 배선으로 알루미늄(Al) 또는 구리(Cu)를 사용하는 것을 특징으로 한다.
상기 제 2 금속 배선 형성시 다마신 공정이 아닌 와이어링(wiring) 공정을 사용하는 것을 특징으로 한다.
상기 제 1 금속 배선 형성시 실제 퓨즈로 사용할 금속 배선만 형성하는 것을 특징으로 한다.
상기 제 2 금속 배선 형성시 실제 퓨즈로 사용할 금속 배선은 형성되지 않고 단지 하부 층과 콘택으로 연결할 부위에 금속 배선만 형성하는 것을 특징으로 한다.
상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴은 일정간격으로 오버랩되는 것을 특징으로 한다.
상기 제 3 마스크 패턴은 실제 마스크 작업에서의 미스 얼라인을 고려하여 상기 제 2 마스크 패턴과 일정 간격의 거리를 두는 것을 특징으로 한다.
상기 패시베이션 식각시 상기 제 1 금속 배선이 드러나지 않도록 일정 두께를 남겨놓는 것을 특징으로 한다.
상기 퓨즈 박스 오픈을 위한 식각 진행시 일정한 잔류막을 남기기 위한 퓨즈 오픈 버퍼층을 사용하는 것을 특징으로 한다.
상기 퓨즈 오픈 버퍼층으로 상하부의 막과 식각 선택비가 큰 막, 즉 저온의 질화막을 사용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 다른 퓨즈 형성 방법은,
하부에 금속 배선 공정을 진행한 후 제 1 절연막을 형성한 다음 제 1 마스크 패턴을 이용하여 제 1 금속 배선용 트렌치를 형성하는 단계와,
상기 트렌치 상부에 금속배선 베리어막을 도포한 후 연속해서 금속배선을 두껍게 도포한 다음 화학적기계적연마(CMP) 공정을 진행하여 퓨즈로 사용될 지역에 제 1 금속 배선을 형성하는 단계와,
상기 구조물 상부에 제 2 절연막을 도포한 후 제 2 마스크 패턴을 이용하여 제 2 금속 배선용 트렌치를 형성하는 단계와,
상기 구조물 상부에 상기 제 2 금속 배선을 두껍게 도포한 후 화학적기계적연마(CMP) 공정을 진행하여 퓨즈로 사용될 지역에 퓨즈용 제 2 금속 배선을 형성하는 단계와,
상기 구조물 상부에 패시베이션막을 도포한 후 제 3 마스크 패턴을 이용하여 상기 패시베이션막을 일정 두께만 남겨놓고 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 금속 배선으로 알루미늄(Al) 또는 구리(Cu)를 사용하는 것을 특징으로 한다.
상기 제 1 금속 배선 형성시 다마신 공정이 아닌 와이어링(wiring) 공정을 사용하는 것을 특징으로 한다.
상기 제 2 금속 배선으로 Ti 또는 Ti/TiN를 사용하는 것을 특징으로 한다.
상기 제 2 금속 배선 형성시 다마신 공정이 아닌 와이어링(wiring) 공정을 사용하는 것을 특징으로 한다.
상기 제 1 금속 배선 형성시 실제 퓨즈로 사용할 금속 배선은 형성되지 않고 단지 하부 층과 콘택으로 연결할 부위에 금속 배선만 형성하는 것을 특징으로 한다.
상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴은 일정간격으로 오버랩되는 것을 특징으로 한다.
상기 제 3 마스크 패턴은 실제 마스크 작업에서의 미스 얼라인을 고려하여 상기 제 2 마스크 패턴과 일정 간격의 거리를 두는 것을 특징으로 한다.
상기 패시베이션 식각시 상기 제 2 금속 배선이 드러나지 않도록 일정 두께를 남겨놓는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 퓨즈 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 좌측의 도면은 퓨즈 박스의 제 1 금속배선(14)을 형성하기 위한 래이아웃(13)이고, 우측 도면은 좌측 도면을 마스크로 하여 퓨즈 박스의 제 1 금속 배선(14)을 형성한 단면(A-B 방향)이다.
세부공정을 살펴보면, 제 1 절연막(11) 상부에 제 2 절연막(12)을 도포한 후 금속 배선용 제 1 퓨즈 래이아웃(13)과 같이 드로윙(drawing)된 마스크를 사용하여 금속 배선용 트렌치를 형성한다. 이후 상부에 금속배선(14)을 두껍게 도포하여 화학적기계적연마(CMP) 공정을 활용하여 퓨즈로 사용될 지역에 제 1 금속 배선을 형성한다. 여기서, 좌측 래이아웃에서처럼 실제 퓨즈용 금속 배선이 형성되며 하부 층(Layer)과 콘택으로 연결할 부위에 금속 배선은 형성되지 않는 것을 특징으로 한다.
도 2b를 참조하면, 좌측 도면은 도 2a의 도면에 하부 층과 콘택으로 연결할 부위에 금속 배선의 래아아웃(16)이고, 우측 도면은 좌측 도면을 마스크로 하여 퓨즈 박스의 제 2 금속 배선을 형성한 단면(A-B 방향)이다.
세부공정을 살펴보면, 상부에 제 3 절연막(15)을 도포한 후 하부 층과 콘택으로 연결할 부위에 금속 배선의 래이아웃(16)과 같이 드로윙(Draeing)된 마스크를 사용하여 제 2 금속 배선용 트렌치를 형성한다. 이후 상부에 제 2 금속배선 베리어막(17)을 도포한 후 연속해서 제 2 금속배선(18)을 두껍게 도포한 다음 화학적기계적연마(CMP) 공정을 활용하여 하부 층과 콘택으로 연결할 부위에 금속 배선을 형성한다. 이후 상부에 퓨즈 박스 오픈을 위한 식각 진행시 식각 버퍼 층으로 사용될 버퍼층(19)을 일정 두께 도포한다.
여기서, 실제 퓨즈로 사용할 금속 배선은 형성되지 않고 단지 하부 층과 콘택으로 연결할 부위에 금속 배선만 형성하는 것을 특징으로 한다.
도 2c를 참조하면, 좌측 도면은 도 2b의 도면에 퓨즈 오픈 박스의 래이아웃(21)을, 우측 도면은 좌측 도면을 마스크로 하여 퓨즈 박스에 오프닝(Opening)까지 형성한 단면(A-B 방향)이다.
세부 공정을 살펴보면, 상부에 패시베이션막(20)을 도포한 후 퓨즈 오픈 박스의 래이아웃(21)과 같이 드로윙(drawing)된 마스크를 사용하여 패시베이션(Passivation)막의 일정 두께를 남겨놓고 식각을 진행한다.
여기서, 퓨즈로 사용될 제 1 금속 배선(14)이 완전 오픈(Open) 되지 않게 해야하며, 또한 퓨즈용 제 1 금속 배선 상부에 패시베이션막이 너무 두껍게 남지 않게 하는 것이 중요하다.
이는 레이저(Laser)로 퓨즈 커팅 시 퓨즈 상부에 일정 두께의 산화막 잔량이 상당히 중요한 요인으로 작용하고 있기 때문이다. 이를 위한 용도로, 버퍼층을 사용하고 있으며, 그 동작 원리를 살펴보면, 퓨즈 오픈을 위한 식각 진행시 일차적으로 버퍼층에서 식각 정지한 후 이후 버퍼층 식각 및 이후 일정 목표(target)으로 식각 진행하여 잔류막에 컨트롤(control)을 일정하게 할수 있다.
이는 버퍼층이 없을 때와는 달리 잔류막 컨트롤을 아주 타이트(tight)하게 할 수 있다는 장점이 있다.
도 3a 내지 도 3c는 본 발명에 의한 반도체 소자의 다른 퓨즈 형성 방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 좌측 도면은 퓨즈 박스의 제 1 금속 배선(34)을 형성하기 이한 래이아웃을 나타낸 것이고, 우측 도면은 좌측 도면을 마스크로 하여 퓨즈 박스의 제 1 금속 배선을 형성한 단면(A-B 방향)이다.
세부공정을 살펴보면, 하부에 금속 배선 공정 진행후 상부에 제 1 절연막(31)을 도포한 후 금속 배선용 제 1 퓨즈 래이아웃(32)과 같이 드로윙(drawing)된 마스크를 사용하여 금속 배선용 트렌치를 형성한다.
이후 상부에 금속배선 베리어막(33)을 도포한 후 연속해서 금속배선(34)을 두껍게 도포하여 화학적기계적연마(CMP) 공정을 활용하여 퓨즈로 사용될 지역에 제 1 금속 배선을 형성한다. 여기서 실제 퓨즈로 사용할 금속 배선은 형성되지 않고 단지 하부 층과 콘택으로 연결할 부위에 금속 배선만 형성하는 것을 특징으로 한다.
도 3b를 참조하면, 좌측 도면은 도 3a의 도면에 실제 퓨즈로 사용될 금속 배선의 래이아웃(36)을 나타낸 것이고, 우측 도면은 좌측 도면을 마스크로 하여 퓨즈 박스의 제 2 금속 배선을 형성한 단면(A-B 방향)이다.
세부공정을 살펴보면, 상부에 제 2 절연막(35)을 도포한 후 실제 퓨즈로 사용될 금속 배선의 래이아웃(36)과 같이 드로윙(drawing)된 마스크를 사용하여 제 2 금속 배선용 트렌치를 형성한다.
이후, 상부에 제 2 금속배선(37)을 두껍게 도포한 후 화학적기계적연마(CMP) 공정을 이용하여 실제 퓨즈로 사용될 지역에 퓨즈용 제 2 금속 배선(37)을 형성한다.
도 3c를 참조하면, 좌측 도면은 도 2b의 도면에 퓨즈 오픈 박스의 래이아웃(39)을 나타낸 것이고, 우측 도면은 좌측 도면을 마스크로 하여 퓨즈 박스에 오프닝(Opening)까지 형성한 단면(A-B 방향)이다.
세부 공정을 살펴보면, 상부에 패시베이션막(38)을 도포한 후 퓨즈 오픈 박스의 래이아웃(39)과 같이 드로윙(drawing)된 마스크를 사용하여 패시베이션막의 일정 두께를 남겨놓고 식각을 진행한다.
여기서, 퓨즈로 사용될 제 2 금속 배선(37)이 완전 오픈(Open)되지 않게 해야하며, 또한 퓨즈용 제 2 금속 배선(37) 상부에 패시베이션막(38)이 너무 두껍게 남지 않게 하는 것이 중요하다.
이는 레이저(Laser)로 퓨즈 커팅시 퓨즈 상부에 일정 두께의 산화막 잔량이 상당이 중요한 요인으로 작용하고 있기 때문이다.
이상과 같은 퓨즈 형성 방법으로 다층의 금속 배선에서도 적용가능하며, 또한 구리(Cu)를 사용하는 금속 배선에서도 구리(Cu)의 부식을 방지하여 소자의 신뢰성을 증진 시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 퓨즈 형성 방법은 다층의 금속 배선 공정에서도 적용 가능하며, 다마신 공정중 구리(Cu)를 사용하는 반도체 소자에서의 금속 부식의 우려를 해소하여 반도체 소자의 신뢰성을 확보할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (21)

  1. 제 1 절연막 상부에 제 2 절연막을 형성한 후 제 1 마스크 패턴을 이용하여 제 1 금속 배선용 트렌치를 형성하는 단계와,
    상기 구조물 상부에 금속배선을 두껍게 도포한 후 화학적기계적연마(CMP) 공정을 진행하여 퓨즈로 사용될 지역에 제 1 금속 배선을 형성하는 단계와,
    상기 구조물 상부에 제 3 절연막을 도포한 후 하부 층과 콘택으로 연결할 부위에 제 2 마스크 패턴을 이용하여 제 2 금속 배선용 트렌치를 형성하는 단계와,
    상기 제 2 금속 배선용 트렌치 상부에 제 2 금속배선 베리어막을 도포한 후 연속해서 제 2 금속배선을 두껍게 도포한 다음 화학적기계적연마(CMP) 공정을 진행하여 하부 층과 콘택으로 연결할 부위에 금속 배선을 형성하는 단계와,
    상기 구조물 상부에 퓨즈 박스 오픈을 위한 식각 진행시 식각 버퍼 층으로 사용될 버퍼층을 일정 두께 도포하는 단계와,
    상기 구조물 상부에 패시베이션막을 도포한 후 제 3 마스크 패턴을 이용하여 상기 패시베이션막을 일정 두께만 남겨놓고 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속 배선으로 Ti 또는 Ti/TiN를 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 금속 배선 형성시 다마신 공정이 아닌 와이어링(wiring) 공정을 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 2 금속 배선으로 알루미늄(Al) 또는 구리(Cu)를 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 금속 배선 형성시 다마신 공정이 아닌 와이어링(wiring) 공정을 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 금속 배선 형성시 실제 퓨즈로 사용할 금속 배선만 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 2 금속 배선 형성시 실제 퓨즈로 사용할 금속 배선은 형성되지 않고 단지 하부 층과 콘택으로 연결할 부위에 금속 배선만 형성하는 것을 특징으로 하는반도체 소자의 퓨즈 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴은 일정간격으로 오버랩되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  9. 제 1 항에 있어서,
    상기 제 3 마스크 패턴은 실제 마스크 작업에서의 미스 얼라인을 고려하여 상기 제 2 마스크 패턴과 일정 간격의 거리를 두는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  10. 제 1 항에 있어서,
    상기 패시베이션 식각시 상기 제 1 금속 배선이 드러나지 않도록 일정 두께를 남겨놓는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  11. 제 1 항에 있어서,
    상기 퓨즈 박스 오픈을 위한 식각 진행시 일정한 잔류막을 남기기 위한 퓨즈 오픈 버퍼층을 사용하는 것을 특징으로 하는 하는 반도체 소자의 퓨즈 형성 방법.
  12. 제 11 항에 있어서,
    상기 퓨즈 오픈 버퍼층으로 상하부의 막과 식각 선택비가 큰 막, 즉 저온의 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  13. 하부에 금속 배선 공정을 진행한 후 제 1 절연막을 형성한 다음 제 1 마스크 패턴을 이용하여 제 1 금속 배선용 트렌치를 형성하는 단계와,
    상기 트렌치 상부에 금속배선 베리어막을 도포한 후 연속해서 금속배선을 두껍게 도포한 다음 화학적기계적연마(CMP) 공정을 진행하여 퓨즈로 사용될 지역에 제 1 금속 배선을 형성하는 단계와,
    상기 구조물 상부에 제 2 절연막을 도포한 후 제 2 마스크 패턴을 이용하여 제 2 금속 배선용 트렌치를 형성하는 단계와,
    상기 구조물 상부에 상기 제 2 금속 배선을 두껍게 도포한 후 화학적기계적연마(CMP) 공정을 진행하여 퓨즈로 사용될 지역에 퓨즈용 제 2 금속 배선을 형성하는 단계와,
    상기 구조물 상부에 패시베이션막을 도포한 후 제 3 마스크 패턴을 이용하여 상기 패시베이션막을 일정 두께만 남겨놓고 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  14. 제 13 항에 있어서,
    상기 제 1 금속 배선으로 알루미늄(Al) 또는 구리(Cu)를 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  15. 제 13 항에 있어서,
    상기 제 1 금속 배선 형성시 다마신 공정이 아닌 와이어링(wiring) 공정을 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  16. 제 13 항에 있어서,
    상기 제 2 금속 배선으로 Ti 또는 Ti/TiN를 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  17. 제 13 항에 있어서,
    상기 제 2 금속 배선 형성시 다마신 공정이 아닌 와이어링(wiring) 공정을 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  18. 제 13 항에 있어서,
    상기 제 1 금속 배선 형성시 실제 퓨즈로 사용할 금속 배선은 형성되지 않고 단지 하부 층과 콘택으로 연결할 부위에 금속 배선만 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  19. 제 13 항에 있어서,
    상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴은 일정간격으로 오버랩되는것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  20. 제 13 항에 있어서,
    상기 제 3 마스크 패턴은 실제 마스크 작업에서의 미스 얼라인을 고려하여 상기 제 2 마스크 패턴과 일정 간격의 거리를 두는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  21. 제 13 항에 있어서,
    상기 패시베이션 식각시 상기 제 2 금속 배선이 드러나지 않도록 일정 두께를 남겨놓는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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