KR20030054783A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 금속 배선을 위한 구리 다마신 공정에서 절연용 스페이서를 이용하여 반도체용 소자의 소잉 및 퓨즈 오픈 시 습기에 의해 발생하는 구리의 부식을 방지시킴으로써, PCT 페일을 방지시킬 수 있고 또한 소자의 신뢰성을 향상시킬 수 있다.
이를 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판 상에 제 1 절연막을 형성한 후 소정 부분 식각하여 제 1 금속배선간 콘택을 형성하는 단계와, 상기 제 1 금속배선간 콘택이 매립되도록 상기 구조물 상에 제 2 절연막을 도포하는 단계와, 상기 제 2 절연막을 식각하여 제 1 금속배선을 위한 트랜치를 형성하는 단계와, 상기 구조물 상에 제 1 금속 배선 스페이서용 절연막을 도포하는 단계와, 상기 구조물 상에 마스크 없이 상기 제 1 금속 배선 스페이서용 절연막을 건식 식각하여 제 1 금속 배선 스페이서를 형성하는 단계와, 상기 구조물 상에 금속배선을 두껍게 도포하여 에치백 또는 화학적기계적연마(CMP) 공정을 이용하여 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선 위에 상기의 기술로 제 2 금속 배선 스페이서 및 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선을 위한 구리 다마신(Cu Damascene) 공정에서 유발될 수 있는 PCT(Pressure Cooking Test) 페일(fail)을 방지시킨 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 금속배선은 두 가지 방법으로 형성되고 있다.
첫번째 방법은 금속막 상에 감광막 패턴을 형성하고, 그런다음, 상기 감광막 패턴을 식각 장벽으로 하는 플라즈마 식각 공정으로 상기 금속막을 직접 식각하여 소망하는 형태의 금속배선을 형성하는 방법이다. 그런데, 이 방법은 금속배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 매우 어려운 문제점이 있다.
두번째 방법은 다마신(damascene) 공정을 이용한 방법으로서, 먼저, 제1층간절연막의 일부분을 식각·제거하여 콘택홀을 형성한 후, 상기 콘택홀 내에 금속막을 매립시켜 금속 플러그를 형성하고, 그런다음, 상기 결과물 상에 제2층간절연막을 형성한 후, 상기 제2층간절연막을 식각하여 상기 금속 플러그를 노출시킴과 동시에 라인 형태를 갖는 스페이싱 패턴(spacing pattern)을 형성하고, 그리고나서, 상기 스페이싱 패턴 내에 금속막을 매립시켜, 상기 금속 플러그와 콘택되는 금속배선을 형성하는 방법이다. 이 방법은 전자의 방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있으며, 아울러, 공정 비용이 적기 때문에, 점차 그 이용이 확대되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 트랜지스터 등과 같은 하부 패턴들(도시안됨)이 형성된 반도체 기판(1) 상에 상기 하부 패턴들을 덮도록 제1층간절연막(2) 및 제1하드 마스크막(3)을 차례로 형성하고, 공지된 방법으로 상기 제1하드 마스크막(30) 및 제1층간절연막(2)을 식각해서, 반도체 기판(1)의 일부분 또는 하부 패턴을 노출시키는 콘택홀(4)을 형성한다.
도 1b를 참조하면, 콘택홀(4)이 완전히 매립될 정도의 충분한 두께로 상기 제1하드 마스크막(3) 상에 금속막을 증착하고, 상기 제1하드 마스크막(3)이 노출되도록, 상기 금속막을 화학적기계연마(Chemacal Mechanical Polishing: CMP) 공정으로 연마하여 표면 평탄화를 얻음과 동시에 상기 콘택홀(4) 내에 금속 플러그(5)을 형성한다.
도 1c를 참조하면, 상기 결과물의 상부에 저유전상수 값을 갖는 제2층간절연막(6)과 제2하드 마스크막(7)을 차례로 형성하고, 공지된 방법으로 상기 제2하드 마스크막(7) 및 제2층간절연막(6)을 플라즈마 식각해서, 상기 금속 플러그(5) 및 이에 인접된 제1하드 마스크막 부분을 노출시키는 라인 형태의 스페이싱 패턴(8)을 형성한다. 그런다음, 상기 스페이싱 패턴(8) 내에 금속막을 매립시켜, 상기 금속 플러그(5)와 콘택되는 금속배선(9)를 형성한다.
일반적으로, 배선 재료로 사용되고 있는 알루미늄은 비저항이 2.7μΩ㎝로서 현존하는 금속중에서 4번째로 낮은 비저항을 갖고 있으며 우수한 전기전도도를 나타내고 있어 디바이스의 제작시 적용되고 있다. 그러나, 알루미늄은 질량 이동(Mass Transport)에 기인한 빈공간(Void)과 언덕(Hillock)을 형성하는 일렉트로마이그레이션(Electromigration: EM)에 대한 저항성이 열악한 것으로 알려져 있다.
이에 대한 차세대 배선재료로 비저항이 1.7μΩ㎝이며 알루미늄에 비해 일렉트로마이그레이션(EM)에 대한 저항성이 우수한 구리가 대안으로 자리잡고 있다.
구리를 배선재료로 사용하기 위해서는 일반적으로 비아 콘택홀 및 배선영역을 정의하는 듀얼 다마신(Dual Damascene) 패턴 형성 방법이 사용되고 있다.
듀얼 다마신 공정 순서는 비아 리소그래피, 비아 식각과 스트립, 트랜치 리소그래피, 트랜치 식각과 스트립 또는 트랜치 리소그래피, 트랜치 식각과 스트립, 비아 리소그래피, 비아 식각과 스트립의 순으로 이루어진다.
반도체 소자의 집적화와 더불어 신뢰성 확보는 최근 디램(DRAM) 및 기타 모든 소자에서도 주요 관심이 되고 있다. 특히 신뢰성 항목중 PCT에 대한 것은 칩(Chip)의 내성에 대한 주요 지수가 되고 있으므로, 이로 인한 페일(fail) 방지에 많은 관심을 가지고 있다.
PCT 페일의 주요 원인은 퓨즈 박스 오픈 시 또는 칩 소잉(Sawing) 시 칩 내부로의 수분 침투가 주요 원인이라 할수 있다. 종래에는 여러 패턴(Pattern) 내지는 공정들을 사용하여 PCT 페일을 방지하였다.
이 중, 다마신 공정을 이용한 종래의 PCT 페일을 방지하는 방법은 다마신 패턴을 사용하기 전에, 즉 알루미늄(Al)으로 금속 배선을 사용할 때에는 칩의 최외각 지역에 가이드 링(Guard Ring) 처리를 하여 수분 침투를 방지하였다. 좀더 자세히 살펴 보면, 칩의 최외각에 더미(Dummy)의 비아콘택(Via Contact)과 금속 배선을 형성하여 소잉(Sawing)시 칩 내로의 수분 침투를 방지하였다.
그러나, 구리(Cu)를 이용한 다마신 패턴을 사용하는 금속 배선 공정 시에는 공지의 기술과 같이, 칩의 최외각 지역에 가이드 링 처리를 하면, 수분에 의해 구리(Cu)가 부식되어 칩의 신뢰성을 저하시키게 된다.
도 2는 종래 기술에 따른 구리 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도로서, 가이드 링(Guard Ring) 또는 시링(Sealing) 구조로 형성된 금속 배선을 나타낸 것이다.
가이드 링 또는 시링 구조는 칩 소잉(Sawing) 및 퓨즈 오픈 시 습기 방지를 위한 것으로, 공지된 기술이다. 도면에서, A-B 선을 커팅(Cutting) 시, 즉 소잉(Sawing) 및 퓨즈 오픈 시 구리(Cu)로 이루어진 금속 배선(10)(11)이 노출 내지는 얇은 막만이 남아 있어 습기 침투에 의한 구리(Cu) 금속 배선(10)(11)이 부식되어 PCT 페일을 유발하게 된다.
도 2에서는 2층의 금속 배선(10)(11)으로 이루어진 가이드 링을 보여주고 있으나, 다층의 금속 배선으로 이루어진 반도체 소자 일수록 칩 소잉(Sawing) 및 퓨즈 오픈 시 습기 침투에 의한 구리(Cu)의 부식 및 PCT 페일은 더 취약하게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 금속 배선을 위한 구리 다마신(Cu Damascene) 공정에서 절연용 스페이서를 이용하여 반도체용 소자의 소잉(Sawing) 및 퓨즈 오픈(Fuse Open) 시 습기에 의해 발생하는 구리(Cu)의 부식을 방지시킴으로써, PCT(Pressure Cooking Test)페일(fail)을 방지시키고 소자의 신뢰성을 향상시킨 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도
도 2는 종래 기술에 따른 구리 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법의 문제점을 설명하기 위한 공정 단면도
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 제조공정 단면도
(도면의 주요 부분에 대한 부호의 설명)
21 : 제 1 절연막22 : 제 1 금속 배선간 콘택
23 : 제 2 절연막
24 : 제 1 금속 배선 스페이서용 절연막
25 : 제 1 금속 배선26 : 제 3 절연막
27 : 제 2 금속 배선간 콘택28 : 제 4 절연막
29 : 제 2 금속 배선 스페이서용 절연막30 : 제 2 금속 배선
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은,
반도체 기판 상에 제 1 절연막을 형성한 후 소정 부분 식각하여 제 1 금속배선간 콘택을 형성하는 단계와,
상기 제 1 금속배선간 콘택이 매립되도록 상기 구조물 상에 제 2 절연막을 도포하는 단계와,
상기 제 2 절연막을 식각하여 제 1 금속배선을 위한 트랜치를 형성하는 단계와,
상기 구조물 상에 제 1 금속 배선 스페이서용 절연막을 도포하는 단계와,
상기 구조물 상에 마스크 없이 상기 제 1 금속 배선 스페이서용 절연막을 건식 식각하여 제 1 금속 배선 스페이서를 형성하는 단계와,
상기 구조물 상에 금속배선을 두껍게 도포하여 에치백 또는 화학적기계적연마(CMP) 공정을 이용하여 제 1 금속배선을 형성하는 단계와,
상기 제 1 금속배선 위에 상기의 기술로 제 2 금속 배선 스페이서 및 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 금속 배선 스페이서용 절연막은 상기 제 1 절연막과 제 2 절연막과의 식각 선택비가 높은 막을 선택하여 사용하는 것을 특징으로 한다.
상기 제 1 금속 배선 스페이서용 절연막은 질화막을 사용하는 것을 특징으로한다.
상기 제 1 금속 배선 스페이서는 상기 제 2 금속 배선 스페이서의 안쪽에 형성되는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 제조공정 단면도이다.
도 3a에 도시된 바와 같이, 공지의 기술로 반도체 기판 상부에 제 1 절연막(21)을 도포한 후 제 1 절연막(21)을 소정 부분 식각하여 제 1 금속배선간 콘택(22)을 형성한다. 다음, 상기 제 1 금속배선간 콘택(22)이 매립되도록 제 2 절연막(23)을 도포한다. 다음, 상기 제 2 절연막(23)을 식각하여 제 1 금속배선을 위한 트랜치를 형성한다. 다음, 상기 구조물 위에 제 1 금속 배선 스페이서용 절연막(24)을 도포한다. 여기서, 상기 제 1 금속 배선 스페이서용 절연막(24)은 제 1 절연막(21)과 제 2 절연막(23)과의 식각 선택비가 높은 막을 선택하여 사용한다.
이어서, 도 3b에 도시된 바와 같이, 상부의 마스크 없이 상기 제 1 금속 배선 스페이서용 절연막(24)을 건식 식각하여 제 1 금속 배선 스페이서(24)를 형성한다.
이어서, 도 3c에 도시된 바와 같이, 도 3b의 구조물 상부에 금속배선을 두껍게 도포하여 에치백(Etch Back) 또는 화학적기계적연마(CMP) 공정을 이용하여 제 1금속배선(25)을 형성한다.
이어서, 도 3d에 도시된 바와 같이, 도 3c의 구조물 상부에 제 3 절연막(26)을 도포한 후 제 3 절연막(26)을 소정 부분 식각하여 제 2 금속배선간 콘택(27)을 형성한다. 다음, 상기 제 1 금속배선간 콘택(27)이 매립되도록 제 4 절연막(28)을 도포한다. 다음, 상기 제 4 절연막(28)을 식각하여 제 2 금속배선을 위한 트랜치를 형성한다. 다음, 상기 구조물 위에 제 2 금속 배선 스페이서용 절연막(29)을 도포한다. 여기서, 상기 제 2 금속 배선 스페이서용 절연막(29)은 제 3 절연막(26)과 제 4 절연막(28)과의 식각 선택비가 높은 막을 선택하여 사용한다.
이어서, 상부의 마스크 없이 상기 제 2 금속 배선 스페이서용 절연막(29)을 건식 식각하여 제 2 금속 배선 스페이서(29)를 형성한다.
이어서, 상기 구조물 상부에 금속배선을 두껍게 도포하여 에치백(Etch Back) 또는 화학적기계적연마(CMP) 공정을 이용하여 제 2 금속배선(30)을 형성한다.
도 3d의 공정 단면도는 제 2 금속 배선에 스페이서까지 형성한 것을 나타낸 것으로, 2층의 금속 배선을 가지는 반도체 소자의 가이드 링(Guard Ring) 또는 시링(Sealing)을 형성한 것이다.
도시된 바와 같이, A-B 방향으로 커팅(Cutting) 시, 즉 칩 소잉(Sawing) 및 퓨즈 오픈 시, 구리(Cu) 금속 배선에 스페이서가 형성되어 있기 때문에 수분이 침투할 경우 스페이서가 베리어로 작용하여 구리(Cu)의 부식 및 PCT 페일을 방지하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 금속 배선을 위한 구리 다마신(Cu Damascene) 공정에서 절연용 스페이서를 이용하여 반도체용 소자의 소잉(Sawing) 및 퓨즈 오픈(Fuse Open) 시 습기에 의해 발생하는 구리(Cu)의 부식을 방지시킴으로써, PCT(Pressure Cooking Test) 페일(fail)을 방지시킬 수 있고 또한 소자의 신뢰성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체 기판 상에 제 1 절연막을 형성한 후 소정 부분 식각하여 제 1 금속배선간 콘택을 형성하는 단계와,상기 제 1 금속배선간 콘택이 매립되도록 상기 구조물 상에 제 2 절연막을 도포하는 단계와,상기 제 2 절연막을 식각하여 제 1 금속배선을 위한 트랜치를 형성하는 단계와,상기 구조물 상에 제 1 금속 배선 스페이서용 절연막을 도포하는 단계와,상기 구조물 상에 마스크 없이 상기 제 1 금속 배선 스페이서용 절연막을 건식 식각하여 제 1 금속 배선 스페이서를 형성하는 단계와,상기 구조물 상에 금속배선을 두껍게 도포하여 에치백 또는 화학적기계적연마(CMP) 공정을 이용하여 제 1 금속배선을 형성하는 단계와,상기 제 1 금속배선 위에 상기의 기술로 제 2 금속 배선 스페이서 및 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 배선 스페이서용 절연막은 상기 제 1 절연막과 제 2 절연막과의 식각 선택비가 높은 막을 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 배선 스페이서용 절연막은 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 배선 스페이서는 상기 제 2 금속 배선 스페이서의 안쪽에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020010085193A KR20030054783A (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 제조방법 |
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Publications (1)
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| KR20030054783A true KR20030054783A (ko) | 2003-07-02 |
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ID=32213508
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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2001
- 2001-12-26 KR KR1020010085193A patent/KR20030054783A/ko not_active Application Discontinuation
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