KR20030058261A - 듀얼다마신공정을 이용한 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 식각방지막으로 사용되는 질화막을 완전히 제거하여 소자특성의 저하를 방지한 듀얼 다마신 금속배선 형성공정에 관한 것으로, 이를 위한 본 발명은 하부 금속배선 상에 제1 절연막을 형성하는 단계; 비아홀 패턴의 마스크를 사용하여 상기 제1 절연막을 식각하는 단계; 상기 제1 절연막을 포함하는 전체구조 상에 제2 절연막을 형성하는 단계; 배선패턴의 마스크를 사용하여 상기 제1 절연막의 표면이 노출되도록 상기 제2 절연막을 식각하여 트렌치를 형성하는 단계; 상기 제1 절연막을 제거하여 상기 하부금속배선의 표면을 노출시키는 단계; 및 상기 트렌치 및 상기 비아홀 내에 상부 금속배선을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조공정중에서 다층금속배선 형성방법에 관한 것으로, 특히 듀얼 다마신 공정을 이용한 다층금속배선 형성방법에 관한 것이다.
일반적으로, 다마신(Damascene) 공정은 사진 식각(photo-lithography)기술을 이용하여, 하부 절연막질을 배선 모양으로 일정 깊이 식각하여 홈을 형성하고, 상기 홈에 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 도전 물질을 채워 넣고, 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 기술을 이용하여 제거함으로써 처음에 형성한 홈 모양으로 배선을 형성하는 기술이다.
이 기술은 주로 DRAM 등의 비트 라인(bit line) 또는 워드라인(Wordline) 형성에 이용되는데, 언급한 다마신방식을 적용하여 DRAM의 비트 라인을 형성하는 통상의 방법은 다음과 같다. 즉, 비트 라인 형성을 위한 홈을 하부 절연막질에 형성한 후, 비트 라인을 반도체 기판에 접속시키기 위한 콘택홀을 비트 라인 중간에 사진 식각 기술을 이용하여 형성하고, 이후, 텅스텐, 알루미늄 또는 구리 등의 도전 물질을 상기 비트 라인 형성을 위한 홈과 콘택홀을 완전히 채우도록 증착한 후 화학적기계적연마나 에치백 공정을 진행하여 하부 절연막질 상의 필요없는 도전 물질을 제거한다.
상기와 같이 다마신 방식으로 비트 라인을 형성할 경우, 비트 라인과 비트 라인과 하부의 반도체 기판과의 접속(Interconnection)을 동시에 완성할 수 있을 뿐만아니라, 비트 라인에 의해 발생하는 단차(Step)를 없앨 수 있으므로 후속 공정을 용이하게 한다.
듀얼 다마신 공정은 크게 비아 퍼스트(Via first)법과 트렌치 퍼스트(Trench first)법과 자기정렬(Self Aligned)법으로 구분되는데, 비아 퍼스트법은 절연막(Dielectric layer)을 사진 및 식각하여 비아홀(via hole)을 먼저 형성한 후, 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다.
그리고, 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이며, 자기정렬 듀얼다마신법은 트렌치 구조하부에 비아홀이 정렬되어 형성되면 트렌치 식각시에 비아홀도 동시에 형성되는 방법이다.
알루미늄(Al)은 콘택 매립 특성이 우수하지 못함에도 불구하고, 비저항이 2.7μΩcm 정도로 낮고 공정이 비교적 용이하기 때문에 금속 배선 물질로서 가장 널리 사용되어 왔다. 그러나, 디자인 룰이 0.25㎛ 급으로 축소되면서 스텝 커버리지(step coverage)가 열악한 물리기상증착(Physical Vapor Deposition, PVD) 방식의 알루미늄 증착을 통해 충분한 콘택 매립을 이룰 수 없고, 일렉트로마이그레이션(Electro Migration) 특성 등에 의해 열화되는 문제점이 있었다.
이러한 알루미늄 금속배선의 한계를 고려하여 알루미늄에 비해 콘택 매립 특성이 우수하며 RC 지연 등을 개선할 수 있고, 일렉트로마이그레이션 (Electro Migration) 또는 스트레스마이그레이션(Stress Migration) 특성이 우수한 구리를 금속배선 재료로 사용하는 기술에 대한 관심이 높아가고 있다.
하지만 구리배선은 내산화성이 취약한 단점이 있으며, 원자의 크기가 매우 작기때문에 절연막으로 쉽게 침투하여 소자의 기생정전용량(parastic capacitance)을 증가시키는 등의 문제점을 야기하는 바, 이를 고려한 제조방법을 필요로 하고 있다.
도 1a 내지 도 1d는 종래기술에 따른 다마신 공정을 이용한 다층 금속배선의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 제1 절연막(12) 내에 매립되는 제1 금속배선(11)을 형성한 후, 제1 금속배선 (11)상에 제2 절연막(13), 식각방지막으로서 질화막(14)을 차례로 적층하여 형성한다. 이후에 비아홀(via hole)을 형성하기 위한 감광막(15)을 도포하고 이를 노광 및 현상하여 비아홀이 형성될 부분의 식각방지막(14)을 노출시키고, 노출된 상기 식각방지막(14)을 식각하고 감광막(15)을 제거한다.
다음으로 도1b 내지 도1c에서와 같이, 식각방지막(14)을 포함하는 제2 절연막(13) 상에 제3 절연막(16)을 증착한 후, 트렌치를 형성하기 위한 감광막(17)을 상기 제3 절연막(16) 상에 도포하고 노광/현상한다. 트렌치를 형성하기 위한 감광막(17) 패턴은 비아홀보다 넓은 폭을 갖게 설정된다.
다음으로, 제3 절연막(16)과 제2 절연막(13)을 식각하여, 제2 금속배선(19)이 놓일 홈을 형성하는 트렌치와 비아홀을 동시에 형성한다. 이후에 건식 또는 습식세정을 실시하고나서 제2 금속배선을 트렌치와 비아홀에 매립하고 화학기계연마을 수행하여 평탄화시키면 금속배선공정이 완료된다.
한편, 구리(Cu)는 층간절연막과 직접 접촉될 경우 구리의 확산에 의해 소자 특성 저하가 발생하기 때문에 층간절연막과 구리 배선 사이에 구리확산방지막(18)을 필수로 사용되고 있으며, 현재 구리확산방지막으로 주로 TaN막을 사용하고 있다.
이와 같은 종래의 듀얼다마신 공정을 이용한 다층 금속배선형성방법은, 금속배선 형성공정이 완료된 이후에도 도1d에 도시된 바와 같이 식각방지막으로 사용된 질화막(14)이 남아있어 소자특성의 저하를 가져왔다.
즉, 금속배선간의 피치(pitch)가 감소함에 따라, 질화막에 의한 기생캐패시턴스가 증가하여 RC 지연이 심화되는 문제가 있으며 또한, 트렌치를 형성하기 위한 식각시에 식각 깊이(depth) 가 남아있기 때문에, 오버 식각타겟이 많아져서 하부층의 과도한 손상을 유발하는 문제가 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 식각방지막으로 사용된 질화막을 제거하여 소자특성을 향상시킨, 다층 금속배선 형성방법을 제공함을 그 목적으로 한다.
도1a 내지 도1d은 종래기술에 따른 듀얼다마신 금속배선 형성공정을 도시한 도면,
도2a 내지 도2e는 본 발명에 따른 듀얼다마신 금속배선 형성공정을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 제1 절연막
22 : 확산장벽
23 : 하부 구리배선
24 : 배리어 금속
25 : 질화막
26 : 감광막 패턴
27 : 산화막
28 : 트렌치 형성용 감광막 패턴
29 : 배리어 금속
30 : 상부 구리배선
상기한 목적을 달성하기 위한 본 발명은, 하부 금속배선 상에 제1 절연막을 형성하는 단계; 비아홀 패턴의 마스크를 사용하여 상기 제1 절연막을 식각하는 단계; 상기 제1 절연막을 포함하는 전체구조 상에 제2 절연막을 형성하는 단계; 배선패턴의 마스크를 사용하여 상기 제1 절연막의 표면이 노출되도록 상기 제2 절연막을 식각하여 트렌치를 형성하는 단계; 상기 제1 절연막을 제거하여 상기 하부금속배선의 표면을 노출시키는 단계; 및 상기 트렌치 및 상기 비아홀 내에 상부 금속배선을 형성하는 단계를 포함하여 이루어진다.
본 발명은 네가티브 비아마스크를 사용하여 비아홀이 형성될 부분에만 식각방지막인 질화막을 남긴 후에, 트렌치 구조를 형성하고, 이후에 습식식각공정으로 상기 질화막을 모두 제거하여 비아홀을 형성하는 방법을 적용함으로써, 금속배선공정이 완료된 이후에는 질화막이 잔존하지 않게 한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2e는 본 발명의 일실시예에 따른 듀얼 다마신 공정을 이용한 금속배선 형성공정을 도시한 도면으로 이를 참조하여 설명한다.
먼저, 도2a는 하부 금속배선으로, 제1 절연막(21)에 매립되어 형성된 구리배선(23)과, 상기 구리배선(23)의 3면을 감싸며 형성된 확산장벽(22)과, 상기 구리배선(23)과 상기 확산장벽(22)을 포함하는 제1 절연막(21) 상에 형성된 전도성의 배리어 금속(24)과, 배리어금속(24) 상에 형성된 질화막(25)과, 질화막(25) 상에 형성된 네가티브 감광막(26) 패턴이 도시되어 있다.
하부 구리배선은 유기금속화학증착법(MOCVD), 무전해도금법 또는 물리기상증착법등을 이용하여 형성된다. 전술한 바와 같이 구리 배선은 직접 절연막과 접촉하게 되면, 구리의 확산에 의해 소자 특성 저하가 발생하기 때문에, 절연막과 구리 배선 사이에 구리확산방지막이 사용되는데, 구리확산방지막으로는 전도성의 배리어 금속을 사용할 수도 있으며 또는 비전도성의 배리어 절연막을 사용할 수도 있다.
비전도성의 배리어 절연막(22)으로는 SiN, SiON 등을 사용할 수 있으며, 전도성의 배리어 금속(24)으로는 TaN, TiN, WN, TiW 등을 사용할 수 있다.
도2a에 도시된 확산장벽(22)은 비전도성의 배리어 절연막으로, 구리가 확산하는 것을 방지하는 역할을 하며, 하부 구리배선(23) 상에 형성되는 전도성의 배리어 금속(24) 역시 같은 역할을 하게 되며, 질화막(25)으로는 SiN, SiON 등을 사용할 수 있다.
본 발명에서는 비아홀이 형성될 영역에만 상기 질화막(25)을 남기는 방법을 사용하므로, 네가티브 감광막을 사용하여 비아홀이 형성될 영역을 제외한 부분의 질화막(25)을 노출시키는 감광막 패턴(26)을 형성한다.
다음으로, 상기 감광막 패턴을 마스크로 하여, 도2b에서와 같이 비아홀이 형성될 영역을 제외한 부분의 질화막(25)과 전도성의 배리어금속(24)을 플라즈마 식각하여 제거하고, 제2 절연막(27)을 증착한다. 상기 제2 절연막(27)은 전도성의 배리어 금속(24)과 상기 질화막(25)을 포함하는 제1 절연막(21)상에 증착된다.
제2 절연막(27)으로는 HDP(High Density Plasma)산화막, APL(Adevanced Planarization Layer)산화막, TEOS(Tetra Ethyl Ortho Silicate)산화막, PSG(Phospho Silicate Glass)막 또는 BPSG(Boro Phospho Silicate Glass)막 등을 사용한다. APL 산화막은 예컨대, LPCVD 방법으로 형성된 유동성 산화막을 일컫는다.
다음으로 도2c에서 처럼, 제2 절연막(27) 상에 감광막(28)을 형성하고 노광/현상하여 트렌치 형성을 위한 패턴을 형성하고, 감광막 패턴에 따라 제2 절연막(27)을 플라즈마 식각한다. 트렌치 형성을 위한 감광막 패턴(28)은 비아홀이 형성된 영역보다 폭이 넓게 설정된다.
감광막 패턴에 따라 상기 제2 절연막(27)을 플라즈마 식각할 때에, 식각종말점은 질화막(25)의 상부로 설정하여 플라즈마 식각공정을 수행하면 도2c에 도시된 바와 같은 구조를 얻을 수 있다. 이후, 감광막(28)을 제거하고 나서, 습식식각을 이용하여 질화막(25)을 선택적으로 제거한다.
습식식각 공정이후에, 아르곤(Ar), Xe 또는 He 등의 불활성기체를 이용하는 건식식각방법으로 트렌치 구조와 비아홀을 세정한다. 이때, Ar 이온을 단독으로 사용하는 세정공정 이외에도, CF4및 Ar 이온을 이용하여 하부 구리배선(23)과의 건식세정을 동시에 진행할 수도 있다.
다음으로 도2e에서처럼, 통상적인 제2 금속배선(30) 형성공정을 진행하여 듀얼 다마신공정을 이용한 다층 금속배선 형성공정을 완료한다. 제2 금속배선(30)은 유기금속화학증착법(Metal Organic CVD) , 무전해 도금법 등을 이용하여 형성한다.
제2 금속배선은 알루미늄이나 구리 또는 텅스텐이 구리인 경우에는 구리확산방지막(29)을 트렌치와 비아홀에 먼저 형성하고 나서, 제2 금속배선(30)을 형성한다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 다층금속배선 형성에 적용하게 되면, 금속배선 공정이 완료된 이후에는 식각방지막으로 사용된 질화막이 잔존하지 않아, 소자의 기생캐패시턴스가 증가함에 따른 특성열화를 억제하며, 하부층에 과도한 식각 타겟을 설정할 필요가 없어, 비하저항을 포함한 전기적특성의 개선 및 신뢰성 있는 공정확보가 가능한 효과가 있다.
Claims (13)
- 하부 금속배선 상에 제1 절연막을 형성하는 단계;비아홀 패턴의 마스크를 사용하여 상기 제1 절연막을 식각하는 단계;상기 제1 절연막을 포함하는 전체구조 상에 제2 절연막을 형성하는 단계;배선패턴의 마스크를 사용하여 상기 제1 절연막의 표면이 노출되도록 상기 제2 절연막을 식각하여 트렌치를 형성하는 단계;상기 제1 절연막을 제거하여 상기 하부금속배선의 표면을 노출시키는 단계; 및상기 트렌치 및 상기 비아홀 내에 상부 금속배선을 형성하는 단계를 포함하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제1항에 있어서,상기 제1 절연막은 질화막인 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제1항에 있어서,상기 제2 절연막은 산화막인 것을 특징으로 하는 듀얼다마신 공정을 이용한다층금속배선 형성방법.
- 제2항에 있어서,상기 질화막은 SiN, SiON 인 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제3항에 있어서,상기 산화막은 HDP 산화막, 유동성 산화막, TEOS, PSG막 또는 BPSG막 중 어느 하나인 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제1항에 있어서,상기 제1 절연막을 제거하여 상기 하부 금속배선의 표면을 노출시키는 단계는 습식식각을 이용하는 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 확산장벽을 구비한 하부 금속배선 상에 배리어 금속과 제1 절연막을 차례로형성하는 단계;비아홀 패턴의 마스크를 사용하여 상기 제1 절연막과 상기 배리어 금속을 식각하는 단계;상기 배리어 금속을 포함한 전체구조 상에 제2 절연막을 형성하는 단계;배선패턴의 마스크를 사용하여 상기 제1 절연막의 표면이 노출되도록 상기 제2 절연막을 식각하여 트렌치를 형성하는 단계;상기 제1 절연막을 제거하여 상기 배리어 금속의 표면을 노출시키는 단계; 및상기 트렌치 및 상기 비아홀 내에 상부 금속배선을 형성하는 단계를 포함하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제7항에 있어서,상기 하부 금속배선은 구리인 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제7항에 있어서,상기 상부 금속배선은 구리 또는 알루미늄인 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제7항에 있어서,상기 제1 절연막을 제거하여 상기 배리어 금속의 표면을 노출시키는 단계는습식식각을 이용하며, 세정단계를 더 포함하는 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제10항에 있어서,상기 세정단계는 Ar, Xe, He 불활성 기체를 이용한 건식세정인 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제9항에 있어서,상기 상부 금속배선이 구리인 경우에, 상기 트렌치 및 상기 비아홀 내에 상부 금속배선을 형성하는 단계는,상기 트렌치 및 상기 비아홀의 측벽에 확산장벽금속을 형성하는 단계를 더 포함하는 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
- 제12항에 있어서,상기 확산장벽금속은 TaN, TiN, WN, TiW 중 어느 하나인 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
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KR100842914B1 (ko) * | 2006-12-28 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
KR20140028376A (ko) * | 2012-08-28 | 2014-03-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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- 2001-12-31 KR KR1020010088676A patent/KR20030058261A/ko not_active Application Discontinuation
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