KR20030058286A - 듀얼다마신공정을 이용한 금속배선 형성 방법 - Google Patents

듀얼다마신공정을 이용한 금속배선 형성 방법 Download PDF

Info

Publication number
KR20030058286A
KR20030058286A KR1020010088701A KR20010088701A KR20030058286A KR 20030058286 A KR20030058286 A KR 20030058286A KR 1020010088701 A KR1020010088701 A KR 1020010088701A KR 20010088701 A KR20010088701 A KR 20010088701A KR 20030058286 A KR20030058286 A KR 20030058286A
Authority
KR
South Korea
Prior art keywords
oxide film
forming
film
metal wiring
dielectric constant
Prior art date
Application number
KR1020010088701A
Other languages
English (en)
Inventor
이성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010088701A priority Critical patent/KR20030058286A/ko
Publication of KR20030058286A publication Critical patent/KR20030058286A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

본 발명은 식각방지막을 사용되는 질화막을 완전히 제거하여 소자특성의 저하를 방지한 듀얼 다마신 금속배선 형성공정에 관한 것으로 이를 위한 본 발명은, 하부금속배선상에 산화막과 저유전율산화막 및 질화막을 차례로 형성하는 단계; 비아홀 패턴의 마스크를 이용하여 상기 질화막과 상기 저유전율산화막을 식각하는 단계; 배선패턴의 마스크를 이용하여 상기 질화막을 식각하는 단계; 상기 질화막이 제거되도록 상기 질화막, 상기 저유전율산화막 및 상기 산화막을 전면식각하여 비아홀을 형성하는 단계; 및 결과물상에 상부금속배선을 형성하는 단계를 포함하여 이루어진다.

Description

듀얼다마신공정을 이용한 금속배선 형성 방법{Method for forming metal wire using dual damascene process}
본 발명은 반도체 소자 제조공정중에서 다층금속배선 형성방법에 관한 것으로, 특히 듀얼 다마신 공정을 이용한 다층금속배선 형성방법에 관한 것이다.
일반적으로, 다마신(Damascene) 공정은 사진 식각(photo-lithography)기술을 이용하여, 하부 절연막질을 배선 모양으로 일정 깊이 식각하여 홈을 형성하고, 상기 홈에 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 도전 물질을 채워 넣고, 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 기술을 이용하여 제거함으로써 처음에 형성한 홈 모양으로 배선을 형성하는 기술이다.
이 기술은 주로 DRAM 등의 비트 라인(bit line) 또는 워드라인(Wordline) 형성에 이용되는데, 언급한 다마신방식을 적용하여 DRAM의 비트 라인을 형성하는 통상의 방법은 다음과 같다. 즉, 비트 라인 형성을 위한 홈을 하부 절연막질에 형성한 후, 비트 라인을 반도체 기판에 접속시키기 위한 콘택홀을 비트 라인 중간에 사진 식각 기술을 이용하여 형성하고, 이후, 텅스텐, 알루미늄 또는 구리 등의 도전 물질을 상기 비트 라인 형성을 위한 홈과 콘택홀을 완전히 채우도록 증착한 후 화학적기계적연마나 에치백 공정을 진행하여 하부 절연막상의 필요없는 도전 물질을 제거한다.
상기와 같이 다마신 방식으로 비트 라인을 형성할 경우, 비트 라인과 비트라인과 하부의 반도체 기판과의 접속(Interconnection)을 동시에 완성할 수 있을 뿐만아니라, 비트 라인에 의해 발생하는 단차(Step)를 없앨 수 있으므로 후속 공정을 용이하게 한다. 그러나, 이와 같이 대머신 공정을 적용하는 경우에도 문제점은 있다. 즉, 금속배선간의 피치가 작아짐에 따라 RC-지연이 증가하는 문제점이 발생한다. 이러한 RC-지연을 줄이기 위한 하나의 방법으로 저유전율(low-k) 절연막을 사용하고 있다.
듀얼 다마신 공정은 크게 비아 퍼스트(Via first)법과 트렌치 퍼스트(Trench first)법과 자기정렬(Self Aligned)법으로 구분되는데, 비아 퍼스트법은 절연막(Dielectric layer)을 사진 및 식각하여 비아홀(via hole)을 먼저 형성한 후, 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다.
그리고, 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이며, 자기정렬 듀얼다마신법은 트렌치 구조하부에 비아홀이 정렬되어 형성되면, 트렌치 식각시에 비아홀도 동시에 형성되는 방법이다.
알루미늄(Al)은 콘택 매립 특성이 우수하지 못함에도 불구하고, 비저항이 2.7μΩcm 정도로 낮고 공정이 비교적 용이하기 때문에 금속 배선 물질로서 가장 널리 사용되어 왔다. 그러나, 디자인 룰이 0.25㎛ 급으로 축소되면서 스텝 커버리지(step coverage)가 열악한 물리기상증착(Physical Vapor Deposition, PVD) 방식의 알루미늄 증착을 통해 충분한 콘택 매립을 이룰 수 없고, 일렉트로마이그레이션(Electro Migration) 특성 등에 의해 열화되는 문제점이 있었다.
이러한 알루미늄 금속배선의 한계를 고려하여 알루미늄에 비해 콘택 매립 특성이 우수하며 RC 지연 등을 개선할 수 있고, 일렉트로마이그레이션 (Electro Migration) 또는 스트레스마이그레이션(Stress Migration) 특성이 우수한 구리를 금속배선 재료로 사용하는 기술에 대한 관심이 높아가고 있다.
하지만 구리배선은 내산화성이 취약한 단점이 있으며, 원자의 크기가 매우 작기때문에 절연막으로 쉽게 침투하여 소자의 기생정전용량(parastic capacitance)을 증가시키는 등의 문제점을 야기하는 바, 이를 고려한 제조방법을 필요로 하고 있다.
도 1a 내지 도 1d는 종래기술에 따른 다마신 공정을 이용한 다층 금속배선의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 제1 절연막(12) 내에 매립되는 제1 금속배선(11)을 형성한 후, 제1 금속배선 (11)상에 제2 절연막(13), 식각방지막으로서의 질화막(14)을 차례로 적층하여 형성한다. 이후에 비아홀(via hole)을 형성하기 위한 감광막(15)을 도포하고, 이를 노광 및 현상하여 비아홀이 형성될 부분의 식각방지막(14)을 노출시키고, 노출된 상기 식각방지막(14)을 식각하고 감광막(15)을 제거한다.
다음으로 도1b 내지 도1c에서와 같이, 식각방지막(14)을 포함하는 제2 절연막(13) 상에 제3 절연막(16)을 증착한 후, 트렌치를 형성하기 위한 감광막(17)을 상기 제3 절연막(16) 상에 도포하고 노광/현상한다. 트렌치를 형성하기 위한 감광막(17) 패턴은 비아홀보다 넓은 폭을 갖게 설정된다.
다음으로, 제3 절연막(16)과 제2 절연막(13)을 식각하여, 제2 금속배선(19)이 놓일 홈을 형성하는 트렌치와 비아홀을 동시에 형성한다. 이후에 건식 또는 습식세정을 실시하고나서, 제2 금속배선(19)을 트렌치와 비아홀에 매립하고 화학기계연마을 수행하여 평탄화시키면 금속배선공정이 완료된다.
한편, 구리(Cu)는 층간절연막과 직접 접촉될 경우 구리의 확산에 의해 소자 특성 저하가 발생하기 때문에 층간절연막과 구리 배선 사이에 구리확산방지막(18)을 필수로 사용되고 있으며, 현재 구리확산방지막으로 주로 TaN막을 사용하고 있다.
이와 같은 종래의 듀얼다마신 공정을 이용한 다층 금속배선형성방법은, 금속배선 형성공정이 완료된 이후에도 도1d에 도시된 바와 같이 식각방지막으로 사용된 질화막(14)이 남아있어 소자특성의 저하를 가져왔다.
즉, 금속배선간의 피치(pitch)가 감소함에 따라, 질화막에 의한 기생캐패시턴스가 증가하여 RC 지연이 심화되는 문제가 있으며 또한, 트렌치를 형성하기 위한 식각시에, 식각 깊이(depth)가 남아있기 때문에, 오버 식각타겟이 많아져서 하부층의 과도한 손상을 유발하는 문제가 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 식각방지막으로 사용된 질화막을 제거하여 소자특성을 향상시킨, 다층 금속배선 형성방법을 제공함을 그 목적으로 한다.
도1a 내지 도1d은 종래기술에 따른 듀얼다마신 금속배선 형성공정을 도시한 도면,
도2a 내지 도2e는 본 발명에 따른 듀얼다마신 금속배선 형성공정을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 하지구조
22 : 산화막
23 : 저유전율산화막
24 : 질화막
25 : 비아홀 형성용 감광막 패턴
26 : 감광막 패턴
27 : 확산장벽
28 : 상부 금속배선
상기한 목적을 달성하기 위한 본 발명은, 하부금속배선상에 산화막과 저유전율산화막 및 질화막을 차례로 형성하는 단계; 비아홀 패턴의 마스크를 이용하여 상기 질화막과 상기 저유전율산화막을 식각하는 단계; 배선패턴의 마스크를 이용하여 상기 질화막을 식각하는 단계; 상기 질화막이 제거되도록 상기 질화막, 상기 저유전율산화막 및 상기 산화막을 전면식각하여 비아홀을 형성하는 단계; 및 결과물상에 상부금속배선을 형성하는 단계를 포함하여 이루어진다.
본 발명은 질화막과 저유전율산화막과 산화막 사이의 식각선택비를 이용하여, 식각정지막으로 사용되는 질화막을 제거하는 금속 배선형성방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2e는 본 발명의 일실시예에 따른 듀얼 다마신 공정을 이용한 금속배선 형성공정을 도시한 도면으로 이를 참조하여 설명한다.
먼저, 도2a는 하부 금속배선(미도시)이 형성된 하지구조(21) 상에 산화막(22)과 유기물 저유전율산화막(23)과 질화막(24)이 차례로 적층되어 형성되어 있고, 상기 질화막(24) 상에 비아홀을 형성하기 위한 감광막(25) 패턴이 형성된 모습을 보인 도면으로, 질화막(24)은 식각방지막의 역할을 하며, 유기물 저유전율산화막(23)은 소자의 기생캐피시턴스가 증가하는 것을 방지하는 역할을 하며 또한, 질화막(24)과의 식각선택비가 크므로, 본 발명의 일실시예에서 질화막(24)이 전부 식각될 때 까지 산화막(22)의 표면에 잔존하여, 산화막(22)이 과도식각되는 것을 방지하는 역할을 한다.
산화막(22)은 HDP(High Density Plasma)산화막, APL(Adevanced Planarization Layer)산화막, TEOS(Tetra Ethyl Ortho Silicate)산화막, PSG(Phospho Silicate Glass)막 또는 BPSG(Boro Phospho Silicate Glass)막 등을 사용하며, 1000 ∼ 20000Å 의 두께를 갖는다. APL 산화막은 예컨대, LPCVD 방법으로 형성된 유동성 산화막을 일컫는다.
저유전율산화막(23)으로는 유기물 저유전율산화막을 사용하는데, 실크 등의 재료를 이용하며 1000 ∼ 20000Å 의 두께를 갖는다. 질화막(24)으로는 SiN, SiON 등을 사용하며 100 ∼ 10000Å의 두께를 갖는다.
다음으로 도2b에서와 같이, 비아홀 마스크를 이용하여 질화막(24)과 저유전율산화막(23)을 플라즈마 식각하여 산화절연막(22)의 소정 표면을 노출시킨다.
비아홀 형성을 위한 감광막 패턴(25)은 플라즈마 식각후에 제거될 수도 있고, 또는 플라즈마 식각과 동시에 제거될 수도 있다.
다음으로 도2c 에서와 같이, 금속배선이 놓일 트렌치 형성을 위한 감광막 패턴(26)을 형성하고, 질화막(24)을 식각하여 저유전율산화막(23)의 소정 표면이 노출되도록 한다. 트렌치 형성을 위한 감광막 패턴(26)은 비아홀 형성을 위한 감광막 패턴(25)보다 폭이 넓게 설정된다.
유기물 저유전율산화막(23)의 소정표면이 노출되도록 상기 질화막(24)을 식각한 후에, 트렌치 형성을 위한 상기 감광막 패턴(26)은 제거된다.
다음으로, 도2d에서 처럼, 블랭킷 (blanket) 플라즈마 식각을 실시하여 비아홀을 형성하기 위한 식각과 트렌치를 형성하기 위한 식각을 동시에 진행한다.
즉, 하지구조와의 통전을 위한 비아홀을 형성하는 산화막(22) 식각과 트렌치 구조를 형성하기 위한 질화막(24) 식각이 동시에 이루어진다.
이때, 질화막(24)과 유기물 저유전율산화막(23)과 산화막(22)은 식각선택비가 서로 상이하므로 질화막(24)이 모두 식각되어 제거되더라도, 저유전율산화막 (23)은 비아홀 이외의 영역에 저유전율산화막(23)이 잔존하여 산화막(22)이 과도식각되는 것을 방지한다. 또한 상기 질화막(24)과 산화막(22)의 식각선택비을 이용하면, 비아홀을 형성하는 산화막(22) 식각시에 질화막(24)을 모두 식각하여 제거할 수 있다.
트렌치 구조와 비아홀을 형성한 이후에, Ar, Xe 또는 He 등의 불활성기체를 이용하는 건식식각방법으로 트렌치 구조와 비아홀을 세정한다. 이때, Ar 이온을 단독으로 사용하는 세정공정 이외에도, CF4및 Ar 이온을 이용하여 하부 금속배선과의 건식세정을 동시에 진행할 수도 있다.
이와 같이, 상부 금속배선이 놓일 라인과 콘택을 형성하고 나서, 상부금속 물질 상기 트렌치 구조를 포함하는 비아홀 내에 매립하고 평탄화 공정을 수행하여 다층금속배선공정을 마무리 한다.
상부금속(28)은 유기금속화학증착법이나 무전해 도금법을 이용하여 형성될수 있으며 상부 금속배선이 구리인 경우에는, 구리확산의 문제를 해결하기 위해 상기, 비아홀의 측벽과 트렌치 구조의 측벽에 장벽금속(27)을 형성한다.
구리확산방지막으로는 전도성의 장벽금속을 사용할 수도 있으며 또는 비전도성의 배리어 절연막을 사용할 수도 있다. 비전도성의 배리어 절연막으로는 SiN, SiON 등을 사용할 수 있으며, 전도성의 장벽금속(27)으로는 TaN, TiN, WN, TiW 등을 사용할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 다층금속배선 형성에 적용하게 되면, 금속배선 공정이 완료된 이후에는 식각방지막으로 사용된 질화막이 잔존하지 않아, 소자의 기생캐패시턴스가 증가함에 따른 특성열화를 억제하며, 하부층에 과도한 식각 타겟을 설정할 필요가 없어, 비하저항을 포함한 전기적특성의 개선 및 신뢰성 있는 공정확보가 가능한 효과가 있다.

Claims (5)

  1. 하부금속배선상에 산화막과 저유전율산화막 및 질화막을 차례로 형성하는 단계;
    비아홀 패턴의 마스크를 이용하여 상기 질화막과 상기 저유전율산화막을 식각하는 단계;
    배선패턴의 마스크를 이용하여 상기 질화막을 식각하는 단계;
    상기 질화막이 제거되도록 상기 질화막, 상기 저유전율산화막 및 상기 산화막을 전면식각하여 비아홀을 형성하는 단계; 및
    결과물상에 상부금속배선을 형성하는 단계
    를 포함하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
  2. 제1항에 있어서,
    상기 전면식각에 의한 비아홀을 형성하는 단계에서,
    상기 저유전율산화막이 상기 질화막보다 식각속도가 낮은 식각을 이용하는 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
  3. 제1항에 있어서,
    상기 저유전율산화막은 유기물 저유전율산화막이며, 100 ∼ 10000Å의 두께를 갖는 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
  4. 제1항에 있어서,
    상기 질화막은 SiN 또는 SiON 이며, 100 ∼ 10000Å의 두께를 갖는 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
  5. 제1항에 있어서,
    상기 산화막은 HDP산화막, APL산화막, TEOS산화막, PSG막 또는 BPSG막 중 어느 하나이며, 1000 ∼ 20000Å 의 두께를 갖는 것을 특징으로 하는 듀얼다마신 공정을 이용한 다층금속배선 형성방법.
KR1020010088701A 2001-12-31 2001-12-31 듀얼다마신공정을 이용한 금속배선 형성 방법 KR20030058286A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010088701A KR20030058286A (ko) 2001-12-31 2001-12-31 듀얼다마신공정을 이용한 금속배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010088701A KR20030058286A (ko) 2001-12-31 2001-12-31 듀얼다마신공정을 이용한 금속배선 형성 방법

Publications (1)

Publication Number Publication Date
KR20030058286A true KR20030058286A (ko) 2003-07-07

Family

ID=32216199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010088701A KR20030058286A (ko) 2001-12-31 2001-12-31 듀얼다마신공정을 이용한 금속배선 형성 방법

Country Status (1)

Country Link
KR (1) KR20030058286A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100850087B1 (ko) 2006-12-27 2008-08-04 동부일렉트로닉스 주식회사 구리배선의 전도도 향상을 위한 식각 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100850087B1 (ko) 2006-12-27 2008-08-04 동부일렉트로닉스 주식회사 구리배선의 전도도 향상을 위한 식각 방법

Similar Documents

Publication Publication Date Title
US5935868A (en) Interconnect structure and method to achieve unlanded vias for low dielectric constant materials
US7550822B2 (en) Dual-damascene metal wiring patterns for integrated circuit devices
US6800549B2 (en) Method of fabricating semiconductor device including forming contact hole with anisotropic and isotropic etching and forming discontinuous barrier layer
US6271593B1 (en) Method for fabricating conductive components in microelectronic devices and substrate structures therefor
US20060205204A1 (en) Method of making a semiconductor interconnect with a metal cap
JP2003168738A (ja) 半導体素子及びその製造方法
US6514860B1 (en) Integration of organic fill for dual damascene process
JP2004179659A (ja) 集積回路におけるダマシン金属導体のためのビア形成
US7960839B2 (en) Semiconductor interconnection line and method of forming the same
KR100562985B1 (ko) 반도체 소자의 금속배선 형성방법
US20020127849A1 (en) Method of manufacturing dual damascene structure
US20060226549A1 (en) Semiconductor device and fabricating method thereof
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR20030058523A (ko) 듀얼 다마신공정에 의한 다층 금속배선의 형성 방법
KR20030058286A (ko) 듀얼다마신공정을 이용한 금속배선 형성 방법
KR20030058261A (ko) 듀얼다마신공정을 이용한 금속배선 형성 방법
KR100772719B1 (ko) 듀얼다마신공정을 이용한 금속배선 형성 방법
US8048799B2 (en) Method for forming copper wiring in semiconductor device
KR20030058299A (ko) 오정렬 마진을 개선한 금속배선 형성 방법
KR100954685B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100431742B1 (ko) 반도체소자의 구리 배선 형성 방법
KR100924546B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR100784105B1 (ko) 반도체 소자의 제조 방법
KR100464267B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100714026B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination