KR930005504B1 - 반도체 집적회로 장치의 제조 방법 - Google Patents

반도체 집적회로 장치의 제조 방법 Download PDF

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KR930005504B1
KR930005504B1 KR1019930003963A KR930003963A KR930005504B1 KR 930005504 B1 KR930005504 B1 KR 930005504B1 KR 1019930003963 A KR1019930003963 A KR 1019930003963A KR 930003963 A KR930003963 A KR 930003963A KR 930005504 B1 KR930005504 B1 KR 930005504B1
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히사오 갓또
쥰 즈기우라
노조미 호리노
아끼라 엔도
요시하루 다께우찌
유지 아라까와
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
히다찌디바이스엔지니어링 가부시끼가이샤
이와야나기 히데오
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Abstract

내용 없음.

Description

반도체 집적회로 장치의 제조 방법
제1도는 본 발명을 적용한 다이나믹 RAM의 칩 레이아웃을 도시한 평면도.
제2도는 제1도의 다이나믹 RAM의 메모리 셀 어레이의 일부를 도시한 평면도.
제3도 및 제4도는 각각 다이나믹 RAM의 메모리 셀의 구조를 도시한 제2도의 절단선 Ⅲ-Ⅲ에 따른 단면도 및 회로도.
제5도는 메모리 셀 어레이 끝에서의 레지스트막의 형상을 도시한 제2도의 절단선 Ⅴ-Ⅴ에 따른 단면도.
제6도는 제1도의 다이나믹 RAM의 더미 셀 어레이의 일부를 도시한 평면도.
제7도 및 제8도는 각각 다이나믹 RAM의 더미 셀의 회로도 및 구조를 도시한 제6도의 절단선 Ⅷ-Ⅷ에 따른 단면도.
본 발명은 반도체 집적회로 장치의 제조방법에 관한 것으로서, 특히 고집적화된 반도체 집적 회로 장치의 제조방법에 적용해서 유효한 기술에 관한 것이다.
반도체 메모리 장치에 있어서는 반도체 칩상에 여러개의 메모리셀을 매트릭스 형상으로 배열하여 형성한 메모리 셀 어레이가 있다. 이 메모리 셀 어레이내에는 한쪽 방향으로 연장하는 여러개의 워드선이 형성되어 있다. 층간 절연막을 사이에 두고 워드선상에 형성되고, 워드선에 직교하는 방향으로 연장하는 여러개의 데이타선이 형성되어 있다.
고집적화가 진행됨에 따라서 상기 워드선 및 데이타선의 패턴폭은 미세화하고, 예를들면 256K비트의 다이나믹 RAM(Random Access Memory)에서는 2μm정도로 되어 있다.
패턴의 미세화에 따라서 제조의 효율은 낮아진다. 이 때문에, 불량 비트, 불량 행 또는불량 열을 예비 소자로 치환하는, 소위 용장 구성이 채용되고 있다.
본 발명자의 연구에 의하면, 가장 많이 치환되는 부분은 각 메모리 셀 어레이의 끝부에 있는 워드선이다.
본 발명자는 이 원인에 대해서 다음과 같이 생각하고 있다.
워드선은 인 실리케이트 글라스 등으로 이루어지는 층간 절연막에 의해서 피복되고, 그 위에 데이타선이 형성된다. 데이타선을 형성하기 전에 층간 절연막에 콘택트 홀이 형성된다.
콘택트 홀 형성용의 레지스트막 두께는 콘택트 홀의 패턴의 가공 정밀도의 면에서, 예를들면 1μm정도로 제한된다.
레지스트막은 회전 도포, 베이킹 등의 처리중 자체의 유동성에 의해서 볼록부의 두께가 오목부보다도 얇게 형성된다. 이 때문에 두꺼운 필드 산화막 및 커패시터의 전극층상에 형성된 워드선 부분의 레지스트가 다른 부분보다도 얇게 된다.
특히, 메모리 셀 어레이의 끝에 위치하는 워드선 부분의 레지스트막이 가장 얇게 된다. 이 워드선의 한쪽측에는 다른 워드선이 전혀 존재하지 않으므로, 레지스트막이 워드선이 존재하지 않는 방향으로 흐르는 경향에 있기 때문이라고 고려된다. 레지스트막의 두께는 바닥의 패턴에 의존한다.
한편, 미세한 콘택트 홀을 형성하기 위해서 드라이 에칭이 사용된다. 또, 기판 표면을 완전하게 노출하기 위해서 오버 에칭이 실행된다.
드라이 에칭중에 레지스트막은 전체 수천 Å에칭된다. 특히, 레지스트막의 얇은 부분에서는 레지스트막이 제거되고, 아래의 층간 절연막이 노출하기 쉽다. 노출한 층간 절연막은 용이하게 에칭된다. 이 때문에, 층간 절연막의 아래에 있는 워드선이 에칭되고, 단선 등의 불량이 발생한다.
워드선이 단선하는 불량은 레지스트막의 특히 얇은 곳에서 국소적으로 발생한다.
이 불량은 메모리 셀 어레이의 끝부에 있는 워드선 뿐만아니라 더미 셀 어레이내의 더미 셀 선택용 워드선에도 발생한다.
본 발명의 목적은 고집적인 반도체 집적 회로 장치에 있어서 레지스트 처리상의 문제를 유효하게 해결할 수 있는 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 고집적인 반도체 집적 회로 장치의 워드선의 단선을 방지하는 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
상술한 본 발명의 목적을 달성하기 위해, 본 발명은 반도체 기판상에 워드선과 배선을 형성하는 공정, 워드선과 배선상에 층간 절연막을 형성하는 공정, 층간 절연막상에 여러개의 열린 구멍을 갖는 레지스트막을 형성하는 공정, 레지스트막을 마스크로해서 드라이 에칭에 의해 충간 절연막에 콘택트 홀을 형성하는 공정을 갖고, 배선은 제1반도체 영역에 인접하여 열방향으로 연장하고, 제1반도체 영역과 메모리 셀 어레이 사이에서 제1절연막에상에 위치하고, 워드선과 동일 재료로 이루어지고, 배선과 제2전극의 끝부는 제1절연막상에 위치하고, 또 배선이 메모리 셀 어레이의 동작에 관계하지 않도록 고정전위에 접속되게 하는 것이다.
이하, 본 발명을 다이나믹 RAM에 적용한 실시예를 설명한다.
제1도는 다이나믹 RAM의 칩 레이아웃 패턴을 도시한 도면이다. 반도체 칩인 실리콘칩(1)상에는 메모리 셀 어레이가 4개 있고, 각 메모리 셀 어레이 (2A), (2B), (2C) 및 (2D)는 칩(1)내에 서로 분리해서 배치되어 있다. 각 메모리 셀 어레이(2A)∼(2D) 사이에는 X디코더(3A), (3B) 및 Y디코더(4A), (4B)가 배치되고, 그 교점 부분에 컬럼/로우 전환회로(5)가 배치되어 있다. 메모리 셀 어레이(2A)∼(2D)의 Y디코더측 부분에는 워드선 4개분에 상당하는 용장 회로(10A), (10B), (10C) 및 (10D)가 있다. 메모리 어레이와 Y디코더 사이에 각각 더미 셀 어레이(6A), (6B), (6C) 및 (6D)와 센스 앰프(7A), (7B), (7C) 및 (7D)가 배치되어 있다. 또, 칩(1)의 주변에는 입출력 버퍼 및 신호 발생 회로 등을 포함한 주변 회로(8) 및 본딩 패드(9)가 배치되어 있다.
상술한 레지스트막의 막두께 저감을 방지하기 위한 추가의 워드선(11)을 스크라이브 라인(scribe line)에 가까운 메모리 셀 어레이의 끝부, 용장 비트(10)측의 메모리 셀 어레이의 끝부 및 더미 셀 어레이(6)의 내부에 각각 배치하고 있다.
제2도를 사용해서 메모리 셀 어레이내의 추가의 워드선에 대해서 설명한다. 제2도는 메모리 셀 어레이(2A)의 일부를 확대해서 도시한 것이다. 도면을 보기 쉽게 하기 위해서 각 도체층 사이의 절연막 및 최종의 보호막은 생략하고 있다.
제2도에서 알 수 있는 바와 같이, 메모리 셀 어레이(2A)에는 다수의 메모리 셀이 매트릭스 형상으로 배열되어 있다. 이외의 메모리 셀 어레이(2B), (2C) 및 (2D)도 동일하다.
이 때문에, 워드선 WL0∼WL4…은 메모리 셀 어레이상에 서로 평행하게 연장되어 있다. 데이타선 DL0∼DL3…은 워드선과 직교하는 방향으로 서로 평행하게 연장하고 있다. 또한, 데이타선은 도면을 보기 쉽게 하기 위해서, 그 일부만을 도시한다.
워드선 WL0∼WL4…과 데이타선 DL0∼DL3…의 교점에 대응하여 메모리 셀이 배치되어 있다. 제3도에 메모리 셀의 구조가 도시되어 있고, 제4도에 메모리 셀의 회로도가 도시되어 있다. 제3도는 제2도의 절단선 Ⅲ-Ⅲ에 따른 단면도이다.
다이나믹 RAM의 메모리 셀은 제4도에 도시한 바와 같이, MISFET Q와 이 MISFET Q에 연결된 정보 축적용 커패시터 C로 구성되어 있다.
MISFET Q는 P형 실리콘 단결정으로 이루어지는 반도체 기판(12)(반도체 칩(1))의 표면에 형성된 N+형 반도체 영역(22)를 소오스 및 드레인 영역, 얇은 이산화 실리콘막(19)를 게이트 절연막, 폴리 실리콘(20)과 몰리브덴 실리사이드(21)로 이루어지는 워드선 WL의 일부를 게이트 전극으로 하고 있다.
커패시터 C는 반도체 기판(12)의 표면의 N형 반도체 영역(15)를 한쪽의 전극, 얇은 절연막(16)을 유전체층, 그리고 절연막(16)상에 형성한 제1층째의 폴리 실리콘층(17)을 다른쪽의 전극으로 하고 있다. (25)는 콘택트 홀이고, 층간 절연막(24)상에 위치하는 각 데이타선(도시하지 않음)은 콘택트 홀(25)을 통해서 N+형 반도체 영역(22)에 대해서 전기적으로 접속된다.
제3도에 있어서, (13)은 필드 절연막이고, 반도체 기판(12)의 선택적인 열산화에 의해서 형성된다. 필드 절연막(13)아래에는 P+형 채널 스토퍼(14)가 형성되어 있다. (18)은 층간 절연막이고, 폴리 실리콘층(17)의 표면 산화에 의해서 얻어진다.
제2도에 있어서, 배선(28)은 전원 전압 VCC(5V)를 커패시터 C의 한쪽의 전극인 폴리 실리콘층(17)에 공급하기 위한 알루미늄 배선이다. 배선(28)은 데이타선과 동시에 형성되고, 데이타선과 동일 방향으로 연장한다. 배선(28)은 콘택트 홀(27)을 통해서 폴리 실리콘층(17)과 전기적으로 접속한다.
또한, 폴리 실리콘층(17)에 다른 고정전위, 예를들면 접지전위(OV)를 공급할 때 배선(28)에는 OV가 인가된다.
메모리 셀 어레이(2A)의 좌변은 N+형 반도체 영역으로 이루어지는 가아드 링 영역(29)에 인접하고 있다. 가아드 링 영역(29)는 메모리 셀 어레이(2A), (2B), (2C) 및 (2D)의 바깥둘레를 둘러싸고 형성되며, 소수 캐리어가 메모리 셀에 미치는 영향을 없애기 위한 것이다.
워드선 WL0∼WL4…는 제2도의 아래쪽을 연장하고, X디코더(3A)에 접속한다. 각 워드선에는 X디코더를 통한 메모리셀을 선택하기 위해 로우 레벨이나 하이 레벨의 한쪽의 신호가 인가된다.
데이타선 DL0∼DL0…은 제2도의 오른쪽으로 연장하고, 더미 셀 어레이(6A), 센스 앰프(7A) 및 Y디코터(4A)에 접속한다.
메모리 셀 어레이(2A)의 끝, 즉 맨끝의 워드선 WL0의 외측에 추가의 워드선 WLADD1(11)이 형성된다. 추가의 워드선 WLADD1은 워드선 WL0∼WL4…과 동시에 형성된다. 추가의 워드선 WLADD1은 워드선 WL0이 콘택트 홀(25) 형성시에 단선 또는 형상 불량으로 되는 것을 방지한다. 즉, 콘택트 홀(25) 형성용의 레지스트막이 워드선 WL0상에서 얇게 되는 것을 방지한다.
콘택트 홀 형성용의 레지스트막(26)의 형상을 제5도에 도시한다. 제5도는 제2도의 절단선 Ⅴ-Ⅴ에 따른 단면으로서, 이것에 레지스트막(26)의 형상을 일치시켜서 도시한 도면이다. 추가의 워드선 WLADD1의 레지스트막(26)이 제2도의 왼쪽으로 흐르는 것을 방지하기 위해, 레지스트막(26)의 워드선 WL0상의 막 두께는 다른 워드선상의 레지스트막(26)의 막두께와 동일하다. 따라서, 콘택트 홀(25) 형성시에 레지스트막(26)이 워드선 WL0상에 있어서도 드라이 에칭에 대한 마스크로서 충분히 작용한다.
추가의 워드선 WLADD1을 형성하지 않는 경우, 레지스트막(26)의 형상은 제5도에 점선으로 도시한 형상으로된다. 워드선 WL0상에서 레지스트막(26)의 막두께는 다른 워드선상의 레지스트막의 막두께의 약 1/3정도로 되어 버린다.
상술한 바와 같이, 레지스트막의 막두께는 그 아래의 패턴에 의존한다. 추가의 워드선 WLADD1을 형성하는 것에 의해서, 맨끝의 워드선 WL0의 주변의 패턴의 상태를 다른 워드선의 패턴과 거의 동일하게 한다. 이것에 의해서, 워드선 WL0의 단선 및 형상 불량을 방지한다.
메모리 셀 어레이(2A)의 Y디코더측의 끝에도 다른 추가의 워드선 WLADD2가 형성되어 있다. 이 추가의 워드선 WLADD2는 상술한 추가의 워드선 WLADD1과 동일하고, 메모리 셀 어레이(2A)내의 인접하는 워드선 WLR3의 단선 및 형상 불량을 방지한다.
워드선 WLR3은 용장회로(10A)의 일부이다. 용장 회로(10A)는 메모리 셀 어레이(2A)내에 메모리 셀과 연속해서 마련된다. 용장 회로(10A)는 4개의 예비열을 갖고, 각 예비열은 1개의 워드선 및 이것에 접속된 메모리 셀을 갖는다. 워드선 WLR3은 용장회로(10A)의 4개의 워드선중 가장 Y디코더측에 있다. 이 조건은 워드선 WL0과 거의 동일하다.
워드선 WLR3의 단선 및 형상 불량을 방지하는 것에 의해 용장회로(10A)를 유효하게 활용할 수 있고, 또 반도체 메모리 장치의 신뢰성을 높일 수 있다. 불량 메모리 셀을 치환하기 위한 용장 회로 그 자체의 불량을 저감하여 치환을 확실하게 효율좋게 할 수 있다.
추가의 워드선 WLADD1과 WLADD2에는 고정 전위가 인가된다. 추가의 워드선은 메모리 셀의 라이트와 리드 및 데이타 유지 등의 동작에는 전혀 관계없다. 그러나, 추가의 워드선이 부유상태로 되는 것을 가능한한 피하는 것이 바람직하다. 제2도에 도시한 바와 같이, 추가의 워드선 WLADD1과 WLADD2는 접지전위(OV)에 접속되어 있다.
또, 추가의 워드선의 전위는 다른 고정 전위, 예를들면 폴리 실리콘층(17)과 동전위로 할 수도 있다.
추가의 워드선을 마련한 것에 의해서, 제2도에 도시한 바와 같이 그 한쪽의 단자에 메모리 셀의 커패시터 C와 동일 구조의 커패시터 CADD가 접속된 MISFET QADD가 형성된다. 추가의 워드선 WLADD가 어떠한 전위에 있더라도 커패시터 CADD의 한쪽의 단자는 가이드 링(29)와 전기적으로 접속하고 있지 않으면 안된다. 커패시터 CADD의 N형 영역(15)에 트랩된 소수 캐리어가 인접하는 메모리 셀의 커패시터에 나쁜 영향을 끼치는 것을 방지하기 위해, 소수 캐리어는 가이드 링(29)에 방출될 필요가 있다.
이 때문에, MISFET QADD의 채널 영역에는 N형 영역(15)의 형성과 동시에 N형 영역을 형성한다. N형 불순물로서의 비소의 도입은 실리콘 산화막(16)을 통한 이온주입에 의하면 좋다. 이 이온 투입시 MISFET QADD의 채널 영역에는 실리콘 산화막(16)이 형성되어 있다.
또, 제2도에 있어서 워드선 WL0∼WL4…, WLR, WLADD등이 가이드 링(29)를 횡단하는 부분에는 마찬가지로 해서 N형 영역을 형성할 필요가 있다.
다른 메모리 셀 어레이(2B), (2C) 및 (2D)내에도 추가의 워드선 WLADD(11)이 제2도에 도시한 바와 같이 형성된다.
추가의 워드선 WLADD3, WLADD4가 제6도에 도시한 바와 같이, 더미 셀 어레이(6A)내에 형성되어 있다. 제6도는 더미 셀 어레이(6A)의 일부를 확대하여 도시한 것이다. 도면을 보기 쉽게 하기 위해서, 각 도체층간의 절연막 및 최종의 보호막은 생략하고 있다.
제6도에 도시한 바와 같이, 더미 셀 어레이(6A)에는 더미 셀이 2열로 늘어서 있다. 제2도에 도시한 데이타선 DL0∼DL3…이 더미 셀 어레이(6A)상으로 연장되고, 각 데이타선에 대응하여 하나의 더미 셀이 마련된다. 더미셀 선택용의 워드선 DWL 및 MISFET QDC의 게이트 전극으로 되는 배선(30)이 데이타선과 직교하는 방향으로 형성되어 있다.
더미 셀은 제7도에 도시한 바와 같이, MISFET QD, 커패시터 CD및 커패시터 CD의 전하를 방전하기 위한 MISFET QDC로 이루어진다.
MISFET QD및 QDC는 메모리 셀의 MISFET Q와 동일 공정에 의해서 형성되고, 커패시터 CD는 메모리 셀의 커패시터 C와 동일 공정에 의해서 형성된다. 따라서, 제8도에 도시한 바와 같은 구조의 더미 셀이 얻어진다.
N+형 반도체 영역(33)은 MISFET QDC에 접지전위(OV)를 공급하기 위한 배선으로서 사용된다. 배선(31)은 접속구멍(32)를 통해서 반도체 영역(33)에 접속하고, 그 저항을 작게 하기 위해 형성된다. 반도체 영역(33)에는 알루미늄 배선(34)에 의해서 접지전위가 인가된다.
커패시터 CD의 한쪽의 전극인 폴리 실리콘층(17)에는 배선(28)이 콘택트 홀(27)을 통해서 접속된다.
추가의 워드선 WLADD3이 워드선 DWL1과 배선(31) 사이에 이들과 거의 평행하게 형성된다. 주로 워드선 DWL1의 단선 및 형상불량을 방지하기 위함이다. 추가의 워드선 WLADD4도 마찬가지 이유로 마련된다. 추가의 워드선 WLADD3및 WLADD4를 형성하는 것에 의해서 워드선 DWL1및 DWL2상에서의 콘택트 홀(25) 형성용 레지스트막의 두께를 충분히 확보할 수가 있다.
추가의 워드선 WLADD3및 WLADD4에는 알루미늄 배선(34)에 의해서 접지전위(OV)가 인가된다. 또, 상술한 바와 같이, 추가의 워드선에 다른 고정전위를 인가하여도 좋다.
본 발명에 의하면, 반도체 메모리 장치에 있어서의 워드선 중 맨끝에 위치하는 워드선의 외측에 메모리의 회로 동작에 관계없는 추가의 워드선을 배치하고 있다. 이 때문에, 추가의 워드선이 레지스트의 흐름 방지용으로서 기능하고, 맨끝에 위치하고 있던 워드 선상의 레지스트 도포막 두께가 저감하는 것을 방지할 수 있다. 따라서, 레지스트막 두께의 저감에 기인하여 생긴 워드선의 단선 문제를 유효하게 해결할 수가 있다.
상기 추가의 워드선은 워드선과 동일 공정에 의해서 형성할 수 있으므로, 추가의 워드선을 형성하는데 대해 아무런 공정을 증가시키는 일은 없다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를들면, 추가의 워드선에 대해서는 스페이스가 허용되면 1개 뿐만아니라 여러개 마련하도록 할 수도 있다.
추가의 워드선은 각 워드선과 마찬가지의 패턴 구성으로 하는 것이 바람직하고, 그 재료로서는 각 워드선과 동일하게 하는 것이 좋다. 따라서, 추가의 워드선은 예를들면 폴리 실리콘막 또는 고융점 금속막(Mo, Ti, Ta, W)또는 고융점 금속의 실리사이드 막을 사용할 수 있다.
또, 본 발명은 2개 또는 8개의 메모리 셀 어레이를 갖는 반도체 메모리 장치에도 적용할 수 있다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 다이나믹 RAM에 적용한 경우에 대해서 설명하였지만, 그것에 한정되는 것은 아니다.
본 발명은 다이나믹 RAM에 한정되지 않고, 그 이외의 반도체 메모리 장치에 적용할 수 있다. 여러개의 메모리 셀을 배치하여 이루어지는 메모리 셀 어레이를 갖는 반도체 메모리 장치에 널리 적용할 수 있다.
본 발명은 워드선이 반도체 기판상에 형성된 2층째의 도체층에 의해서 형성되는 반도체 장치에 유효하다. 특히, 플로팅 게이트상에 워드선을 갖는 EPROM에 유효하다. 추가의 워드선의 형상은 다른 워드선과 동일한 것이 바람직하므로, 축의 워드선 아래에도 플로팅 게이트를 형성하는 것이 좋다.

Claims (8)

  1. 게이트 전극, 소오스 및 드레인 영역을 갖는 MISFET, 제1 및 제2전극, 그 사이의 유전체막을 갖고, 상기 제1전극은 상기 소오스 및 드레인 영역의 한쪽에 접속되고, 상기 제2전극은 여러개의 커패시터에 공통이고, 소정의 전위에 접속되어 있는 커패시터가 직렬로 접속된 메모리 셀이 반도체 기판상에 행 및 열방향으로 여러개 배열된 메모리 셀 어레이, 상기 메모리 셀 어레이의 한족끝을 따라서 연장하는 제1반도체 영역, 상기 제1반도체 영역과 접속하고, 상기 메모리셀 어레이 내로 연장하는 제1절연막, 열방향으로 연장하고, 상기 MISFET의 게이트 전극을 구성하는 여러개의 워드선, 행방향으로 배치된 메모리 셀에 접속되고, 상기 워드선과 교차하여 행방향으로 연장하고, 상기 MISFET의 소오스 및 드레인 영의 다른쪽에 접속된 여러개의 데이타선, 상기 워드선과 상기 데이타선 사이의 층간 절연막을 갖는 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 반도체 기판상에 상기 워드선과 배선을 형성하는 공정, 상기 워드선과 상기 배선상에 상기 층간 절연막을 형성하는 공정, 상기 층간 절연막상에 여러개의 열린 구멍을 갖는 레지스트막을 형성하는 공정, 상기 레지스트막을 마스크로해서 드라이 에칭에 의해 상기 층간 절연막에 콘택트 홀을 형성하는 공정을 갖고, 상기 배선은 상기 제1반도체 영역에 인접하여 열방향으로 연장하고, 상기 제1반도체 영역과 상기 메모리 셀 어레이 사이에서 상기 제1절연막상에 위치하고, 상기 배선은 상기 워드선과 동일 재료로 이루어지고, 상기 배선과 상기 제2전극의 끝부는 상기 제1절연막상에 위치하고, 상기 배선은 메모리 셀 어레이의 동작에 관계하지 않도록 고정전위에 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  2. 특허청구의 범위 제1항에 있어서, 상기 배선은 상기 메모리 셀 어레이의 끝부에 근접하는 워드선상의 레지스트의 두께가 감소하는 것을 방지하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1반도체 영역은 상기 메모리 셀 어레이를 따라서 열방향으로 연장하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 특허청구의 범위 제2항에 있어서, 상기 배선과 상기 배선에 인접하는 워드선과의 간격은 상기 워드선 사이의 간격과 동일한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 게이트 전극, 소오스 및 드레인 영역을 갖는 MISFET, 제1 및 제2전극, 그 사이의 유전체막을 갖고, 상기 제1전극은 상기 소오스 및 드레인 영역의 한쪽에 접속되고, 상기 제2전극은 여러개의 커패시터에 공통이고, 소정의 전위에 접속되어 있는 커패시터가 직렬로 접속된 메모리 셀이 반도체 기판상에 행 및 열방향으로 여러개 배열된 메모리 셀 어레이, 상기 메모리 셀 어레이의 한쪽끝을 따라서 연장하는 제1반도체 영역, 상기 제1반도체 영역과 접속하고, 상기 메모리셀 어레이 내로 연장하는 제1절연막, 열방향으로 연장하고, 상기 MISFET의 게이트 전극을 구성하는 여러개의 워드선, 행방향을 배치된 메모리 셀에 접속되고, 상기 워드선과 교차하여 행방향으로 연장하고, 상기 MISFET의 소오스 및 드레인 영역의 다른쪽에 접속되 여러개의 데이타선, 상기 워드선상에 형성된 층간 절연막을 갖는 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 반도체 기판상에 상기 워드선과 배선을 형성하는 공정, 상기 워드선과 상기 배선상에 상기 층간 절연막을 형성하는 공정 상기 층간 절연막상에 여러개의 열린 구멍을 갖는 레지스트막을 형성하는 공정, 상기 레지스트막을 마스크로해서 드라이 에칭에 의해 상기 층간 절연막에 콘택트 홀을 형성하는 공정을 갖고, 상기 배선은 상기 제1반도체 영역에 인접하여 열방향으로 연장하고, 상기 제1반도체 영역과 상기 메모리 셀 어레이 사이에서 상기 제1절연막상에 위치하고, 상기 배선은 상기 워드선과 동일 재료로 이루어지고, 상기 배선과 상기 제2전극의 끝부는 상기 제1절연막상에 위치하고, 상기 배선은 메모리 셀 어레이의 동작에 관계하지 않도록 고정전위에 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  6. 특허청구의 범위 제5항에 있어서, 상기 선은 상기 메모리 셀 어레이의 끝부에 근접하는 워드선상의 레지스트의 두께가 감소하는 것을 방지하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1반도체 영역은 상기 메모리 셀 어레이를 따라서 열방향으로 연장하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 특허청구의 범위 제6항에 있어서, 상기 배선과 상기 배선에 인접하는 워드선의 간격은 상기 워드선 사이의 간격과 동일한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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