JPH0878536A - 改善された電流駆動を有する薄膜トランジスタを用いた相補デバイス - Google Patents
改善された電流駆動を有する薄膜トランジスタを用いた相補デバイスInfo
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Abstract
(57)【要約】
【目的】 本発明は、改善された電流駆動を有する薄膜
トランジスタを用いた相補デバイスを提供する。 【構成】 ＰＭＯＳＴＦＴトランジスタ及びＮＭＯＳＦ
ＥＴトランジスタから成る相補デバイスは、あらゆる有
害なダイオード又はｐ−ｎ接合効果を除去するため、ト
ランジスタのドレイン領域を分路する目的で、導電層を
用いる。導電層を用いることにより、相補デバイスがＮ
ＭＯＳプルーダウントランジスタを有するＳＲＡＭセル
の設計に用いられた時、ＰＭＯＳＴＦＴの電流駆動能力
は、著しく改善される。
トランジスタを用いた相補デバイスを提供する。 【構成】 ＰＭＯＳＴＦＴトランジスタ及びＮＭＯＳＦ
ＥＴトランジスタから成る相補デバイスは、あらゆる有
害なダイオード又はｐ−ｎ接合効果を除去するため、ト
ランジスタのドレイン領域を分路する目的で、導電層を
用いる。導電層を用いることにより、相補デバイスがＮ
ＭＯＳプルーダウントランジスタを有するＳＲＡＭセル
の設計に用いられた時、ＰＭＯＳＴＦＴの電流駆動能力
は、著しく改善される。
Description
【０００１】本発明の分野 本発明は一般的には、半導体デバイスの作製と設計、よ
り具体的には、改善された電気的特性を有する相補回路
中で、薄膜トランジスタ（ＴＦＴ）を用いることに係
る。
り具体的には、改善された電気的特性を有する相補回路
中で、薄膜トランジスタ（ＴＦＴ）を用いることに係
る。
【０００２】従来技術の簡単な記述 別の型のトランジスタの最上部に“積み重ね”又は作製
された薄膜トランジスタ（ＴＦＴ）は、各種回路の高密
度化を促進する形態である。薄膜トランジスタの寸法が
比較的小さいため、デバイス密度が中心的な重要点であ
る集積回路において、それらを用いることが、経済的に
有利である。これらの型の回路には、ゲートアレイ及び
スタティック・ランダムアクセスメモリ（ＳＲＡＭ）の
ようなメモリチップが含まれる。ＳＲＡＭの典型的な設
計では、それらのドレイン端子が相互に接続されたｐ形
及びｎ形電界効果トランジスタ（ＦＥＴ）を使用する。
一般に相補型として知られるこの具体的な回路は、後に
ＳＲＡＭデバイスを構成するために使われる別のトラン
ジスタの最上部上に、積み重ねられたＴＦＴを駆動トラ
ンジスタとして用いる。ＳＲＡＭ中で駆動トランジスタ
として用いられるＴＦＴは、安定で信頼性のある動作を
確実にするのに必要な電流駆動能力を、持たなければな
らない。
された薄膜トランジスタ（ＴＦＴ）は、各種回路の高密
度化を促進する形態である。薄膜トランジスタの寸法が
比較的小さいため、デバイス密度が中心的な重要点であ
る集積回路において、それらを用いることが、経済的に
有利である。これらの型の回路には、ゲートアレイ及び
スタティック・ランダムアクセスメモリ（ＳＲＡＭ）の
ようなメモリチップが含まれる。ＳＲＡＭの典型的な設
計では、それらのドレイン端子が相互に接続されたｐ形
及びｎ形電界効果トランジスタ（ＦＥＴ）を使用する。
一般に相補型として知られるこの具体的な回路は、後に
ＳＲＡＭデバイスを構成するために使われる別のトラン
ジスタの最上部上に、積み重ねられたＴＦＴを駆動トラ
ンジスタとして用いる。ＳＲＡＭ中で駆動トランジスタ
として用いられるＴＦＴは、安定で信頼性のある動作を
確実にするのに必要な電流駆動能力を、持たなければな
らない。
【０００３】主な問題は、相補デバイス中で、ＴＦＴを
用いることに伴って生じる。図１に概略的に示されるよ
うに、ｐ形及びｎ形トランジスタのドレイン領域が直列
に接続される相補形態において、ｐ−ｎ接合又はダイオ
ードが、２つのトランジスタの間に生成する。この“ダ
イオード効果”は以下の説明と関連して、図１−２を参
照することにより、理解される。図１に示されるよう
に、相補回路１は一般に、ｎチャネルトランジスタ３と
直列に接続されたｐチャネルトランジスタ２を含む。相
補トランジスタのドレイン４、５の間に、‘ダイオード
効果’を生じるｐ−ｎ接合６が形成される。このダイオ
ード効果は、ｐ−ｎ接合を貫いて流れるのに十分なエネ
ルギーをもつ電流のみを流せるエネルギー閾値障壁を供
する。従って、相補デバイスを適切に動作させるために
は、より大きな電圧が必要である。
用いることに伴って生じる。図１に概略的に示されるよ
うに、ｐ形及びｎ形トランジスタのドレイン領域が直列
に接続される相補形態において、ｐ−ｎ接合又はダイオ
ードが、２つのトランジスタの間に生成する。この“ダ
イオード効果”は以下の説明と関連して、図１−２を参
照することにより、理解される。図１に示されるよう
に、相補回路１は一般に、ｎチャネルトランジスタ３と
直列に接続されたｐチャネルトランジスタ２を含む。相
補トランジスタのドレイン４、５の間に、‘ダイオード
効果’を生じるｐ−ｎ接合６が形成される。このダイオ
ード効果は、ｐ−ｎ接合を貫いて流れるのに十分なエネ
ルギーをもつ電流のみを流せるエネルギー閾値障壁を供
する。従って、相補デバイスを適切に動作させるために
は、より大きな電圧が必要である。
【０００４】ＴＦＴを用いた相補デバイス中のダイオー
ド効果の原因を、より理解するためには、そのようなデ
バイスの物理的な構成を、簡単に復習することが、役に
たつ。図２には、図１の相補デバイスが描かれている。
図２に示されるように、相補デバイスはゲート領域１９
の境界を規定するために用いられるｎ形ポリシリコン層
１６を有する。図２はまた、ｐチャネルトランジスタの
ソース領域２０も示す。ｎチャネルトランジスタのソー
ス領域２２は、図２に示されるものと同様である。
ド効果の原因を、より理解するためには、そのようなデ
バイスの物理的な構成を、簡単に復習することが、役に
たつ。図２には、図１の相補デバイスが描かれている。
図２に示されるように、相補デバイスはゲート領域１９
の境界を規定するために用いられるｎ形ポリシリコン層
１６を有する。図２はまた、ｐチャネルトランジスタの
ソース領域２０も示す。ｎチャネルトランジスタのソー
ス領域２２は、図２に示されるものと同様である。
【０００５】図２及び２Ａに示されるように、やはりト
ランジスタ１７及びトランジスタ１８間に配置された第
２のｎ形ポリシリコン層２３は、それぞれトランジスタ
１７及び１８のドレイン領域２４及び２５と、接触する
ようになる。この層はトランジスタ１７及び１８のドレ
イン領域を、相互接続する。ｎ形ポリシリコン相互接続
層２３及びｐチャネルトランジスタ１７のドレイン領域
２４は、図２及び２Ａに示された従来技術の相補デバイ
ス中で明らかに見られるｐ−ｎ接合２６を、形成する。
図２及び２Ａには、ｎチャネルデバイスのドレイン領域
２５も示されており、それはｎ形ポリシリコン層２３と
接触する。
ランジスタ１７及びトランジスタ１８間に配置された第
２のｎ形ポリシリコン層２３は、それぞれトランジスタ
１７及び１８のドレイン領域２４及び２５と、接触する
ようになる。この層はトランジスタ１７及び１８のドレ
イン領域を、相互接続する。ｎ形ポリシリコン相互接続
層２３及びｐチャネルトランジスタ１７のドレイン領域
２４は、図２及び２Ａに示された従来技術の相補デバイ
ス中で明らかに見られるｐ−ｎ接合２６を、形成する。
図２及び２Ａには、ｎチャネルデバイスのドレイン領域
２５も示されており、それはｎ形ポリシリコン層２３と
接触する。
【０００６】ダイオード効果は、ｐチャネルＴＦＴがｎ
−チャネルＦＥＴを駆動するために用いられるＳＲＡＭ
回路のような多くの電子回路において、各デバイスのド
レイン領域が相互に近接し、相互に又はポリシリコン層
とｐ−ｎ接合を形成するというように、きわめて重要な
問題となる。たとえば、一般的な回路構成において、Ｐ
ＭＯＳＴＦＴＦＥＴにより駆動されるＮＭＯＳＦＥＴ
は、プルーダウントランジスタとして用いられ、そのド
レインはＰＭＯＳＴＦＴのドレインと電気的かつ物理的
に接触する。これらの相補デバイスがＳＲＡＭメモリセ
ル中で用いられる時、‘ダイオード効果’はメモリセル
の安定性とソフトエラーへの耐性を、著しく消滅させ
る。
−チャネルＦＥＴを駆動するために用いられるＳＲＡＭ
回路のような多くの電子回路において、各デバイスのド
レイン領域が相互に近接し、相互に又はポリシリコン層
とｐ−ｎ接合を形成するというように、きわめて重要な
問題となる。たとえば、一般的な回路構成において、Ｐ
ＭＯＳＴＦＴＦＥＴにより駆動されるＮＭＯＳＦＥＴ
は、プルーダウントランジスタとして用いられ、そのド
レインはＰＭＯＳＴＦＴのドレインと電気的かつ物理的
に接触する。これらの相補デバイスがＳＲＡＭメモリセ
ル中で用いられる時、‘ダイオード効果’はメモリセル
の安定性とソフトエラーへの耐性を、著しく消滅させ
る。
【０００７】図３は２個の相補デバイス及びアクセス・
トランジスタ７及び８から成るＳＲＡＭセルを、概略的
に示す。ｐ−ｎ接合効果は、ダイオード９及び１０によ
り、表わされている。この具体的な回路は、プルーダウ
ン・トランジスタ１１及び１２を、たとえばＮＭＯＳト
ランジスタのようなｎチャネルデバイスとして、概略的
に描いている。プルーダウントランジスタはＴＦＴＰＭ
ＯＳトランジスタ１３及び１４により駆動され、そのソ
ース端子１５Ａ及び１５Ｂは電源Ｖｃｃに、共通して接
続されている。各相補デバイスを貫いて流れる図示され
た電流ＩＤは、ｐ−ｎ接合ダイオードにより生じる閾値
エネルギー障壁を越えるのに、十分な大きさでなければ
ならない。ｐ−ｎ接合が存在することにより生じるこの
電流に対する要求は、ＴＦＴを有するよう設計された半
導体デバイスに通常伴うトランジスタの高い密度を下る
働きをする。メモリ集積回路中のＳＲＡＭセルの数が減
るだけでなく、各セルはダイオード効果の結果、より多
くのパワーを消費する。
トランジスタ７及び８から成るＳＲＡＭセルを、概略的
に示す。ｐ−ｎ接合効果は、ダイオード９及び１０によ
り、表わされている。この具体的な回路は、プルーダウ
ン・トランジスタ１１及び１２を、たとえばＮＭＯＳト
ランジスタのようなｎチャネルデバイスとして、概略的
に描いている。プルーダウントランジスタはＴＦＴＰＭ
ＯＳトランジスタ１３及び１４により駆動され、そのソ
ース端子１５Ａ及び１５Ｂは電源Ｖｃｃに、共通して接
続されている。各相補デバイスを貫いて流れる図示され
た電流ＩＤは、ｐ−ｎ接合ダイオードにより生じる閾値
エネルギー障壁を越えるのに、十分な大きさでなければ
ならない。ｐ−ｎ接合が存在することにより生じるこの
電流に対する要求は、ＴＦＴを有するよう設計された半
導体デバイスに通常伴うトランジスタの高い密度を下る
働きをする。メモリ集積回路中のＳＲＡＭセルの数が減
るだけでなく、各セルはダイオード効果の結果、より多
くのパワーを消費する。
【０００８】他のトランジスタと積み重ねた構成におけ
るＴＦＴを用いる時、ダイオード効果を解決する１つの
提案は、ＴＦＴチャネル領域の形状を細工することに基
づく。しかし、この技術はｐ−ｎ接合を、“漏れを多
く”することにより、ダイオード効果を幾分減すだけで
ある。それはダイオード効果を完全又は本質的に、除去
するのではない。更に、この技術はＴＦＴ作製プロセス
において、様々な修正を必要とし、相補デバイスの製造
価格を上げる。
るＴＦＴを用いる時、ダイオード効果を解決する１つの
提案は、ＴＦＴチャネル領域の形状を細工することに基
づく。しかし、この技術はｐ−ｎ接合を、“漏れを多
く”することにより、ダイオード効果を幾分減すだけで
ある。それはダイオード効果を完全又は本質的に、除去
するのではない。更に、この技術はＴＦＴ作製プロセス
において、様々な修正を必要とし、相補デバイスの製造
価格を上げる。
【０００９】従って、必要とされ、有用となりうるもの
は、積み重ねた構成でＴＦＴを用いる相補デバイスで、
製造価格をほとんど又は全く上げることなく、ＴＦＴの
高速性及び高密度特性を利用しながら、ダイオード効果
を完全又は本質的に除去するように、製造されるもので
ある。
は、積み重ねた構成でＴＦＴを用いる相補デバイスで、
製造価格をほとんど又は全く上げることなく、ＴＦＴの
高速性及び高密度特性を利用しながら、ダイオード効果
を完全又は本質的に除去するように、製造されるもので
ある。
【００１０】本発明の目的 従って、本発明の目的は、ダイオード効果を完全又は本
質的に除去する相補半導体デバイスを、実現することで
ある。
質的に除去する相補半導体デバイスを、実現することで
ある。
【００１１】本発明の別の目的は、非常に安定な回路を
設計するために使用できる相補デバイスを、実現するこ
とである。
設計するために使用できる相補デバイスを、実現するこ
とである。
【００１２】本発明の更に別の目的は、駆動トランジス
タが高い電流駆動能力をもつ相補デバイスを、実現する
ことである。
タが高い電流駆動能力をもつ相補デバイスを、実現する
ことである。
【００１３】本発明の更に別の目的は、通常の製造プロ
セスからはずれることなく、高安定、高電流駆動相補デ
バイスを、実現することである。
セスからはずれることなく、高安定、高電流駆動相補デ
バイスを、実現することである。
【００１４】本発明の更に別の目的は、電流駆動が改善
されたＴＦＴを有する相補デバイスを、実現することで
ある。
されたＴＦＴを有する相補デバイスを、実現することで
ある。
【００１５】本発明の更に別の目的は、ＴＦＴを有し、
そのダイオード効果に対する解は、ＴＦＴチャネルの形
状に依存しない相補デバイスを、実現することである。
そのダイオード効果に対する解は、ＴＦＴチャネルの形
状に依存しない相補デバイスを、実現することである。
【００１６】本発明の更に別の目的は、エネルギー効率
のよい相補デバイスを、実現することである。
のよい相補デバイスを、実現することである。
【００１７】本発明の更に別の目的は、製造価格をほと
んど又は全く上げることなく、ダイオード効果が完全又
は本質的にない相補デバイスを、実現することである。
んど又は全く上げることなく、ダイオード効果が完全又
は本質的にない相補デバイスを、実現することである。
【００１８】本発明の要約 本発明に従うと、これまでに述べた高密度及び高速特性
をもつが、ダイオード効果は完全又は本質的に除去され
た相補デバイスが、実現される。相補デバイス内に、導
電性領域を加えると、ｐ形及びｎ形デバイスのチャネル
によって生じるダイオード効果を、実効的に回避できる
ことを、発明者は発見した。ｐチャネルデバイスからｎ
チャネルデバイスを分離するために用いられるｎ形又は
ｐ形ポリシリコン層も、ｐ−ｎ接合を生じる。これらの
ｐ−ｎ接合も、相補デバイス内に導電性材料を導入する
ことにより、除去できる。
をもつが、ダイオード効果は完全又は本質的に除去され
た相補デバイスが、実現される。相補デバイス内に、導
電性領域を加えると、ｐ形及びｎ形デバイスのチャネル
によって生じるダイオード効果を、実効的に回避できる
ことを、発明者は発見した。ｐチャネルデバイスからｎ
チャネルデバイスを分離するために用いられるｎ形又は
ｐ形ポリシリコン層も、ｐ−ｎ接合を生じる。これらの
ｐ−ｎ接合も、相補デバイス内に導電性材料を導入する
ことにより、除去できる。
【００１９】本発明の好ましい実施例において、タング
ステンシリサイド（ＷＳｉ2 ）層が、トランジスタのド
レイン領域間に置かれ、絶縁性ポリシリコン層に置き代
る。この導電性中間層は、駆動トランジスタのドレイン
を、プルーダウントランジスタのドレインへの分路とす
る。この層をつけ加えることによって、相補デバイスの
製造プロセスに、悪影響は、全く生じない。すなわち、
この導電層をつけ加えるために、通常の製造プロセスか
ら著しくはずれることはない。それによって、相補デバ
イスの製造価格は、ほとんど又は全く上昇しない。他の
導電性材料も使用できるが、応力が小さい材料で、非常
に良いエッチング選択性をもつため、ＷＳｉ2 の使用は
好ましい。
ステンシリサイド（ＷＳｉ2 ）層が、トランジスタのド
レイン領域間に置かれ、絶縁性ポリシリコン層に置き代
る。この導電性中間層は、駆動トランジスタのドレイン
を、プルーダウントランジスタのドレインへの分路とす
る。この層をつけ加えることによって、相補デバイスの
製造プロセスに、悪影響は、全く生じない。すなわち、
この導電層をつけ加えるために、通常の製造プロセスか
ら著しくはずれることはない。それによって、相補デバ
イスの製造価格は、ほとんど又は全く上昇しない。他の
導電性材料も使用できるが、応力が小さい材料で、非常
に良いエッチング選択性をもつため、ＷＳｉ2 の使用は
好ましい。
【００２０】本発明の別の実施例では、相互接続ポリシ
リコン層を完全に除くことなく、トランジスタのドレイ
ンの分路を作るために、ＷＳｉ2 層が用いられる。ポリ
シリコン層が分離及び相互接続層として用いられる時で
も、ドレイン領域に分路ができる多くの方法があること
が、当業者には明らかである。しかし、１つの領域から
別の領域へ、電気的に分路を作るという概念は、本発明
の中心的な概念である。Ｐ−ｎ接合の分路を作るための
相補デバイス内の導電層の具体的な位置及び構成は、デ
バイスの具体的な構造設計に依存する。電圧閾値効果及
びｐ−ｎ接合に通常付随したダイオード電流は、分路層
の追加により、完全又は本質的に除去される。ダイオー
ド回路から実効的に除去され、高電流駆動を有する安定
な回路が可能となる。
リコン層を完全に除くことなく、トランジスタのドレイ
ンの分路を作るために、ＷＳｉ2 層が用いられる。ポリ
シリコン層が分離及び相互接続層として用いられる時で
も、ドレイン領域に分路ができる多くの方法があること
が、当業者には明らかである。しかし、１つの領域から
別の領域へ、電気的に分路を作るという概念は、本発明
の中心的な概念である。Ｐ−ｎ接合の分路を作るための
相補デバイス内の導電層の具体的な位置及び構成は、デ
バイスの具体的な構造設計に依存する。電圧閾値効果及
びｐ−ｎ接合に通常付随したダイオード電流は、分路層
の追加により、完全又は本質的に除去される。ダイオー
ド回路から実効的に除去され、高電流駆動を有する安定
な回路が可能となる。
【００２１】実施例の記述 説明のため、本発明について、相補デバイスの２つの実
施例が示されている図４−５Ａを参照しながら、述べ
る。
施例が示されている図４−５Ａを参照しながら、述べ
る。
【００２２】本発明の原理に従うと、相補デバイス中の
ダイオード効果は、そのようなデバイス内に導電層を導
入することにより、本質的に除去できることを、発見し
た。驚いたことに、そのような方式で相補デバイスを構
成することにより、多くの重要な利点が得られる。すな
わち、（１）駆動トランジスタ中の電流駆動が、改善さ
れる；（２）相補デバイスのエネルギー効率が改善され
る；（３）相補デバイスは非常に安定に動作する。
ダイオード効果は、そのようなデバイス内に導電層を導
入することにより、本質的に除去できることを、発見し
た。驚いたことに、そのような方式で相補デバイスを構
成することにより、多くの重要な利点が得られる。すな
わち、（１）駆動トランジスタ中の電流駆動が、改善さ
れる；（２）相補デバイスのエネルギー効率が改善され
る；（３）相補デバイスは非常に安定に動作する。
【００２３】特許請求の範囲で規定し、ここで明らかに
する本発明の概念では、図２中に示されたｎ形ポリシリ
コン層２３が、ＷＳｉ2 のような導電性手段又は材料で
置き代えられ、それはｐ−ｎ接合又はダイオード効果
を、分路する。本発明の導電層２７が、図４及び４Ａに
示されている。ｐ形トランジスタ１７のドレインとポリ
シリコン層２３とで生じるｐ−ｎ接合は、ＷＳｉ2 導電
層２７により、除去される。また、導電層２７を挿入す
ることにより、トランジスタ１７及び１８間に、ｐ−ｎ
接合が形成されるのが、防止される。
する本発明の概念では、図２中に示されたｎ形ポリシリ
コン層２３が、ＷＳｉ2 のような導電性手段又は材料で
置き代えられ、それはｐ−ｎ接合又はダイオード効果
を、分路する。本発明の導電層２７が、図４及び４Ａに
示されている。ｐ形トランジスタ１７のドレインとポリ
シリコン層２３とで生じるｐ−ｎ接合は、ＷＳｉ2 導電
層２７により、除去される。また、導電層２７を挿入す
ることにより、トランジスタ１７及び１８間に、ｐ−ｎ
接合が形成されるのが、防止される。
【００２４】本発明の別の実施例が、図５に示されてい
る。この図には、図５Ａに示されたデバイスの断面が示
されており、ＷＳｉ2 層２８がトランジスタ１７とｎ形
ポリシリコン層２３の間に挿入されている。上述のよう
にＷＳｉ2 層を加えることにより、ｎ形ポリシリコン層
の有利な分離特性を保ったまま、ｐ−ｎ接合効果を打ち
消す働きが得られる。
る。この図には、図５Ａに示されたデバイスの断面が示
されており、ＷＳｉ2 層２８がトランジスタ１７とｎ形
ポリシリコン層２３の間に挿入されている。上述のよう
にＷＳｉ2 層を加えることにより、ｎ形ポリシリコン層
の有利な分離特性を保ったまま、ｐ−ｎ接合効果を打ち
消す働きが得られる。
【００２５】上述のように、ダイオード又はｐ−ｎ接合
効果をもたない相補デバイスは、図３に示されるような
ＳＲＡＭセルを、設計するために、組合せることができ
る。改善されたＳＲＡＭセルはダイオード９及び１０が
除かれた本発明のデバイスとともに、設計できる。ここ
で述べ本発明の特許請求の範囲で規定された相補構成を
利用する他の回路は、本発明のデバイスの改善された特
性をもつことができる。
効果をもたない相補デバイスは、図３に示されるような
ＳＲＡＭセルを、設計するために、組合せることができ
る。改善されたＳＲＡＭセルはダイオード９及び１０が
除かれた本発明のデバイスとともに、設計できる。ここ
で述べ本発明の特許請求の範囲で規定された相補構成を
利用する他の回路は、本発明のデバイスの改善された特
性をもつことができる。
【００２６】相補デバイスの具体的な構造の設計にかか
わらず、半導体材料の各種層と導電層の使用により形成
される好ましくないｐ−ｎ接合を、分路により除くとい
う概念は、本発明の主な視点である。
わらず、半導体材料の各種層と導電層の使用により形成
される好ましくないｐ−ｎ接合を、分路により除くとい
う概念は、本発明の主な視点である。
【００２７】本発明のデバイスは、薄膜トランジスタを
用いた電子回路の設計及び作製で、最も有用であること
を、示した。しかし、本発明の実施例に対する各種の修
正が、当業者には容易に考えられるであろう。たとえ
ば、図面と関連した先の節での議論は、たとえばｐ形デ
バイスのような第１の極性を有する駆動トランジスタ及
びたとえばｎ形デバイスのような第２の極性を有するプ
ルーダウントランジスタを有する相補デバイスに焦点を
当てたが、本発明はまた第１の極性がｎ形で、第２の極
性がｐ形である相補デバイスも想定していることに、注
意すべきである。別の例では、ｎ形及びｐ形ポリシリコ
ン層の両方から成る相互接続半導体を有し、それら相互
に対し、かつトランジスタのドレインに対し、これらの
層を具体的に配置することによって生じるあらゆるｐ−
ｎ接合を分路するために挿入された導電層を有する。更
に別の例では、用いられている具体的な作製プロセスに
適合するＷＳｉ以外の各種型の導電層を使用する。すべ
てのそのような修正及び変形は、本発明の特許請求の範
囲で規定される本発明の視野及び精神内と、みなされ
る。
用いた電子回路の設計及び作製で、最も有用であること
を、示した。しかし、本発明の実施例に対する各種の修
正が、当業者には容易に考えられるであろう。たとえ
ば、図面と関連した先の節での議論は、たとえばｐ形デ
バイスのような第１の極性を有する駆動トランジスタ及
びたとえばｎ形デバイスのような第２の極性を有するプ
ルーダウントランジスタを有する相補デバイスに焦点を
当てたが、本発明はまた第１の極性がｎ形で、第２の極
性がｐ形である相補デバイスも想定していることに、注
意すべきである。別の例では、ｎ形及びｐ形ポリシリコ
ン層の両方から成る相互接続半導体を有し、それら相互
に対し、かつトランジスタのドレインに対し、これらの
層を具体的に配置することによって生じるあらゆるｐ−
ｎ接合を分路するために挿入された導電層を有する。更
に別の例では、用いられている具体的な作製プロセスに
適合するＷＳｉ以外の各種型の導電層を使用する。すべ
てのそのような修正及び変形は、本発明の特許請求の範
囲で規定される本発明の視野及び精神内と、みなされ
る。
【図１】直列に接続されたｐ−チャネル及びｎ−チャネ
ルを有する従来技術の相補デバイスの概略図。
ルを有する従来技術の相補デバイスの概略図。
【図２】図１に示された従来技術の相補回路の構造の透
視図。
視図。
【図２Ａ】図２の２Ａ−２Ａに沿ってとった従来技術の
断面図。
断面図。
【図３】従来技術の一対の従来技術で構成されたＳＲＡ
Ｍセルの概略図。
Ｍセルの概略図。
【図４】本発明の第１の実施例の相補デバイスの概略
図。
図。
【図４Ａ】図４の線４Ａ−４Ａに沿ってとった本発明の
相補デバイスの断面図。
相補デバイスの断面図。
【図５】本発明の第２の実施例の透視図。
【図５Ａ】図５の線５Ａ−５Ａに沿ってとった本発明の
断面図。
断面図。
１ 相補回路 ２ ｐチャネルトランジスタ ３ ｎチャネルトランジスタ ４、５ ドレイン ６ ｐ−ｎ接合 ７、８ アクセストランジスタ ９、１０ ダイオード １１、１２ プルーダウントランジスタ １３、１４ ＴＦＴＰＭＯＳトランジスタ １５Ａ、１５Ｂ ソース端子 １６ ポリシリコン層 １７、１８ トランジスタ １９ ゲート領域 ２０ ソース領域 ２１ （本文中で使われていない） ２２ ソース領域 ２３ ポリシリコン層、ポリシリコン相互接続層 ２４、２５ ドレイン領域 ２６ ｐ−ｎ接合 ２７ 導電層 ２８ ＷＳｉ2 層 ２９ （本文中で使われていない）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ａ (72)発明者 チュン−ティン リウ アメリカ合衆国 07922 ニュージャーシ ィ，バークレイ ハイツ，グランドヴュー アヴェニュー 70
Claims (25)
- 【請求項１】 ドレイン領域を有する第１の極性の薄膜
電界効果トランジスタ；ドレイン領域を有する第２の極
性の電界効果トランジスタ及びダイオード効果を除くた
め、前記ドレイン領域と、物性的かつ電気的接触を作る
よう配置された導電性手段を含むダイオード効果を除く
ための相補電界効果デバイス。 - 【請求項２】 前記導電性手段はＷＳｉ2 を含む請求項
１記載のデバイス。 - 【請求項３】 前記薄膜電界効果トランジスタは、ＰＭ
ＯＳを含む請求項２記載のデバイス。 - 【請求項４】 前記電界効果トランジスタは、ＮＭＯＳ
を含む請求項３記載のデバイス。 - 【請求項５】 前記薄膜電界効果トランジスタはＮＭＯ
Ｓを含む請求項２記載のデバイス。 - 【請求項６】 前記電界効果トランジスタは、ＰＭＯＳ
を含む請求項５記載のデバイス。 - 【請求項７】 ドレイン領域を有する第１の極性の薄膜
電界効果トランジスタ ドレイン領域を有する第２の極性の電界効果トランジス
タ；ダイオード効果を除くため、前記領域と物理的及び
電気的接触を作るよう、前記領域間に配置された導電性
手段を含むダイオード効果を除くための相補電界効果ト
ランジスタ。 - 【請求項８】 前記導電性材料はＷＳｉ2 を含む請求項
７記載のデバイス。 - 【請求項９】 前記薄膜電界効果トランジスタは、ＰＭ
ＯＳを含む請求項８記載のデバイス。 - 【請求項１０】 前記電界効果トランジスタは、ＮＭＯ
Ｓを含む請求項９記載のデバイス。 - 【請求項１１】 前記薄膜電界効果トランジスタは、Ｎ
ＭＯＳを含む請求項８記載のデバイス。 - 【請求項１２】 前記電界効果トランジスタは、ＰＭＯ
Ｓを含む請求項１１記載のデバイス。 - 【請求項１３】 ドレイン領域を有する第１の極性の薄
膜電界効果トランジスタ；ドレイン領域を有する第２の
極性の電界効果トランジスタ；前記ドレイン領域を相互
に分離するため配置された半導体材料の層；前記ダイオ
ード効果を除去するため、前記薄膜トランジスタの前記
ドレイン領域及び前記半導体材料と、物理的かつ電気的
に接触するよう配置された第１の導電性手段及び前記ダ
イオード効果を除去するため、前記電界効果トランジス
タの前記ドレイン領域及び前記半導体材料と、物理的か
つ電気的に接触するよう配置された第２の導電性手段を
含むダイオード効果を除去するための相補電界効果デバ
イス。 - 【請求項１４】 前記第１及び第２の導電性手段はＷＳ
ｉ2 を含む請求項１３記載のデバイス。 - 【請求項１５】 前記薄膜電界効果トランジスタは、Ｐ
ＭＯＳを含む請求項１４記載のデバイス。 - 【請求項１６】 前記電界効果トランジスタは、ＮＭＯ
Ｓを含む請求項１５記載のデバイス。 - 【請求項１７】 前記薄膜電界効果トランジスタは、Ｎ
ＭＯＳを含む請求項１４記載のデバイス。 - 【請求項１８】 前記電界効果トランジスタは、ＰＭＯ
Ｓを含む請求項１７記載のデバイス。 - 【請求項１９】 ドレインを有する第１の極性の薄膜電
界効果トランジスタ；ドレインを有する第２の極性の電
界効果トランジスタ；前記領域間に配置された半導体材
料の層；ダイオード効果を除去するために、前記薄膜ト
ランジスタの前記ドレイン領域と前記半導体材料に、物
理的かつ電気的に接触するよう配置された第１の導電性
手段；ダイオード効果を除去するために、前記電界効果
トランジスタの前記ドレイン領域と前記半導体材料に、
物理的かつ電気的に接触するよう配置された第２の導電
性手段を含むダイオード効果を除去するための相補電界
効果デバイス。 - 【請求項２０】 前記第１及び第２の導電性手段は、Ｗ
Ｓｉ2 を含む請求項１９記載のデバイス。 - 【請求項２１】 前記薄膜電界効果トランジスタは、Ｐ
ＭＯＳを含む請求項２０記載のデバイス。 - 【請求項２２】 前記電界効果トランジスタは、ＮＭＯ
Ｓを含む請求項２１記載のデバイス。 - 【請求項２３】 前記薄膜電界効果トランジスタは、Ｎ
ＭＯＳを含む請求項２０記載のデバイス。 - 【請求項２４】 前記電界効果トランジスタは、ＰＭＯ
Ｓを含む請求項２３記載のデバイス。 - 【請求項２５】 第１の相補デバイス； 第２の相補デバイス ダイオード効果を除去するために、相補デバイス内に配
置された導電性手段を含むダイオード効果を除去するた
めのＳＲＡＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29825894A | 1994-08-30 | 1994-08-30 | |
| US08/298258 | 1994-08-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878536A true JPH0878536A (ja) | 1996-03-22 |
Family
ID=23149736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221236A Withdrawn JPH0878536A (ja) | 1994-08-30 | 1995-08-30 | 改善された電流駆動を有する薄膜トランジスタを用いた相補デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5625200A (ja) |
| JP (1) | JPH0878536A (ja) |
| KR (1) | KR960009226A (ja) |
| TW (1) | TW353230B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917095B1 (en) | 2000-05-30 | 2005-07-12 | Altera Corporation | Integrated radio frequency circuits |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW353230B (en) * | 1994-08-30 | 1999-02-21 | At & T Corp | Complementary devices using thin film transistors with improved current drive |
| US5640342A (en) * | 1995-11-20 | 1997-06-17 | Micron Technology, Inc. | Structure for cross coupled thin film transistors and static random access memory cell |
| US6201267B1 (en) | 1999-03-01 | 2001-03-13 | Rensselaer Polytechnic Institute | Compact low power complement FETs |
| US6649935B2 (en) * | 2001-02-28 | 2003-11-18 | International Business Machines Corporation | Self-aligned, planarized thin-film transistors, devices employing the same |
| US6717234B2 (en) * | 2002-05-01 | 2004-04-06 | Hewlett-Packard Development Company, L.P. | Resistive memory for data storage devices |
| KR100687431B1 (ko) * | 2004-12-30 | 2007-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164166A (ja) * | 1984-09-06 | 1986-04-02 | Toshiba Corp | 半導体装置 |
| JPS62247559A (ja) * | 1986-04-18 | 1987-10-28 | Fujitsu Ltd | Ｃｍｏｓインバ−タの構造 |
| JP3074758B2 (ja) * | 1991-03-28 | 2000-08-07 | 日本電気株式会社 | スタティック半導体記憶装置及びその製造方法 |
| TW353230B (en) * | 1994-08-30 | 1999-02-21 | At & T Corp | Complementary devices using thin film transistors with improved current drive |
-
1995
- 1995-02-08 TW TW084101058A patent/TW353230B/zh active
- 1995-08-29 KR KR1019950027045A patent/KR960009226A/ko not_active Application Discontinuation
- 1995-08-30 JP JP7221236A patent/JPH0878536A/ja not_active Withdrawn
- 1995-12-14 US US08/572,196 patent/US5625200A/en not_active Expired - Lifetime
-
1997
- 1997-04-28 US US08/848,141 patent/US6054722A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917095B1 (en) | 2000-05-30 | 2005-07-12 | Altera Corporation | Integrated radio frequency circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| US5625200A (en) | 1997-04-29 |
| US6054722A (en) | 2000-04-25 |
| TW353230B (en) | 1999-02-21 |
| KR960009226A (ko) | 1996-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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