JP2003273220A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003273220A JP2003273220A JP2002068118A JP2002068118A JP2003273220A JP 2003273220 A JP2003273220 A JP 2003273220A JP 2002068118 A JP2002068118 A JP 2002068118A JP 2002068118 A JP2002068118 A JP 2002068118A JP 2003273220 A JP2003273220 A JP 2003273220A
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- Japan
- Prior art keywords
- wiring layer
- fuse
- semiconductor device
- layer
- wiring
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 冗長救済用のヒューズ構造を含む半導体装置
の製造方法に係わり、下地層間膜へのダメージを低くし
ヒューズのみの選択的溶断が可能なヒューズ構造を提起
することを目的とする。 【解決手段】 半導体製造装置の製造方法であって、半
導体基板に形成されたヒューズを含む多層配線を有する
半導体装置の製造方法であって第１の配線層をヒューズ
の一部として形成する工程と、前記第１の配線層よりも
エレクトロマイグレーション（ＥＭ）の高い第２の配線
層を形成する工程と、前記第１の配線層を溶断する工程
とを含む。
の製造方法に係わり、下地層間膜へのダメージを低くし
ヒューズのみの選択的溶断が可能なヒューズ構造を提起
することを目的とする。 【解決手段】 半導体製造装置の製造方法であって、半
導体基板に形成されたヒューズを含む多層配線を有する
半導体装置の製造方法であって第１の配線層をヒューズ
の一部として形成する工程と、前記第１の配線層よりも
エレクトロマイグレーション（ＥＭ）の高い第２の配線
層を形成する工程と、前記第１の配線層を溶断する工程
とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の冗長
救済技術に係り、特にヒューズを切断する際に課題であ
る下地へのダメージを回避する有効なヒューズ構造に関
する。
救済技術に係り、特にヒューズを切断する際に課題であ
る下地へのダメージを回避する有効なヒューズ構造に関
する。
【０００２】
【従来の技術】ＬＳＩのメモリにおいて高歩留りを得る
ためには冗長救済を行うことは必須の技術となってい
る。不良セルを冗長救済し正常セルと置き換え機能させ
るためリダンダンシー技術を使用している。この冗長救
済はＷａｆｅｒの製造後、形成されたヒューズを溶断す
ることにより行い、上記目的を達成する。
ためには冗長救済を行うことは必須の技術となってい
る。不良セルを冗長救済し正常セルと置き換え機能させ
るためリダンダンシー技術を使用している。この冗長救
済はＷａｆｅｒの製造後、形成されたヒューズを溶断す
ることにより行い、上記目的を達成する。
【０００３】上記ヒューズの溶断方式にはレーザービー
ムによるものと電流によるものとがあるが、Ｃｕ配線プ
ロセスにおいてはヒューズ部のみをＡｌで形成しレーザ
ービームによる方式が一般的である。ヒューズ部をＣｕ
で形成しない理由としてはＡｌの融点が６６０℃である
のに対してＣｕの融点は１０８３℃であり溶断するには
高いエネルギーが必要であり周辺配線へのダメージが大
きくなるためである。図１に従来例の半導体製造装置に
おける一例として配線層、ヒューズ８Ｆが形成された断
面図を示す。図中１はＳｉ基板、２、５、１０は絶縁
膜、３はＴｉＮ／ＴｉまたはＴｉＮからなるバリアメタ
ル層、４、６はＣｕのデュアルダマシン配線層、７はバ
リアメタル層（兼エッチングストッパー層）、８はＡｌ
合金（Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉ）またはＡｌ
（以後Ａｌ合金と称す）、８Ｆはヒューズ構造を示す。
現在、半導体装置の冗長救済を行う場合、Ｃｕ配線プロ
セスではヒューズ部をＡｌを主とした材料で形成されて
いる。不良セルに対応したアドレス線またはデータ線に
接続されるヒューズを切断することによって上記置き換
えを行う。
ムによるものと電流によるものとがあるが、Ｃｕ配線プ
ロセスにおいてはヒューズ部のみをＡｌで形成しレーザ
ービームによる方式が一般的である。ヒューズ部をＣｕ
で形成しない理由としてはＡｌの融点が６６０℃である
のに対してＣｕの融点は１０８３℃であり溶断するには
高いエネルギーが必要であり周辺配線へのダメージが大
きくなるためである。図１に従来例の半導体製造装置に
おける一例として配線層、ヒューズ８Ｆが形成された断
面図を示す。図中１はＳｉ基板、２、５、１０は絶縁
膜、３はＴｉＮ／ＴｉまたはＴｉＮからなるバリアメタ
ル層、４、６はＣｕのデュアルダマシン配線層、７はバ
リアメタル層（兼エッチングストッパー層）、８はＡｌ
合金（Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉ）またはＡｌ
（以後Ａｌ合金と称す）、８Ｆはヒューズ構造を示す。
現在、半導体装置の冗長救済を行う場合、Ｃｕ配線プロ
セスではヒューズ部をＡｌを主とした材料で形成されて
いる。不良セルに対応したアドレス線またはデータ線に
接続されるヒューズを切断することによって上記置き換
えを行う。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな方法では、レーザービームの照射時にヒューズ８Ｆ
部の周辺はＡｌの融点（６６０℃）が異常に上昇し下地
層間膜５にダメージを与え層間膜にクラックが入るなど
の影響が出るなどの課題を生ずる。
うな方法では、レーザービームの照射時にヒューズ８Ｆ
部の周辺はＡｌの融点（６６０℃）が異常に上昇し下地
層間膜５にダメージを与え層間膜にクラックが入るなど
の影響が出るなどの課題を生ずる。
【０００５】上記冗長救済技術において今後の微細プロ
セスとなるＣｕ配線プロセスにおいても同様にヒューズ
下地にダメージを与える可能性が高い。本発明は現状よ
りも微細なプロセスにおいて上記課題を解決すべく下地
へのダメージを与えずヒューズのみの選択的溶断を可能
とする冗長救済技術を提起するものである。
セスとなるＣｕ配線プロセスにおいても同様にヒューズ
下地にダメージを与える可能性が高い。本発明は現状よ
りも微細なプロセスにおいて上記課題を解決すべく下地
へのダメージを与えずヒューズのみの選択的溶断を可能
とする冗長救済技術を提起するものである。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため、半導体基板上に形成された冗長回路用のヒュ
ーズを含む多層配線を有する半導体装置において、ヒュ
ーズとして形成される第１の配線層が第１の配線層より
もエレクトロマイグレーション（以下、ＥＭと呼ぶ）の
強い第２の配線層で介されてヒューズとして用いられる
ものである。
するため、半導体基板上に形成された冗長回路用のヒュ
ーズを含む多層配線を有する半導体装置において、ヒュ
ーズとして形成される第１の配線層が第１の配線層より
もエレクトロマイグレーション（以下、ＥＭと呼ぶ）の
強い第２の配線層で介されてヒューズとして用いられる
ものである。
【０００７】
【発明の実施の形態】以下本発明の実施の形態を図に基
づいて説明する。
づいて説明する。
【０００８】図２は本発明に係る半導体装置におけるヒ
ューズ部を含む断面図であり配線層がＣｕのデュアルダ
マシン配線により形成され、ヒューズがＲＩＥにより形
成されたものである。図中１はＳｉ基板、２、５、１０
は絶縁膜、３はＴｉＮ／ＴｉまたはＴｉＮからなるバリ
アメタル層、４、６、９はＣｕのデュアルダマシン配線
層、７はバリアメタル（兼エッチングストッパー層）、
８はＡｌ合金（Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉ）ま
たはＡｌ（以後Ａｌ合金と称す）、８Ｆはヒューズ構造
を示す。
ューズ部を含む断面図であり配線層がＣｕのデュアルダ
マシン配線により形成され、ヒューズがＲＩＥにより形
成されたものである。図中１はＳｉ基板、２、５、１０
は絶縁膜、３はＴｉＮ／ＴｉまたはＴｉＮからなるバリ
アメタル層、４、６、９はＣｕのデュアルダマシン配線
層、７はバリアメタル（兼エッチングストッパー層）、
８はＡｌ合金（Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉ）ま
たはＡｌ（以後Ａｌ合金と称す）、８Ｆはヒューズ構造
を示す。
【０００９】次に図３、図４及び図２により本発明の半
導体装置の製造方法を説明する。フロントエンド工程が
形成された後、図３に示すように多層のＣｕデュアルダ
マシン配線層４、６を形成する。デュアルダマシン配線
は、層間絶縁膜２、５にリソグラフィ及びエッチングに
より配線溝及びコンタクトを開口し、開口部を含む層間
絶縁膜上に配線材料を体積した後にメタルＣＭＰ（Chem
ical Mechanical Polishing）を行うことにより形成さ
れる。この例では４、６が順次形成される。
導体装置の製造方法を説明する。フロントエンド工程が
形成された後、図３に示すように多層のＣｕデュアルダ
マシン配線層４、６を形成する。デュアルダマシン配線
は、層間絶縁膜２、５にリソグラフィ及びエッチングに
より配線溝及びコンタクトを開口し、開口部を含む層間
絶縁膜上に配線材料を体積した後にメタルＣＭＰ（Chem
ical Mechanical Polishing）を行うことにより形成さ
れる。この例では４、６が順次形成される。
【００１０】次にＣＶＤ（Chemical Vapor Depositio
n）あるいはスパッタリングにより成膜し、リソグラフ
ィ、エッチングによりバリアメタル層（兼エッチングス
トッパー層）７を形成する。このバリアメタル層７は次
工程で形成されるヒューズ構造８Ｆのエッチング時に使
用される塩素系ガスによるＣｕデュアルダマシン配線層
６の腐食を回避するためのものでありＴｉ、Ｖ、Ｃｒ、
Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ等の高融点金属のシ
リサイドや窒化物あるいはこれら高融点金属とＳｉとＮ
とを含む組成の材料等が上げられる。
n）あるいはスパッタリングにより成膜し、リソグラフ
ィ、エッチングによりバリアメタル層（兼エッチングス
トッパー層）７を形成する。このバリアメタル層７は次
工程で形成されるヒューズ構造８Ｆのエッチング時に使
用される塩素系ガスによるＣｕデュアルダマシン配線層
６の腐食を回避するためのものでありＴｉ、Ｖ、Ｃｒ、
Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ等の高融点金属のシ
リサイドや窒化物あるいはこれら高融点金属とＳｉとＮ
とを含む組成の材料等が上げられる。
【００１１】次に図４に示すようにＴｉＮ／Ｔｉまたは
ＴｉＮなどからなるバリアメタル層３、Ａｌ合金(Ａｌ
−Ｓｉ−ＣｕもしくはＡｌ−Ｓｉ)またはＡｌからなる
配線層８、ＴｉＮ／ＴｉまたはＴｉＮなどからなるバリ
アメタル層３をこの順序でスパッタリングにより成膜し
た後、リソグラフィ及びエッチングによりヒューズ８Ｆ
を形成する。
ＴｉＮなどからなるバリアメタル層３、Ａｌ合金(Ａｌ
−Ｓｉ−ＣｕもしくはＡｌ−Ｓｉ)またはＡｌからなる
配線層８、ＴｉＮ／ＴｉまたはＴｉＮなどからなるバリ
アメタル層３をこの順序でスパッタリングにより成膜し
た後、リソグラフィ及びエッチングによりヒューズ８Ｆ
を形成する。
【００１２】次に図２に示すようにＣｕデュアルダマシ
ン配線層９を形成する。
ン配線層９を形成する。
【００１３】以上の本発明の半導体装置及びその製造方
法によれば、ヒューズの主要部を他の多層配線よりも比
抵抗の高い材料で形成するためヒューズを介したＣｕデ
ュアルダマシン配線層９にある電流を印加するとＣｕは
溶断せずＡｌのみを溶断できることになる。その電流を
印加することにより選択的にヒューズ構造のみを溶断す
ることが可能となり、従来の下地層間膜へのダメージを
低くすることができる。
法によれば、ヒューズの主要部を他の多層配線よりも比
抵抗の高い材料で形成するためヒューズを介したＣｕデ
ュアルダマシン配線層９にある電流を印加するとＣｕは
溶断せずＡｌのみを溶断できることになる。その電流を
印加することにより選択的にヒューズ構造のみを溶断す
ることが可能となり、従来の下地層間膜へのダメージを
低くすることができる。
【００１４】上記においてはヒューズを下層から３層目
の配線間に配置した例を示したが、設計回路によりどの
層においても形成可能である。
の配線間に配置した例を示したが、設計回路によりどの
層においても形成可能である。
【００１５】
【発明の効果】以上より本発明によればヒューズを他の
多層配線よりもＥＭの弱い材料で形成しているので、ヒ
ューズ付近の多層配線を溶断させず、下地層間膜へのダ
メージも小さくしヒューズのみを選択的に溶断すること
ができる。
多層配線よりもＥＭの弱い材料で形成しているので、ヒ
ューズ付近の多層配線を溶断させず、下地層間膜へのダ
メージも小さくしヒューズのみを選択的に溶断すること
ができる。
【図１】従来の半導体装置の製造方法を示す工程断面図
【図２】本発明による半導体装置の製造方法を示す工程
断面図
断面図
【図３】本発明の製造方法における一工程段階の断面図
【図４】本発明の同製造方法における後続の一工程段階
の断面図
の断面図
１ Ｓｉ基板
２、５、１０ 絶縁膜
３ バリアメタル層（ＴｉＮ／ＴｉまたはＴｉＮ）
４、６、９ デュアルダマシン配線層（Ｃｕ）
７ バリアメタル層（兼エッチングストッパー層）
８ Ａｌ合金（Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉ）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH07 HH08 HH18 HH33 JJ01
JJ07 JJ08 JJ18 JJ33 KK11
KK18 KK33 MM02 MM12 MM13
PP06 PP15 VV11
5F064 EE23 EE31 EE32 FF02 FF27
FF29 FF32 FF33 GG05
Claims (8)
- 【請求項１】 半導体基板に形成されたヒューズを含む
多層配線を有する半導体装置であって第１の配線層がヒ
ューズとして用いられ、第１の配線層よりもエレクトロ
マイグレーションの強い材料及び構造で形成された第２
の配線層間にヒューズを介していることを特徴とする半
導体装置。 - 【請求項２】 前記第１の配線層の上層に前記第２の配
線層を形成していることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記第１の配線層が前記第２の配線層よ
りも比抵抗が高いことを特徴とする請求項１記載の半導
体装置。 - 【請求項４】 前記第２の配線層がＣｕを主成分とする
材料からなり、前記第１の配線層がＡｌ、Ｍｇ、Ｓｒ、
Ｂａ、Ｚｎ、Ｉｎ、Ｇｅ、Ｓｎ、Ｐｂ、Ｓｂ、Ｂｉのい
ずれかであることを特徴とする請求項１記載の半導体装
置。 - 【請求項５】 半導体基板に形成されたヒューズを含む
多層配線を有する半導体装置の製造方法であって第１の
配線層をヒューズの一部として形成する工程と、前記第
１の配線層よりもエレクトロマイグレーションの高い第
２の配線層を形成する工程と、前記第１の配線層を溶断
する工程と、を含むことを特徴とする半導体製造装置の
製造方法。 - 【請求項６】 前記第２の配線層を形成した後に、前記
第１の配線層を前記第２の配線層より上層において形成
する工程を含むことを特徴とする請求項５記載の半導体
製造装置の製造方法。 - 【請求項７】 前記第１の配線層を他のすべての前記多
層配線よりも上層において形成する工程を含むことを特
徴とする請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記第１の配線層が前記第２の配線層よ
りも比抵抗が高いことを特徴とする請求項５記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002068118A JP2003273220A (ja) | 2002-03-13 | 2002-03-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002068118A JP2003273220A (ja) | 2002-03-13 | 2002-03-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003273220A true JP2003273220A (ja) | 2003-09-26 |
Family
ID=29199290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002068118A Pending JP2003273220A (ja) | 2002-03-13 | 2002-03-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003273220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8357991B2 (en) | 2008-11-12 | 2013-01-22 | Renesas Electronics Corporation | Semiconductor device having interconnect structure for MIM capacitor and fuse elements |
| JP2018148091A (ja) * | 2017-03-07 | 2018-09-20 | エイブリック株式会社 | 半導体装置 |
-
2002
- 2002-03-13 JP JP2002068118A patent/JP2003273220A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8357991B2 (en) | 2008-11-12 | 2013-01-22 | Renesas Electronics Corporation | Semiconductor device having interconnect structure for MIM capacitor and fuse elements |
| JP2018148091A (ja) * | 2017-03-07 | 2018-09-20 | エイブリック株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040927 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| RD01 | Notification of change of attorney |
Effective date: 20050706 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070215 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080115 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080527 |