JP2003273220A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003273220A JP2003273220A JP2002068118A JP2002068118A JP2003273220A JP 2003273220 A JP2003273220 A JP 2003273220A JP 2002068118 A JP2002068118 A JP 2002068118A JP 2002068118 A JP2002068118 A JP 2002068118A JP 2003273220 A JP2003273220 A JP 2003273220A
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Abstract
の製造方法に係わり、下地層間膜へのダメージを低くし
ヒューズのみの選択的溶断が可能なヒューズ構造を提起
することを目的とする。 【解決手段】 半導体製造装置の製造方法であって、半
導体基板に形成されたヒューズを含む多層配線を有する
半導体装置の製造方法であって第1の配線層をヒューズ
の一部として形成する工程と、前記第1の配線層よりも
エレクトロマイグレーション(EM)の高い第2の配線
層を形成する工程と、前記第1の配線層を溶断する工程
とを含む。
Description
救済技術に係り、特にヒューズを切断する際に課題であ
る下地へのダメージを回避する有効なヒューズ構造に関
する。
ためには冗長救済を行うことは必須の技術となってい
る。不良セルを冗長救済し正常セルと置き換え機能させ
るためリダンダンシー技術を使用している。この冗長救
済はWaferの製造後、形成されたヒューズを溶断す
ることにより行い、上記目的を達成する。
ムによるものと電流によるものとがあるが、Cu配線プ
ロセスにおいてはヒューズ部のみをAlで形成しレーザ
ービームによる方式が一般的である。ヒューズ部をCu
で形成しない理由としてはAlの融点が660℃である
のに対してCuの融点は1083℃であり溶断するには
高いエネルギーが必要であり周辺配線へのダメージが大
きくなるためである。図1に従来例の半導体製造装置に
おける一例として配線層、ヒューズ8Fが形成された断
面図を示す。図中1はSi基板、2、5、10は絶縁
膜、3はTiN/TiまたはTiNからなるバリアメタ
ル層、4、6はCuのデュアルダマシン配線層、7はバ
リアメタル層(兼エッチングストッパー層)、8はAl
合金(Al−Si−CuまたはAl−Si)またはAl
(以後Al合金と称す)、8Fはヒューズ構造を示す。
現在、半導体装置の冗長救済を行う場合、Cu配線プロ
セスではヒューズ部をAlを主とした材料で形成されて
いる。不良セルに対応したアドレス線またはデータ線に
接続されるヒューズを切断することによって上記置き換
えを行う。
うな方法では、レーザービームの照射時にヒューズ8F
部の周辺はAlの融点(660℃)が異常に上昇し下地
層間膜5にダメージを与え層間膜にクラックが入るなど
の影響が出るなどの課題を生ずる。
セスとなるCu配線プロセスにおいても同様にヒューズ
下地にダメージを与える可能性が高い。本発明は現状よ
りも微細なプロセスにおいて上記課題を解決すべく下地
へのダメージを与えずヒューズのみの選択的溶断を可能
とする冗長救済技術を提起するものである。
するため、半導体基板上に形成された冗長回路用のヒュ
ーズを含む多層配線を有する半導体装置において、ヒュ
ーズとして形成される第1の配線層が第1の配線層より
もエレクトロマイグレーション(以下、EMと呼ぶ)の
強い第2の配線層で介されてヒューズとして用いられる
ものである。
づいて説明する。
ューズ部を含む断面図であり配線層がCuのデュアルダ
マシン配線により形成され、ヒューズがRIEにより形
成されたものである。図中1はSi基板、2、5、10
は絶縁膜、3はTiN/TiまたはTiNからなるバリ
アメタル層、4、6、9はCuのデュアルダマシン配線
層、7はバリアメタル(兼エッチングストッパー層)、
8はAl合金(Al−Si−CuまたはAl−Si)ま
たはAl(以後Al合金と称す)、8Fはヒューズ構造
を示す。
導体装置の製造方法を説明する。フロントエンド工程が
形成された後、図3に示すように多層のCuデュアルダ
マシン配線層4、6を形成する。デュアルダマシン配線
は、層間絶縁膜2、5にリソグラフィ及びエッチングに
より配線溝及びコンタクトを開口し、開口部を含む層間
絶縁膜上に配線材料を体積した後にメタルCMP(Chem
ical Mechanical Polishing)を行うことにより形成さ
れる。この例では4、6が順次形成される。
n)あるいはスパッタリングにより成膜し、リソグラフ
ィ、エッチングによりバリアメタル層(兼エッチングス
トッパー層)7を形成する。このバリアメタル層7は次
工程で形成されるヒューズ構造8Fのエッチング時に使
用される塩素系ガスによるCuデュアルダマシン配線層
6の腐食を回避するためのものでありTi、V、Cr、
Zr、Nb、Mo、Hf、Ta、W等の高融点金属のシ
リサイドや窒化物あるいはこれら高融点金属とSiとN
とを含む組成の材料等が上げられる。
TiNなどからなるバリアメタル層3、Al合金(Al
−Si−CuもしくはAl−Si)またはAlからなる
配線層8、TiN/TiまたはTiNなどからなるバリ
アメタル層3をこの順序でスパッタリングにより成膜し
た後、リソグラフィ及びエッチングによりヒューズ8F
を形成する。
ン配線層9を形成する。
法によれば、ヒューズの主要部を他の多層配線よりも比
抵抗の高い材料で形成するためヒューズを介したCuデ
ュアルダマシン配線層9にある電流を印加するとCuは
溶断せずAlのみを溶断できることになる。その電流を
印加することにより選択的にヒューズ構造のみを溶断す
ることが可能となり、従来の下地層間膜へのダメージを
低くすることができる。
の配線間に配置した例を示したが、設計回路によりどの
層においても形成可能である。
多層配線よりもEMの弱い材料で形成しているので、ヒ
ューズ付近の多層配線を溶断させず、下地層間膜へのダ
メージも小さくしヒューズのみを選択的に溶断すること
ができる。
断面図
の断面図
Claims (8)
- 【請求項1】 半導体基板に形成されたヒューズを含む
多層配線を有する半導体装置であって第1の配線層がヒ
ューズとして用いられ、第1の配線層よりもエレクトロ
マイグレーションの強い材料及び構造で形成された第2
の配線層間にヒューズを介していることを特徴とする半
導体装置。 - 【請求項2】 前記第1の配線層の上層に前記第2の配
線層を形成していることを特徴とする請求項1記載の半
導体装置。 - 【請求項3】 前記第1の配線層が前記第2の配線層よ
りも比抵抗が高いことを特徴とする請求項1記載の半導
体装置。 - 【請求項4】 前記第2の配線層がCuを主成分とする
材料からなり、前記第1の配線層がAl、Mg、Sr、
Ba、Zn、In、Ge、Sn、Pb、Sb、Biのい
ずれかであることを特徴とする請求項1記載の半導体装
置。 - 【請求項5】 半導体基板に形成されたヒューズを含む
多層配線を有する半導体装置の製造方法であって第1の
配線層をヒューズの一部として形成する工程と、前記第
1の配線層よりもエレクトロマイグレーションの高い第
2の配線層を形成する工程と、前記第1の配線層を溶断
する工程と、を含むことを特徴とする半導体製造装置の
製造方法。 - 【請求項6】 前記第2の配線層を形成した後に、前記
第1の配線層を前記第2の配線層より上層において形成
する工程を含むことを特徴とする請求項5記載の半導体
製造装置の製造方法。 - 【請求項7】 前記第1の配線層を他のすべての前記多
層配線よりも上層において形成する工程を含むことを特
徴とする請求項5記載の半導体装置の製造方法。 - 【請求項8】 前記第1の配線層が前記第2の配線層よ
りも比抵抗が高いことを特徴とする請求項5記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002068118A JP2003273220A (ja) | 2002-03-13 | 2002-03-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002068118A JP2003273220A (ja) | 2002-03-13 | 2002-03-13 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003273220A true JP2003273220A (ja) | 2003-09-26 |
Family
ID=29199290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002068118A Pending JP2003273220A (ja) | 2002-03-13 | 2002-03-13 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003273220A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8357991B2 (en) | 2008-11-12 | 2013-01-22 | Renesas Electronics Corporation | Semiconductor device having interconnect structure for MIM capacitor and fuse elements |
JP2018148091A (ja) * | 2017-03-07 | 2018-09-20 | エイブリック株式会社 | 半導体装置 |
-
2002
- 2002-03-13 JP JP2002068118A patent/JP2003273220A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US8357991B2 (en) | 2008-11-12 | 2013-01-22 | Renesas Electronics Corporation | Semiconductor device having interconnect structure for MIM capacitor and fuse elements |
JP2018148091A (ja) * | 2017-03-07 | 2018-09-20 | エイブリック株式会社 | 半導体装置 |
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