KR100773683B1 - 퓨즈를 구비한 반도체 장치 및 퓨즈 절단 방법 - Google Patents

퓨즈를 구비한 반도체 장치 및 퓨즈 절단 방법 Download PDF

Info

Publication number
KR100773683B1
KR100773683B1 KR1020020022154A KR20020022154A KR100773683B1 KR 100773683 B1 KR100773683 B1 KR 100773683B1 KR 1020020022154 A KR1020020022154 A KR 1020020022154A KR 20020022154 A KR20020022154 A KR 20020022154A KR 100773683 B1 KR100773683 B1 KR 100773683B1
Authority
KR
South Korea
Prior art keywords
fuse
insulating film
wiring
semiconductor device
via contact
Prior art date
Application number
KR1020020022154A
Other languages
English (en)
Other versions
KR20020082772A (ko
Inventor
다떼마쯔쯔또무
도가시겐기
나까다마사유끼
사와다도요지
스께가와가즈오
야마다도모유끼
아리사까요시까즈
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20020082772A publication Critical patent/KR20020082772A/ko
Application granted granted Critical
Publication of KR100773683B1 publication Critical patent/KR100773683B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

레이저로 퓨즈를 절단할 때에, 퓨즈 하방의 절연막에 대한 손상을 경감시킬 수 있는 반도체 장치 및 퓨즈 절단 방법을 제공한다.
퓨즈(15)의 절단 개소의 하방에, 텅스텐을 포함하는 고강도의 보호 부재(14c)를 배치한다. 이 보호 부재(14c)는, 예를 들면 퓨즈(15)와 배선(13a, 13b)을 접속시키는 비아 컨택트부(14a, 14b)와 동시에 형성한다.
비아 컨택트부, 보호 부재, 배선, 퓨즈, 퓨즈 절단 방법

Description

퓨즈를 구비한 반도체 장치 및 퓨즈 절단 방법{SEMICONDUCTOR DEVICE PROVIDED WITH FUSE AND METHOD OF DISCONNECTING FUSE}
도 1은 퓨즈에 의한 회로의 전환 방법의 일례를 나타내는 도면.
도 2는 퓨즈를 구비한 종래의 반도체 장치를 도시한 단면도.
도 3은 퓨즈 절단 후의 종래의 반도체 장치를 도시한 단면도.
도 4는 본 발명을 반도체 메모리 장치에 적용한 제1 실시예를 나타내는 블록도.
도 5a는 제1 실시예의 반도체 장치의 퓨즈의 길이 방향의 단면도.
도 5b는 제1 실시예의 반도체 장치의 퓨즈의 폭 방향의 단면을 도시한 도면.
도 6a는 퓨즈 절단 후의 반도체 장치의 퓨즈의 길이 방향의 단면도.
도 6b는 퓨즈 절단 후의 반도체 장치의 퓨즈의 폭 방향의 단면을 도시한 도면.
도 7a는 하방에 보호 부재가 배치된 퓨즈를 복수개 나열하여 배치한 반도체 장치의 예를 나타내는 상면도.
도 7b는 하방에 보호 부재가 배치된 퓨즈를 복수개 나열하여 배치한 반도체 장치의 퓨즈를 절단한 상태를 나타내는 상면도.
도 8은 보호 부재의 하단이 두개의 절연막의 계면보다도 하방에 위치하고 있 는 반도체 장치의 단면도.
도 9는 보호 부재 아래에 보호 절연막이 형성되어 있는 반도체 장치의 단면도.
도 10은 보호 부재의 하단이 보호 절연막의 하방에 위치하고 있는 반도체 장치의 단면도.
도 11은 보호 부재 아래에 스토퍼(금속막)가 형성되어 있는 반도체 장치의 단면도.
도 12는 제1 실시예의 변형예를 나타내는 단면도로서, 복수의 보호 부재를 갖는 반도체 장치의 단면도.
도 13a는 하방에 복수의 보호 부재가 배치된 퓨즈를 복수개 나열하여 배치한 반도체 장치의 예를 나타내는 상면도.
도 13b는 하방에 복수의 보호 부재가 배치된 퓨즈를 복수개 나열하여 배치한 반도체 장치의 퓨즈를 절단한 상태를 나타내는 상면도.
도 14는 본 발명의 제2 실시예에 따른 반도체 장치의 퓨즈 절단 방법을 도시한 단면도.
도 15는 본 발명의 제3 실시예에 따른 반도체 장치의 퓨즈 절단 방법을 도시한 단면도.
도 16은 본 발명의 제4 실시예의 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 61 : 반도체 기판
12, 14, 16, 22, 25, 27, 62, 64, 66 : 절연막
13a, 13b, 26a, 26b, 63a, 63b : 배선
13c : 스토퍼
14a, 14b, 25a, 25b, 64a, 64b : 비아 컨택트부
14c, 14d, 14e, 23 : 보호 부재
15, 24, 65 : 퓨즈
17 : 보호 절연막
51 : 용장 회로
52 : 기본 회로
53 : 스위치 회로
54 : 버퍼
A0∼A15 : 메모리 셀
Ax : 용장 메모리 셀
B0∼B15 : 버퍼
F0∼F15 : 퓨즈
M1, M2 : 스위치 소자
R : 저항
INV : 인버터
본 발명은 레이저로 절단하는 퓨즈를 구비한 반도체 장치 및 반도체 장치에 설치된 퓨즈의 절단 방법에 관한 것이다.
최근, 반도체 장치는 더 한층 고성능화가 요구되고 있으며, 소자의 미세화 및 고집적화가 촉진되고 있다. 그러나, 소자의 미세화 및 고집적화가 진행되면 될수록 결함이 발생되기 쉽게 되어, 제조 수율의 저하를 초래한다. 이것을 회피하기 위해 반도체 장치 내에 용장 회로를 설치해 두는 경우가 있다. 이러한 용장 회로를 구비한 반도체 장치에서는, 일반적으로 퓨즈를 이용하여 결함 회로에서 용장 회로로의 전환을 행하고 있다.
도 1은 퓨즈에 의한 회로의 전환 방법의 일례를 나타내는 도면이다.
용장 회로(51)는 기본 회로(52)와 동일한 구성으로 되어 있다. 이 용장 회로(51)는 스위치 회로(53)의 접점 a에 접속되고, 기본 회로(52)는 스위치 회로(53)의 접점 b에 접속되어 있다. 스위치 회로(53)의 중간 접점 c는 버퍼(54)에 접속되어 있다. 또한, 스위치 회로(53)의 제어 단자 s는 저항 R과 퓨즈 F와의 접속점(노드) N에 접속되어 있다. 저항 R 및 퓨즈 F는 전원 라인 Vh와 접지 라인 Vgnd 사이에 직렬로 접속되어 있다.
퓨즈 F가 절단되어 있지 않을 때는, 스위치 회로(53)의 제어 단자 s의 전위는 접지 라인 Vgnd의 전위와 동일하며("L" 레벨), 스위치 회로(53)의 중간 접점 c는 접점 b에 접속되어 있다. 따라서, 버퍼(54)는 기본 회로(52)와 전기적으로 접속되고, 용장 회로(51)로부터 전기적으로 분리되어 있다.
기본 회로(52)에 결함이 있는 경우에는 퓨즈 F를 레이저로 절단한다. 이에 따라, 스위치 회로(53)의 제어 단자 s의 전위가 전원 라인 Vh와 동일한 전위("H" 레벨)가 되어, 중간 단자 c와 접점 a가 접속된다. 따라서, 버퍼 회로(54)는 용장 회로(51)와 전기적으로 접속되어, 기본 회로(52)로부터 전기적으로 분리된다.
이와 같이 함으로써, 퓨즈 F를 레이저로 절단함으로써, 결함이 발생한 회로를 용장 회로로 전환할 수 있다.
도 2는, 퓨즈를 구비한 종래의 반도체 장치를 도시한 단면도이다. 반도체 기판(61) 위에는 절연막(62)이 형성되어 있고, 이 절연막(62) 위에는 배선(63a, 63b)을 포함한 하층 배선이 형성되어 있다. 절연막(62) 및 하층 배선 위에는 절연막(64)이 형성되어 있고, 절연막(64) 위에는 퓨즈(65)가 형성되어 있다. 이 퓨즈(65)의 양단부는 각각 절연막(64) 내에 형성된 비아 컨택트부(64a, 64b)를 통해 하층 배선(63a, 63b)에 전기적으로 접속되어 있다. 절연막(64) 및 퓨즈(65) 위에는 절연막(66)이 형성되어 있다.
이와 같이 구성된 반도체 장치에서, 퓨즈(65)를 절단할 때에는 절연막(66)을 통해 퓨즈(65) 중앙부에 레이저를 조사한다. 이에 따라, 레이저 조사된 퓨즈(65) 중앙부가 용해 온도 이상에 도달하여 고상으로부터 액상 또는 기상으로 상 변화하여, 압력이 급격히 상승하여 소위 열 폭발이 발생한다. 이 열 폭발에 의해 퓨즈(65)가 절단됨과 함께, 도 3에 도시한 바와 같이 절연막(66)의 일부(퓨즈의 절단부의 상방 부분)가 박리된다.
본원 발명자들은 상술한 종래의 반도체 장치 및 퓨즈 절단 방법에는 아래와 같은 문제점이 있다고 생각하고 있다.
상술한 바와 같이, 퓨즈(65)를 레이저로 절단할 때에는 열 폭발이 발생한다. 이 때, 퓨즈(65) 하방의 절연막(64)에도 큰 압력이 가해져서, 절연막(64, 62) 일부가 박리되거나, 절연막(64, 62)에 균열이 발생하는 경우도 있다. 이와 같이 절연막(64, 62)에 박리나 균열 등의 손상이 발생하면, 반도체 기판(61)이나 배선층에 수분이 침입하기 쉬워지므로, 특성 열화의 원인이 된다.
또, 특개평9-36234호에는 절연막을 사이에 두고 상하에 배치된 제1 및 제2 퓨즈 소자와, 이들 제1 및 제2 퓨즈 소자의 선단부를 전기적으로 접속시키는 컨택트부로 구성되는 퓨즈가 제안되어 있다. 또한, 이 특개평9-36234호에는 제1 및 제2 퓨즈 소자를 동일한 층에 형성하고, 제1 및 제2 퓨즈 소자를 컨택트부로 전기적으로 접속시켜 구성한 퓨즈도 제안되어 있다. 이들 퓨즈는 모두 컨택트부에 레이저를 조사함으로써 확실하게 절단할 수 있다.
또한, 특개평4-14245호에는 알루미늄 배선의 일부를 가늘게 하여 퓨즈로 하고, 이 퓨즈의 하방에 폴리실리콘막과 같이 레이저로 가열하기 쉬운 부재(가열 부재)를 배치하는 것이 제안되어 있다. 이 공보에서는, 레이저에 의해 가열 부재를 가열하여 열 폭발시킴으로써, 알루미늄을 포함하는 퓨즈를 확실하게 절단할 수 있게 되어 있다.
그러나, 이들 공보에 기재된 퓨즈에 있어서도, 절단 시에 퓨즈 하방의 절연막에 손상을 주는 것을 피할 수 없다.
본 발명의 목적은, 레이저로 퓨즈를 절단할 때에, 퓨즈 하방의 절연막에 대한 손상을 경감시킬 수 있는 반도체 장치 및 퓨즈 절단 방법을 제공하는 것이다.
본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판 위에 형성된 절연막과, 상기 절연막 위에 형성된 퓨즈와, 상기 절연막보다도 고강도로 형성되고 상기 퓨즈의 절단 개소 아래에 배치된 보호 부재를 갖는 것을 특징으로 한다.
본 발명의 반도체 장치에서는 퓨즈의 절단 개소 아래에 고강도의 보호 부재가 배치되어 있다. 퓨즈의 절단 개소에 레이저를 조사하면, 절단 개소의 온도가 급격히 상승하여 열 폭발이 발생한다. 이 때, 보호 부재에 의해 하방의 절연막이 보호되어, 박리나 균열 등의 손상의 발생을 피할 수 있다. 또한, 고강도의 보호 부재 위에서 열 폭발이 발생하므로, 파괴 압력은 보호 부재의 상측에 집약된다. 이에 따라, 퓨즈를 효율적으로 절단할 수 있다. 또한, 퓨즈의 파괴 형상도 안정적이 된다.
하나의 퓨즈에 대하여 보호 부재의 수는 1개만 배치해도 되며, 복수개 배치해도 된다. 또한, 복수개의 퓨즈를 갖는 반도체 장치의 경우에는, 퓨즈 절단 시의 작업성을 고려하여 이들 퓨즈를 소정의 영역에 나열하여 배치해 두는 것이 바람직하다.
본 발명의 퓨즈 절단 방법은 반도체 기판과, 상기 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 배선과, 상기 제1 절연막 및 상기 배선 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 퓨즈와, 상기 제2 절 연막 내에 형성되어 상기 퓨즈와 상기 배선을 전기적으로 접속시키는 비아 컨택트부를 포함하는 반도체 장치의 퓨즈 절단 방법에 있어서, 상기 퓨즈의 상기 비아 컨택트부와의 접속부에 레이저를 조사하여 상기 퓨즈를 절단하는 것을 특징으로 한다.
본 발명에서는, 비아 컨택트부를 보호 부재로서 겸용하고, 퓨즈의 비아 컨택트부와의 접속부에 레이저를 조사하여 퓨즈를 절단한다. 이에 따라, 비아 컨택트부에 의해 퓨즈 하방의 절연막이 보호되어, 박리나 균열 등의 손상의 발생이 방지된다.
또한, 본 발명의 다른 퓨즈 절단 방법은 반도체 기판과, 상기 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 배선과, 상기 제1 절연막 및 상기 배선 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 퓨즈와, 상기 제2 절연막 내에 형성되어 상기 퓨즈와 상기 배선을 전기적으로 접속시키는 비아 컨택트부와, 상기 제2 절연막보다도 고강도로 형성되고 상기 퓨즈 아래에 서로 격리되어 배치된 복수개의 보호 부재를 갖는 반도체 장치의 퓨즈 절단 방법에 있어서, 상기 복수의 보호 부재 중 1 또는 2 이상의 보호 부재의 바로 윗부분에 각각 레이저를 조사하여 상기 퓨즈를 절단하는 것을 특징으로 한다.
본 발명에서는, 퓨즈 아래에 복수의 보호 부재를 설치해 둔다. 그리고, 퓨즈를 절단할 때에는, 이들의 보호 부재의 상방 부분에 레이저를 조사한다. 즉, 퓨즈를 복수 부분에서 절단한다. 이에 따라, 퓨즈를 확실하게 절단할 수 있다. 또한, 레이저 조사시에는 각 보호 부재에 의해 퓨즈 하방의 절연막이 보호되어, 박리 나 균열 등의 손상의 발생이 방지된다.
보호 부재사이의 부분에 레이저를 조사하여 퓨즈를 절단하도록 해도 된다. 이 경우도, 각 보호 부재에 의해 퓨즈 하방의 절연막이 보호되어, 박리나 균열 등 손상의 발생이 방지된다.
<발명의 실시예>
이하, 본 발명의 실시예에 대하여, 첨부 도면을 참조하여 설명한다.
(제1 실시예)
도 4는, 본 발명을 반도체 메모리 장치에 적용한 제1 실시예를 나타내는 블록도이다.
본 실시예의 반도체 메모리 장치에서는, 16개의 메모리 셀 A0∼A15에 의해 1조의 메모리 셀 유닛이 구성된다. 또한, 반도체 메모리 장치에는 하나의 메모리 셀 유닛마다 하나의 용장 메모리 셀 Ax와, 16개의 스위치 회로 S0∼S15와, 16개의 버퍼 B0∼B15와, 1개의 저항 R과, 16개의 퓨즈 F0∼F15가 설치되어 있다. 이 1조의 메모리 셀 유닛에는 16 비트의 데이터가 기억된다.
용장 메모리 셀 Ax 및 메모리 셀 A0은 스위치 회로 S0에 의해 어느 한쪽이 버퍼 B0에 접속된다. 또한, 메모리 셀 A0 및 메모리 셀 A1은 스위치 회로 S1에 의해 어느 한쪽이 버퍼 B1에 접속된다. 이하, 마찬가지로 메모리 셀 An-1(단, n은 1부터 15까지의 임의의 정수) 및 메모리 셀 An은 스위치 회로 Sn에 의해 어느 한쪽이 버퍼 Bn에 접속된다.
각 스위치 회로 S0∼S15는 모두 하나의 인버터 INV와, 2개의 스위치 소자 M1, M2로 구성되어 있다. 본 실시예에서는 스위치 소자 M1, M2는 모두 MOS 트랜지스터로 이루어진다. 스위치 소자 M1의 게이트는 인버터 INV의 입력단에 접속되고, 스위치 소자 M2의 게이트는 인버터 INV의 출력단에 접속되어 있다.
저항 R 및 퓨즈 F0∼F15는 전원 라인(+Vh)과 접지 라인(Vgnd) 사이에 직렬로 접속되어 있다. 스위치 회로 S0의 제어 단자, 즉 인버터 INV의 입력단과 스위치 소자 M1의 게이트와의 접속점은 저항 R과 퓨즈 F0과의 접속점(N0)에 접속되어 있다.
접속점 N0의 전위가 "L" 레벨일 때는 스위치 회로 S0 내의 스위치 소자 M1이 오프, 스위치 소자 M2가 온이 되어, 용장 메모리 셀 Ax가 버퍼 B0으로부터 전기적으로 분리되고, 메모리 셀 A0이 버퍼 B0과 접속된다. 또한, 접속점 N0의 전위가 "H" 레벨일 때는 스위치 회로 S0 내의 스위치 소자 M1이 온, 스위치 소자 M2가 오프되어, 용장 메모리 셀 Ax가 버퍼 B0과 전기적으로 접속되어, 메모리 셀 A0이 버퍼 B0으로부터 전기적으로 분리된다.
이하 마찬가지로, 스위치 회로 Sn(단, n은 1부터 15까지의 임의의 정수)은, 퓨즈 Fn-1과 퓨즈 Fn과의 접속점 Nn의 전위가 "L" 레벨일 때에는 버퍼 Bn과 메모리 셀 An을 전기적으로 접속시키고, 접속점 Nn의 전위가 "H" 레벨일 때에는 버퍼 Bn과 메모리 셀 An-1을 전기적으로 접속시킨다.
메모리 셀 A0∼A15에 결함이 없을 때는 퓨즈 F0∼F15는 모두 절단되어 있지 않으므로, 접속점 N0∼N15의 전위는 모두 "L" 레벨이다. 따라서, 스위치 회로 S0∼S15에서는 모두 스위치 소자 M1이 오프, 스위치 소자 M2가 온이 된다. 즉, 버퍼 B0은 메모리 셀 A0에 전기적으로 접속되고, 버퍼 B1은 메모리 셀 A1에 전기적으로 접속되며, 버퍼 Bn은 메모리 셀 An에 전기적으로 접속된다.
예를 들면, 검사에 의해 메모리 셀 A3에 불량이 검출된 경우에 있어서, 이 경우, 퓨즈 F3을 레이저로 절단한다. 이에 따라, 접속점 N0∼N3의 전위는 "H" 레벨이 되고, 접속점 N4∼N15의 전위는 "L" 레벨이 된다. 그 결과, 스위치 회로 S0∼S3에서는, 스위치 소자 M1이 온, 스위치 소자 M2가 오프가 된다. 즉, 버퍼 B0은 용장 메모리 셀 Ax에 접속되고, 버퍼 B1은 메모리 셀 A0에 접속되고, 버퍼 B2는 메모리 셀 A1에 접속되고, 버퍼 B3은 메모리 셀 A2에 접속된다.
한편, 접속점 N4∼N15의 전위는 모두 "L" 레벨 상태로 있으며, 버퍼 B4는 메모리 셀 A4에 접속되고, 이하 마찬가지로 버퍼 Bm(m은 4부터 15까지의 임의의 정수)은 메모리 셀 Am에 접속된다. 이와 같이 함으로써, 결함이 있는 메모리 셀 A3을 사용하지 않고, 16 비트의 데이터를 보유할 수 있다.
도 5a, 도 5b는 본 실시예의 반도체 장치의 퓨즈 형성부의 구조를 나타내는 단면도이다. 도 5a는 퓨즈의 길이 방향의 단면을 도시하고, 도 5b는 퓨즈의 폭 방향의 단면을 도시하고 있다.
반도체 기판(11)에는, 도 4에 도시한 바와 같은 회로를 구성하기 위한 트랜지스터 및 저항(모두 도시하지 않음) 등이 형성되어 있다. 또한, 반도체 기판(11) 위에는 예를 들면 실리콘 산화물로 이루어지는 절연막(12)이 형성되어 있고, 이 절연막(12) 위에는 배선(13a, 13b)을 포함하는 하층 배선이 형성되어 있다. 이들 하층 배선은, 알루미늄 또는 알루미늄 합금(이하, 「알루미늄」), 또는 그 밖의 금속 재료로 형성된다. 또, 절연막(12)은 PSG(Phospho-Silicate Glass), FSG 또는 그 밖의 재료로 형성되어도 된다.
절연막(12) 및 하층 배선 위에는, 실리콘 산화물로 이루어진 절연막(14)이 형성되어 있다. 또한, 절연막(14) 위에는 퓨즈(15)가 형성되어 있다. 본 실시예에서, 퓨즈(15)는 알루미늄으로 형성되어 있다. 단, 퓨즈(15)의 재료는 알루미늄뿐 아니라, 예를 들면 폴리실리콘, 구리 또는 그 밖의 재료로 형성되어도 된다.
퓨즈(15)의 양단부는 절연막(14) 내에 형성된 비아 컨택트부(14a, 14b)를 통해 각각 배선(13a, 13b)에 전기적으로 접속되어 있다. 또한, 퓨즈(15)의 절단 개소(레이저 조사하는 부분 : 이 예에서는 퓨즈(15)의 중앙부) 아래에는 보호 부재(14c)가 배치되어 있다. 이들 비아 컨택트부(14a, 14b) 및 보호 부재(14c)는 절연막(14)의 소정 부분에 홀을 형성한 후, 이들 홀 내에 텅스텐(W)을 매립함으로써 형성된 것이다.
또, 보호 부재(14c)의 재료는 텅스텐에 한정되는 것은 아니다. 그러나, 보호 부재(14c)는 그 주위의 절연막과 비교하여 강도가 높은 것이 필요하다. 또한, 보호 부재(14c)의 재료는 퓨즈(15)의 재료보다 융점이 높은 것이 필요하다. 또한, 제조 상의 관점에서, 보호 부재(14c)는 비아 컨택트부(14a, 14b)와 동일한 재료로 형성하는 것이 바람직하지만, 보호 부재(14c)를 비아 컨택트부(14a, 14b)와 다른 재료로 형성해도 된다. 예를 들면, 비아 컨택트부(14a, 14b)를 텅스텐(W)으로 형성하고, 보호 부재(14c)를 구리(Cu)로 형성해도 된다.
절연막(14) 및 퓨즈(15) 위에는 실리콘 산화물을 포함하는 절연막(16)이 형 성되어 있다.
또, 본 실시예에서는 절연막(12, 14, 16)이 모두 실리콘 산화물로 형성되어 있는 것으로 했지만, 절연막(12, 14, 16)이 다른 절연 재료로 형성되어도 된다.
이와 같이 구성된 반도체 장치에서, 퓨즈(15)를 절단할 때에는 절연막(16)을 통해 퓨즈(15)의 중앙부에 레이저를 조사한다. 이에 따라, 퓨즈(15)의 중앙부가 가열되어 용융 온도 이상에 달하여, 열 폭발이 발생한다. 그리하여, 도 6a, 도 6b에 도시한 바와 같이 퓨즈(15)가 절단되고 그 상부의 절연막(16)이 부분적으로 박리된다.
이 때, 퓨즈(15)의 절단 개소의 하방에도 큰 압력이 가해지지만, 본 실시예에서는 퓨즈(15)의 절단 개소의 하방에 텅스텐을 포함하는 고강도의 보호 부재(14c)가 배치되어 있으므로, 절연막(14)은 보호 부재(14c)에 의해 보호되어, 박리 및 균열 등의 손상의 발생이 방지된다.
또한, 본 실시예에서는 고강도의 보호 부재(14c) 위에서 열 폭발을 발생시키므로, 파괴 압력이 보호 부재(14c)의 상측에 집약된다. 이에 따라, 퓨즈(15)를 효율적으로 절단할 수 있음과 함께, 퓨즈(15)의 파괴 형상이 안정화된다. 또한, 퓨즈 절단 후의 에너지의 여분은 반도체 기판(11)에 도달하여 열 손상을 줄 수 있지만, 본 실시예에서는 보호 부재(14c)가 레이저광을 반사 및 흡수하므로, 반도체 기판(11)에 대한 열 손상을 경감시킬 수 있다.
도 7a는 상술한 바와 같이 하방에 보호 부재가 배치된 퓨즈를 복수개 나열하여 배치한 반도체 장치의 예를 나타내는 상면도, 도 7b는 마찬가지로 그 반도체 장 치의 퓨즈를 절단한 상태를 나타내는 상면도이다. 도 7a, 도 7b에서, 도 5a, 도 5b, 도 6a, 도 6b와 동일한 것에는 동일 부호를 붙인다.
이 도 7a, 도 7b에 도시한 바와 같이, 반도체 기판 위의 소정의 영역에 퓨즈(15)를 통합하여 배치하는 것이 바람직하다. 이에 따라, 퓨즈(15)의 절단 작업을 효율적으로 행할 수 있다.
이하, 본 실시예의 반도체 장치의 제조 방법의 일례에 대하여, 도 5a, 도 5b를 참조하여 설명한다.
우선, 반도체 기판(11)에 트랜지스터 등의 소자를 형성한 후, CVD(Chemical Vapor Deposition)법으로 반도체 기판(11)의 상측 전체에 실리콘 산화물을 퇴적시켜, 절연막(12)을 형성한다. 그 후, 포토리소그래피 기술을 사용하여 절연막(12)의 소정의 위치에 홀을 형성하고, 홀 내에 텅스텐 등의 도전체 재료를 매립하여, 소자와 전기적으로 접속한 비아 컨택트부(도시하지 않음)를 형성한다.
이어서, 스퍼터법에 의해 절연막(12)의 상측 전체에 알루미늄막을 형성한 후, 포토리소그래피 기술을 사용하여 알루미늄막을 패터닝하여, 배선(13a, 13b)을 포함하는 하층 배선을 형성한다.
이어서, CVD법으로 절연막(12) 및 하층 배선 위에 실리콘 산화물을 퇴적시켜, 절연막(14)을 형성한다. 그 후, 포토리소그래피 기술을 사용하여, 절연막(14)의 소정 위치에 홀을 형성한 후, 홀 내에 텅스텐(W)을 매립하여, 비아 컨택트부(14a, 14b) 및 보호 부재(14c)를 형성한다. 그리고, 필요에 따라 절연막(14)의 표면을 CMP(Chemical Mechanical Polishing : 화학적 기계 연마)에 의해 평탄화시킨다.
이어서, 절연막(14) 위에 알루미늄막을 형성하고, 이 알루미늄막을 패터닝하여 퓨즈(15)를 형성한다. 이 때, 도 5a에 도시한 바와 같이 퓨즈(15)의 양단부가 각각 비아 컨택트부(14a, 14b)에 접속하고, 절단 개소가 보호 부재(14c) 위에 배치되도록 한다.
이어서, CVD법으로 절연막(14) 및 퓨즈(15) 위에 실리콘 산화물을 퇴적시켜, 절연막(16)을 형성한다. 그 후, 필요에 따라 퓨즈(15)의 절단 개소의 상방의 절연막(16)을 에칭하여 막 두께를 얇게 한다.
이와 같이 함으로써, 본 실시예의 반도체 장치가 완성된다. 상술한 방법에 따르면, 비아 컨택트부(14a, 14b)와 동시에 보호 부재(14c)를 형성하므로, 제조 공정을 늘리지 않고, 퓨즈(15) 아래에 보호 부재(14c)를 구비한 반도체 장치를 제조할 수 있다.
또, 상술한 방법에 있어서 절연막(14)을 에칭하여 홀을 형성할 때에, 비아 컨택트부(14a, 14b)의 형성부에서는 홀 내에 배선(13a, 13b)이 노출된 시점에 에칭이 실질적으로 종료한다. 한편, 보호 부재(14c)의 형성부에서는 절연막(14)과 절연막(12)과의 계면에서 에칭을 종료시키는 것은 곤란하므로, 도 8에 도시한 바와 같이 보호 부재(14c)의 하단이 절연막(12)과 절연막(14)과의 계면보다도 하측이 되도록 하는 것이 고려된다. 그러나, 이와 같이 보호 부재(14c)의 하단이 절연막(14)과 절연막(12)과의 계면보다 하방에 위치해도 아무런 문제는 없다.
또한, 도 9에 도시한 바와 같이 디바이스에 따라서는 배선층이나 소자부에 대한 수분의 침입을 방지하기 위해, Si3N4 등으로 보호 절연막(17)을 형성하는 경우도 있다. 도 9에 나타내는 예에서는 절연막(12)과 절연막(14) 사이에 보호 절연막(17)을 형성하고 있다. 이 경우, 보호 절연막(Si3N4 : 17)에 대하여 절연막(SiO2 : 14)의 에칭레이트가 높아지는 조건에서 절연막(14)을 에칭하여 홀을 형성함으로써, 홀의 깊이를 제어할 수 있다. 단, 도 10에 도시한 바와 같이, 보호 부재(14c) 하단이 보호 절연막(17)보다도 하방에 위치해도 아무런 문제는 없다.
또한, 도 11에 도시한 바와 같이 보호 부재(14c) 아래에 배선(13a, 13b)과 동일한 공정으로 알루미늄막을 포함하는 스토퍼(금속막 : 13c)를 형성해도 된다. 이에 따라, 보호 부재(14c)용 홀을 형성할 때에, 절연막(12)까지 에칭하게 되는 것을 방지할 수 있다.
도 12는, 제1 실시예의 변형예를 나타내는 도면이다. 또, 도 12에서, 도 5a와 동일한 것에는 동일 부호를 붙여, 그 자세한 설명은 생략한다.
반도체 장치에 설치된 퓨즈를 절단할 때에, 보다 확실하게 절단할 목적으로, 2개소 또는 그 이상의 개소에 레이저를 조사하는 경우가 있다. 본 실시예에서는 복수의 절단 개소에 대응시켜, 복수의 보호 부재를 설치해 둔다.
즉, 도 12에 도시한 바와 같이 퓨즈(15)의 절단 개소(도면에서는 2 개소)의 하방에, 보호 부재(14d, 14e)를 형성해 둔다. 이들 보호 부재(14d, 14e)는 비아 컨택트부(14a, 14b)와 마찬가지로, 절연막(14)에 홀을 형성한 후, 홀 내에 텅스텐(W)을 매립하여 형성한다.
또, 이와 같이 하나의 퓨즈에 대하여 복수의 보호 부재를 갖는 반도체 장치에서, 모든 보호 부재의 바로 윗부분에 레이저를 조사하여 퓨즈를 복수 개소에서 절단하는 것이 바람직하지만, 복수개의 보호 부재의 모두는 아니라도, 1 또는 2 이상의 보호 부재의 바로 윗부분에 레이저를 조사하여 퓨즈를 절단해도 된다.
도 13a는 상술한 바와 같이 하방에 복수의 보호 부재가 배치된 퓨즈를 복수개 나열하여 배치한 반도체 장치의 예를 나타내는 상면도, 도 13b는 마찬가지로 상기 반도체 장치의 퓨즈를 절단한 상태를 도시한 상면도이다. 도 13a, 도 13b에서 도 12와 동일한 것에는 동일 부호를 붙인다.
이 도 13a, 도 13b에 도시한 바와 같이, 반도체 기판 위의 소정 영역에 퓨즈(15)를 통합하여 배치함으로써, 퓨즈(15)의 절단 작업을 효율적으로 행할 수 있다.
(제2 실시예)
도 14는 본 발명의 제2 실시예에 따른 반도체 장치의 퓨즈 절단 방법을 도시한 단면도이다. 도 14에서, 도 5a와 동일한 것에는 동일 부호를 붙여, 그 자세한 설명은 생략한다.
본 실시예에서는, 퓨즈(15)와 하층 배선(13a)을 접속시키는 비아 컨택트부(14a)를 보호 부재로서 겸용하고 있다. 즉, 본 실시예에서는 비아 컨택트부(14a)와 퓨즈(15)와의 접속부인 퓨즈 단부를 절단 개소로 한다. 비아 컨택트부(14a)에는 제1 실시예와 마찬가지로 텅스텐이 매립되어 있다.
본 실시예에서는, 퓨즈(15)를 절단할 때에 퓨즈(15)의 단부에 레이저를 조사 한다. 이에 따라, 퓨즈(15)의 단부가 가열되어 용융 온도 이상에 도달하여, 열 폭발이 발생한다. 이 때, 본 실시예에서는 비아 컨택트부(14a)가 고강도의 텅스텐으로 형성되어 있으므로, 절연막(14)은 열 폭발에 의한 압력으로부터 보호된다. 또한, 퓨즈 절단 시의 에너지 여분이 비아 컨택트부(14a)에 의해 반사 또는 흡수되므로, 반도체 기판(11)에 대한 열 손상이 경감된다. 또한, 비아 컨택트부(14a)에 의해 열 폭발 시의 압력이 비아 컨택트부(14a)의 상측에 집약되므로, 퓨즈(15)를 효율적으로 절단할 수 있음과 함께 퓨즈(15)의 파괴 형상이 안정적이 된다.
(제3 실시예)
도 15는 본 발명의 제3 실시예에 따른 반도체 장치의 퓨즈 절단 방법을 나타내는 단면도이다. 도 15에서, 도 5a와 동일한 것에는 동일 부호를 붙여 그 자세한 설명은 생략한다.
본 실시예에서는 퓨즈(15)의 절단 개소(퓨즈 중앙부)의 근방이고, 절단 개소를 사이에 둔 2 개소의 위치에, 보호 부재(14d, 14e)를 형성하고 있다. 이들 보호 부재(14d, 14e)는 비아 컨택트부(14a, 14b)와 마찬가지로, 절연막(14)에 홀을 형성한 후, 홀 내에 텅스텐(W)을 매립하여 형성한다.
이와 같이 구성된 본 실시예에 반도체 장치에서, 퓨즈(15)를 절단할 때에는 보호 부재(14d, 14e) 사이에 레이저를 조사한다. 본 실시예에서는 절연막(14) 내에 보호 부재(14d, 14e)가 매립되어 있으므로, 퓨즈 절단 시의 열 폭발에 의한 압력이 보호 부재(14d, 14e)에 의해 완화된다. 이에 따라, 절연막(14)에 대한 손상이 억제된다.
(제4 실시예)
도 16은 본 발명의 제4 실시예 반도체 장치를 도시한 단면도이다.
반도체 기판(21) 위에는 실리콘 산화물을 포함하는 절연막(22)이 형성되어 있고, 이 절연막(22) 위에는 퓨즈(24)가 형성되어 있다. 이 퓨즈(24)의 중앙부 아래에는, 텅스텐(W)으로 형성된 보호 부재(23)가 배치되어 있다. 이 보호 부재(23)는 절연막(22)에 홀을 형성하고, 홀 내에 텅스텐을 매립함으로써 형성된 것이다.
절연막(22) 및 퓨즈(24) 위에는 실리콘 산화물을 포함하는 절연막(25)이 형성되어 있고, 이 절연막(25) 위에는 배선(26a, 26b)을 포함하는 상층 배선이 형성되어 있다. 배선(26a, 26b)은 절연막(25) 내에 형성된 비아 컨택트부(25a, 25b)를 통해 퓨즈(24)의 양단부에 각각 전기적으로 접속되어 있다. 절연막(25) 및 상층 배선 위에는 절연막(27)이 형성되어 있다.
이와 같이 구성된 반도체 장치에서, 퓨즈(24)를 절단할 때에는 절연막(25, 27)을 통해 퓨즈(24)의 중앙부에 레이저를 조사한다. 이에 따라, 퓨즈(24)의 중앙부가 가열되어 용융 온도 이상에 도달하여, 열 폭발이 발생한다. 그리하여, 퓨즈(24)가 절단되고, 그 상부의 절연막(25, 27)이 부분적으로 박리된다.
본 실시예에서도, 보호 부재(23)에 의해 퓨즈(24) 하방의 절연막(22)이 보호되어, 박리 및 균열 등의 손상의 발생이 방지된다.
또, 상술한 각 실시예는 모두 본 발명을 반도체 메모리 장치에 적용한 경우에 대해 설명했지만, 이에 따라 본 발명의 적용 범위가 반도체 메모리 장치에 한정되는 것은 아니다. 예를 들면, 아날로그 디바이스의 정밀도 보정에 퓨즈를 사용한 반도체 장치나, 논리 회로의 회로 변경에 퓨즈를 사용한 반도체 장치에 본 발명을 적용할 수도 있다.
이상 설명한 바와 같이, 본 발명의 반도체 장치에 따르면, 퓨즈 아래에 고강도의 보호 부재가 배치되어 있으므로, 퓨즈 하방의 절연막이 퓨즈 절단 시의 열 폭발로부터 보호되어, 절연막의 박리나 균열의 발생이 회피된다. 또한, 고강도의 보호 부재 위에서 열 폭발이 발생하므로, 파괴 압력이 보호 부재의 상측에 집약된다. 이에 따라, 퓨즈를 효율적으로 절단할 수 있음과 함께, 퓨즈의 파괴 형상이 안정적이 된다.
본 발명의 퓨즈 절단 방법에 따르면, 비아 컨택트부를 보호 부재로서 겸용하고, 이 비아 컨택트부의 상방 부분에 레이저를 조사하여 퓨즈를 절단한다. 이 때, 비아 컨택트부에 의해 퓨즈 하방의 절연막이 보호되어, 절연막의 박리나 균열의 발생이 회피된다.
또한, 본 발명의 다른 퓨즈 절단 방법에 따르면, 퓨즈의 하방에 복수의 보호 부재를 서로 격리하여 배치하고, 이들 보호 부재의 상방 부분에 레이저를 조사하여 퓨즈를 절단한다. 이에 따라, 퓨즈를 확실하게 절단할 수 있음과 함께, 퓨즈 하방의 절연막이 보호되어, 절연막의 박리나 균열의 발생이 회피된다. 보호 부재사이의 상방 부분에 레이저를 조사하여 퓨즈를 절단해도, 동일한 효과를 얻을 수 있다.

Claims (13)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 배선과,
    상기 배선 상에 형성된 절연막과,
    상기 절연막 상에 형성된 퓨즈와,
    상기 퓨즈와 상기 배선을 접속하는 비아 컨택트부와,
    상기 퓨즈의 절단 개소의 아래에 배치되고, 상기 절연막보다도 고강도이며, 또한, 상기 퓨즈에 접하는 보호 부재
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 하층 배선과,
    상기 제1 절연막 및 상기 하층 배선 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 퓨즈와,
    상기 제2 절연막 내에 형성되고, 상기 퓨즈와 상기 하층 배선을 전기적으로 접속시키는 비아 컨택트부와,
    상기 퓨즈의 아래에 배치되고, 상기 제2 절연막보다도 고강도이며, 또한, 상기 퓨즈에 접하는 보호 부재
    를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 보호 부재는, 상기 비아 컨택트부와 동일한 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 보호 부재는, 상기 비아 컨택트부와는 다른 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 보호 부재와 상기 제1 절연막 사이에 금속막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 보호 부재와 상기 제1 절연막 사이에, 상기 제2 절연막과는 다른 재료로 이루어진 제3 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서,
    상기 보호 부재가 하나의 퓨즈에 대하여 복수개 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서,
    상기 퓨즈가 복수개 나열되어 배치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 퓨즈가 복수개 나열되어 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판과,
    상기 반도체 기판 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 형성된 퓨즈와,
    상기 제1 절연막보다도 고강도로 형성되고, 상기 퓨즈 아래에 배치된 보호 부재와,
    상기 제1 절연막 및 상기 퓨즈 위에 형성된 제2 절연막과,
    상기 제2 절연막 위에 형성된 배선과,
    상기 제2 절연막 내에 형성되고, 상기 퓨즈와 상기 배선을 전기적으로 접속시키는 비아 컨택트부
    를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판과, 상기 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연 막 위에 형성된 배선과, 상기 제1 절연막 및 상기 배선 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 퓨즈와, 상기 제2 절연막 내에 형성되어 상기 퓨즈와 상기 배선을 전기적으로 접속시키는 비아 컨택트부를 포함하는 반도체 장치의 퓨즈 절단 방법에 있어서,
    상기 퓨즈의 상기 비아 컨택트부와의 접속부에 레이저를 조사하여 상기 퓨즈를 절단하는 것을 특징으로 하는 퓨즈 절단 방법.
  12. 반도체 기판과, 상기 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 배선과, 상기 제1 절연막 및 상기 배선 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 퓨즈와, 상기 제2 절연막 내에 형성되어 상기 퓨즈와 상기 배선을 전기적으로 접속시키는 비아 컨택트부와, 상기 제2 절연막보다도 고강도로 형성되고 상기 퓨즈 아래에 서로 격리되어 배치된 복수의 보호 부재를 포함하는 반도체 장치의 퓨즈 절단 방법에 있어서,
    상기 복수의 보호 부재 중 1 또는 2 이상의 보호 부재의 바로 윗부분에 각각 레이저를 조사하여 상기 퓨즈를 절단하는 것을 특징으로 하는 퓨즈 절단 방법.
  13. 반도체 기판과, 상기 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 배선과, 상기 제1 절연막 및 상기 배선 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 퓨즈와, 상기 제2 절연막 내에 형성되어 상기 퓨즈와 상기 배선을 전기적으로 접속시키는 비아 컨택트부와, 상기 제2 절연막보다도 고강도로 형성되고 상기 퓨즈 아래에 서로 격리되어 배치된 복수의 보호 부재를 포함하는 반도체 장치의 퓨즈 절단 방법에 있어서,
    상기 퓨즈의 상기 복수의 보호 부재 사이의 부분에 레이저를 조사하여 상기 퓨즈를 절단하는 것을 특징으로 하는 퓨즈 절단 방법.
KR1020020022154A 2001-04-24 2002-04-23 퓨즈를 구비한 반도체 장치 및 퓨즈 절단 방법 KR100773683B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2001126046 2001-04-24
JPJP-P-2001-00126046 2001-04-24
JP2002044950A JP4083441B2 (ja) 2001-04-24 2002-02-21 ヒューズを備えた半導体装置及びヒューズ切断方法
JPJP-P-2002-00044950 2002-02-21

Publications (2)

Publication Number Publication Date
KR20020082772A KR20020082772A (ko) 2002-10-31
KR100773683B1 true KR100773683B1 (ko) 2007-11-05

Family

ID=26614092

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020022154A KR100773683B1 (ko) 2001-04-24 2002-04-23 퓨즈를 구비한 반도체 장치 및 퓨즈 절단 방법

Country Status (5)

Country Link
US (1) US6686644B2 (ko)
EP (1) EP1253641A3 (ko)
JP (1) JP4083441B2 (ko)
KR (1) KR100773683B1 (ko)
TW (1) TW523873B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101060714B1 (ko) * 2009-06-29 2011-08-31 주식회사 하이닉스반도체 반도체 소자의 퓨즈 및 그 형성 방법
KR101129860B1 (ko) * 2009-09-18 2012-03-23 주식회사 하이닉스반도체 고집적 반도체 장치를 위한 퓨즈 구조

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927472B2 (en) * 2001-11-14 2005-08-09 International Business Machines Corporation Fuse structure and method to form the same
KR100476694B1 (ko) * 2002-11-07 2005-03-17 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
JP2005032916A (ja) * 2003-07-10 2005-02-03 Renesas Technology Corp 半導体装置
US20050205965A1 (en) * 2004-03-18 2005-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a fuse including an aluminum layer
KR100735757B1 (ko) 2006-01-12 2007-07-06 삼성전자주식회사 퓨즈 영역 및 그의 제조방법
KR100722774B1 (ko) * 2006-05-09 2007-05-30 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
KR100732270B1 (ko) * 2006-06-26 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100791071B1 (ko) 2006-07-04 2008-01-02 삼성전자주식회사 일회 프로그래머블 소자, 이를 구비하는 전자시스템 및 그동작 방법
US9917054B2 (en) * 2014-11-27 2018-03-13 Renesas Electronics Corporation Semiconductor device including a fuse formed on a high thermal conductivity insulating film

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0085334A2 (en) * 1982-01-25 1983-08-10 PLOUGH, INC. (a Delaware corporation) Substantive topical compositions
EP0853341A2 (en) * 1997-01-14 1998-07-15 Nec Corporation Semiconductor device and method of manufacturing the same
US5986319A (en) * 1997-03-19 1999-11-16 Clear Logic, Inc. Laser fuse and antifuse structures formed over the active circuitry of an integrated circuit
US6008716A (en) * 1997-09-19 1999-12-28 Nec Corporation Fuse structure connecting first level and second level interconnections in inter-layer insulator

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3625560B2 (ja) 1995-05-16 2005-03-02 株式会社東芝 半導体装置およびヒューズの切断方法
JP3287293B2 (ja) 1997-01-14 2002-06-04 日本電気株式会社 半導体装置およびその製造方法
JP3630999B2 (ja) 1998-08-19 2005-03-23 富士通株式会社 半導体装置及びその製造方法
JP3466929B2 (ja) * 1998-10-05 2003-11-17 株式会社東芝 半導体装置
JP3275875B2 (ja) * 1999-04-16 2002-04-22 日本電気株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0085334A2 (en) * 1982-01-25 1983-08-10 PLOUGH, INC. (a Delaware corporation) Substantive topical compositions
EP0853341A2 (en) * 1997-01-14 1998-07-15 Nec Corporation Semiconductor device and method of manufacturing the same
US5986319A (en) * 1997-03-19 1999-11-16 Clear Logic, Inc. Laser fuse and antifuse structures formed over the active circuitry of an integrated circuit
US6008716A (en) * 1997-09-19 1999-12-28 Nec Corporation Fuse structure connecting first level and second level interconnections in inter-layer insulator

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101060714B1 (ko) * 2009-06-29 2011-08-31 주식회사 하이닉스반도체 반도체 소자의 퓨즈 및 그 형성 방법
KR101129860B1 (ko) * 2009-09-18 2012-03-23 주식회사 하이닉스반도체 고집적 반도체 장치를 위한 퓨즈 구조

Also Published As

Publication number Publication date
JP4083441B2 (ja) 2008-04-30
EP1253641A3 (en) 2007-02-21
US6686644B2 (en) 2004-02-03
US20020153588A1 (en) 2002-10-24
JP2003017572A (ja) 2003-01-17
EP1253641A2 (en) 2002-10-30
KR20020082772A (ko) 2002-10-31
TW523873B (en) 2003-03-11

Similar Documents

Publication Publication Date Title
KR100773683B1 (ko) 퓨즈를 구비한 반도체 장치 및 퓨즈 절단 방법
US20040178425A1 (en) Semiconductor device having fuse
US6268638B1 (en) Metal wire fuse structure with cavity
US6750529B2 (en) Semiconductor devices including fuses and multiple insulation layers
US6713837B1 (en) Semiconductor device with fuse
US7067897B2 (en) Semiconductor device
KR100332456B1 (ko) 퓨즈를 갖는 반도체 소자 및 그 제조방법
JP3551944B2 (ja) 半導体装置
JP3588612B2 (ja) 半導体装置
JPH11340434A (ja) 半導体装置及びその製造方法
US6876015B2 (en) Semiconductor devices
KR101062820B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
JPH09172087A (ja) 半導体装置
KR100838920B1 (ko) 금속 퓨즈를 갖는 반도체 디바이스
KR100495911B1 (ko) 캐패시터용 접착층을 안티퓨즈로 이용한 반도체 메모리 장치
KR101051176B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR100799130B1 (ko) 이중 퓨즈 구조를 가진 반도체 소자 제조방법
US6310396B1 (en) Semiconductor circuit apparatus and method for fabricating the semiconductor circuit apparatus
KR100703837B1 (ko) 반도체 메모리 장치의 제조방법
KR100583144B1 (ko) 반도체 메모리 장치의 제조방법
KR20090088678A (ko) 퓨즈 및 그 제조 방법
KR20100074716A (ko) 반도체 소자의 제조 방법
JP2004186631A (ja) 半導体デバイス用ヒューズ構造体とその製造方法
JPH03235351A (ja) 半導体記憶装置
KR20110000317A (ko) 반도체 소자의 퓨즈

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151002

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee