JP2005032916A - 半導体装置 - Google Patents
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Abstract
【課題】ヒューズ切断の際に近接する配線に与えるダメージを抑えた半導体装置を提供する。
【解決手段】半導体装置は、ヒューズ配線３と、該ヒューズ配線３上に絶縁膜８Ｂを介して溶断部１と、溶断部１とヒューズ配線３とを接続するプラグ７とを備える。ここで、溶断部１上に位置する絶縁膜８の厚み（Ｔ１）は、ヒューズ配線３上に位置する絶縁膜８の厚み（Ｔ２）よりも小さい。ヒューズ配線３上に位置する絶縁膜８は、レーザ照射によってヒューズ配線３が溶断されない程度に十分な厚さ（Ｔ２）を有する。
【選択図】 図２
【解決手段】半導体装置は、ヒューズ配線３と、該ヒューズ配線３上に絶縁膜８Ｂを介して溶断部１と、溶断部１とヒューズ配線３とを接続するプラグ７とを備える。ここで、溶断部１上に位置する絶縁膜８の厚み（Ｔ１）は、ヒューズ配線３上に位置する絶縁膜８の厚み（Ｔ２）よりも小さい。ヒューズ配線３上に位置する絶縁膜８は、レーザ照射によってヒューズ配線３が溶断されない程度に十分な厚さ（Ｔ２）を有する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ヒューズ部を有する半導体装置に関する。
【０００２】
【従来の技術】
ヒューズ構造を有する従来の半導体装置としては、たとえば、特開平７−２７３２００号公報（従来例１）に記載されたものなどが挙げられる。
【０００３】
従来例１においては、半導体メモリの回路パターンの欠陥を修正するリペア技術として、チップ内に予備のメモリセル（冗長回路）を設け、本来のメモリセルの欠陥が出荷前に確認された場合には、所定のヒューズをレーザビームで切断することにより、欠陥が生じたメモリセルをラインから切り離す一方で、予備のメモリセルを有効な状態にする方法が開示されている。さらに、従来例１には、この方法で使用するヒューズ本体を微細化し、ヒューズ配置の間隔を狭くした場合にも、ヒューズの切断区域以外の絶縁膜などの損傷を最小限に迎え、かつ隣接するヒューズの切断を防止するために、並列に配置された複数のヒューズを有する半導体装置において、複数のヒューズを、ヒューズ切断用ビームを反射可能なアルミニウムなどからなる反射板で覆い、この反射板に、上記の各ヒューズに対応して複数のビーム照射窓を開口し、かつそれら複数のビーム照射窓の隣接する２つのビーム照射窓をヒューズの長手方向にずらして配置した半導体装置が開示されている。
【０００４】
【特許文献１】
特開平７−２７３２００号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のような半導体装置においては、以下のような問題があった。
【０００６】
ヒューズ切断の際には、レーザビームによる瞬間的な加熱により、該ヒューズは、酸化膜（絶縁膜）とともに爆発的に切断される。ここで、上記の爆発の衝撃により、切断される部分以外のヒューズ配線や絶縁膜にもダメージが与えられることが懸念される。
【０００７】
ここで、従来例１においては、反射板の設置により、酸化膜のダメージを受ける領域を最小限にする思想が開示されているが、ヒューズと配線との距離を大きくして、配線がヒューズブローの影響を受けにくいものにする思想は開示されていない。
【０００８】
また、上記とは別の観点から、従来例１におけるビーム照射窓を有する反射板の生成プロセスは、非常に手間がかかる非効率な工程である、という問題もある。
【０００９】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、配線がヒューズブローの影響を受けにくい半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、ヒューズ配線と、ヒューズ配線の上方に絶縁膜を介して形成されたヒューズ部と、ヒューズ配線とヒューズ部とを接続する接続部とを備える。
【００１１】
【発明の実施の形態】
以下に、本発明に基づく半導体装置の実施の形態について図１から図７を用いて説明する。
【００１２】
（実施の形態１）
半導体装置のメモリセルアレイ部には、多数のメモリセルが形成され、該メモリセルは絶縁保護膜に覆われている。メモリセルアレイ部に隣接した位置には、メモリセルの動作制御を行う周辺回路が形成される周辺回路部が設けられ、該周辺回路部には、欠陥が生じたメモリセルをラインから切り離し、予備のメモリセルと置き換えるためのヒューズが設けられる。
【００１３】
図１は、実施の形態１に係る半導体装置のヒューズ部分を示す平面図である。
また、図２および図３は、それぞれ図１におけるＩ−Ｉ断面、ＩＩ−ＩＩ断面を示す。
【００１４】
本実施の形態に係る半導体装置は、図１から図３に示すように、絶縁膜８Ａ上に形成されたヒューズ配線３と、該ヒューズ配線３の上方に絶縁膜８Ｂを介して形成されたヒューズ部としての溶断部１と、ヒューズ配線３と溶断部１とを接続する接続部としてのプラグ７とを備える。また、絶縁膜８Ｂ上には、溶断部１を覆うように、絶縁膜８Ｃが形成されている。なお、溶断部１を溶断する際は、該溶断部１に対して、ヒューズ配線３へと向かう方向にレーザビーム６（図２，図３中の矢印）が照射される。
【００１５】
溶断部１は、たとえば多結晶シリコンやＡｌ合金など、レーザビーム６で溶断しやすい材料によって構成されている。また、プラグ７の材質としては、たとえばタングステンが用いられる。
【００１６】
また、溶断部１は、図１に示すように、千鳥配置され、ある溶断部を溶断する際に、他の溶断部がレーザ照射領域４に含まれないようになっている。これにより、切断すべき配線に近接する他の配線の溶断部にダメージを与えることがない。また、千鳥配置とすることで、配線間ピッチ５を小さくすることが可能となる。
【００１７】
なお、該溶断部１の（平面）配置については、上記の千鳥配置に限定されるものではなく、たとえば、各々のヒューズ配線の溶断部を、ヒューズ配線の長手方向に重複しないように斜めに並べて設置すると、千鳥配置の場合に比べて、配線間ピッチ５をより小さくすることが可能である。
【００１８】
絶縁膜８（８Ａ，８Ｂ，８Ｃ）は、たとえば酸化膜（ＳｉＯ２）などを含み、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成されている。
【００１９】
なお、上記のヒューズは、半導体装置のメモリセルアレイ部内の欠陥救済のために設けられ、欠陥セルが検出された時に溶断部１を切断することで欠陥セルに対応するアドレスを冗長セルに割り当てる。
【００２０】
上記のヒューズの溶断部１をレーザ照射によって溶断すると、ダメージライン９（図２および図３参照）よりも上部の絶縁膜８は、溶断の際の瞬間的加熱によって吹き飛び（ヒューズブロー）、その結果、ダメージライン９よりも下部の絶縁膜８の内部にヒューズ配線３とプラグ７の一部とが残置することになる。なお、ダメージライン９は、図２および図３に示すように、略ガウス曲線を含む形状を有する。
【００２１】
ここで、一般に、レーザ照射領域４は、図１に示すように、複数のヒューズ配線間にまたがるので、上記の瞬間的加熱により、溶断すべきヒューズに近接するヒューズ配線３にダメージを与えることが懸念される。
【００２２】
従来の半導体装置においては、この問題に対し、ヒューズ間ピッチ５を大きくして、ある溶断部を溶断する際に、他の溶断部にダメージを与えないようにされている。このように、ヒューズ間ピッチ５を大きくすることで、半導体装置の小型化が抑制されることになる。
【００２３】
これに対し、本実施の形態に係る半導体装置においては、溶断される前のヒューズ部において、図２および図３に示すように、異なるレイヤに形成された溶断部１とヒューズ配線３とをプラグ７によって接続する積層やぐら構造のヒューズを採用する。この際、溶断部１上に位置する絶縁膜８の厚み（Ｔ１）は、ヒューズ配線３上に位置する絶縁膜８の厚み（Ｔ２）よりも小さい。そして、ヒューズ配線３上に形成される絶縁膜８は、レーザ照射によってヒューズ配線３が溶断されない程度に十分な厚さ（Ｔ２）を有する。
【００２４】
これにより、溶断部１の溶断の後においても、絶縁膜８が損傷しないマージン領域１０を確保することができるので、切断すべき配線に近接するヒューズ配線が損傷するのを防止することができる。
【００２５】
また、図３においては、ヒューズ配線３に溶断部１よりも耐熱性の大きい材質を用いるなどして、ヒューズ配線３の断面積を溶断部１の断面積よりも小さくした場合を示しているが、溶断部１とヒューズ配線３とを同材質で形成した場合には、溶断部１の断面積がヒューズ配線３の断面積よりも小さいことが好ましい。
ここで、ヒューズ配線３は、レーザ照射によって溶断されない程度に十分な断面積を有している。
【００２６】
これにより、切断すべき配線に近接するヒューズ配線の損傷を防止することができる。
【００２７】
なお、上記の断面積とは、ヒューズ配線３の延在方向に垂直な方向の断面（図３に示す方向の断面）における溶断部１個あたり、または、ヒューズ配線１本あたりの断面積を意味する。
【００２８】
上記のヒューズ配線３および溶断部１の形成工程について、以下に説明する。第１の絶縁膜としての絶縁膜８Ａ上に、所定のヒューズ配線３を形成し、該配線３上に、第２の絶縁膜としての絶縁膜８Ｂを形成する。次に、絶縁膜８Ｂにヒューズ配線３に達するようなコンタクトホールを設け、該コンタクトホール内にプラグ７を形成する。その後、絶縁膜８Ｂおよびプラグ７上に所定の溶断部１を形成し、さらに、絶縁膜８Ｂおよび溶断部１上に第３の絶縁膜としての絶縁膜８Ｃを形成する。
【００２９】
ヒューズ配線３上に位置する絶縁膜８の厚さ（図２，図３中のＴ２）は、照射されるエネルギー量や、隣接ヒューズとの距離およびレーザ照射領域が重なり合うことなどを考慮して決定する。この厚さ（Ｔ２）の一例としては、たとえば、レーザ照射領域の直径が５μｍ、溶断部の材質が多結晶シリコン、ヒューズ配線の材質がロジウム化合物、溶断部の断面積が２．０μｍ２、ヒューズ配線の断面積が１．０μｍ２、配線間ピッチが３．０μｍ、プラグ７の高さが１０μｍである場合に、Ｔ２が１５μｍ以上２０μｍ以下程度である場合などが挙げられる。
ここで、溶断部１上に位置する絶縁膜８の厚さ（図２，図３中のＴ１）としては、たとえば３μｍ以上５μｍ以下程度である。
【００３０】
絶縁膜８の成膜方法としては、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を用いて回転しながら遠心力で成膜する方法や、スパッタリングしながらＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）を用いてプラズマ励起させて成膜する方法などが考えられるが、レーザへの耐熱性向上の観点から、該絶縁膜８は、ＨＤＰによって形成された酸化膜（高密度絶縁酸化膜）を含むことが好ましい。
【００３１】
ＨＤＰによって形成された酸化膜は、アモルファスに近い状態の結晶格子（複合結晶格子）を有し、分子間の結合力が強く、レーザへの耐熱性が大きい。したがって、ヒューズ配線３の損傷を防止しながら、絶縁膜８の膜厚をより小さくすることができる。
【００３２】
（実施の形態２）
図４は、実施の形態２に係る半導体装置のヒューズ部分を示す平面図である。また、図５および図６は、それぞれ図４におけるＩＩＩ−ＩＩＩ断面、ＩＶ−ＩＶ断面を示す。
【００３３】
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、図４から図６に示すように、ヒューズ配線３上（レーザ照射方向（図５および図６中の矢印）の上流側）に、レーザを吸収するエネルギー吸収層としての中間層２を備えている。
【００３４】
なお、中間層２を導電性の物質で形成する場合、該中間層２は、ヒューズ配線３上に、絶縁性を確保できる厚み（１μｍ以上２μｍ以下程度）の酸化膜を介して形成されている。
【００３５】
このような中間層２を設けることで、入射するレーザビームのエネルギーを吸収することができるので、近接するヒューズ配線３に与えるダメージを抑制することができる。
【００３６】
なお、その他の事項については、実施の形態１と同様であるので説明を省略する。
【００３７】
ここでエネルギー吸収層に用いる光吸収材質としては、たとえば、多結晶シリコンなどを用いることが可能である。
【００３８】
この場合、中間層２の幅が、ヒューズ配線３の幅の２倍以上３倍以下程度であり、該中間層２の厚さが、ヒューズ配線３の厚さの２倍以上１０倍以下程度（より好ましくは２倍以上５倍以下程度）であれば、レーザのエネルギーを吸収して、ヒューズ配線３の切断を防止することができる。
【００３９】
また、この中間層２において、上述した多結晶シリコンに対し、さらに小さな断面積で大きなエネルギーを吸収することができる材質としては、錫および錫合金、黒色ロジウムおよび黒色クロム、およびこれらの物質の化合物などが挙げられる。
【００４０】
また、上記の中間層２を、レーザを反射するレーザ反射層としてもよいし、エネルギー吸収層とレーザ反射層の両方を設置する構造としてもよい。該吸収層および反射層の両方を設置する場合は、エネルギー吸収層の上にレーザ反射層を配置することが好ましいが、レーザ反射層の上にエネルギー吸収層を配置する構造としてもよい。
【００４１】
このようなレーザ反射層を設けることで、入射するレーザビーム反射することができるので、近接するヒューズ配線３に与えるダメージを抑制することができる。
【００４２】
レーザ反射層として使用可能な材質としては、クロム、金、金合金、ロジウム、ニッケル、アルミ、および上記の物質の化合物などの光反射性の高い物質が挙げられる。
【００４３】
上記のレーザ反射層を設置することにより、照射されるレーザを反射して、ヒューズ配線３の切断を防止することができる。
【００４４】
ところで、ヒューズ配線３の耐熱性は、溶断部１の耐熱性よりも高いことが好ましい。したがって、該配線３としては、溶断部１よりも耐熱性が高く、上記のレーザ照射に対して非溶断性の材質を含むことが好ましい。このような材質としては、銅、ロジウム、パラジウム、白金、銀、および上記の物質の化合物などが挙げられる。
【００４５】
これにより、近接するヒューズ配線３を溶断の際に保護する絶縁膜８のマージン領域１０を薄くすることができるので、該絶縁膜８の形成プロセスが容易となる。
【００４６】
（実施の形態３）
図７は、実施の形態３に係る半導体装置のヒューズ部分の断面図である。
【００４７】
本実施の形態に係る半導体装置は、実施の形態１および実施の形態２に係る半導体装置の変形例であり、溶断部１と、配線部１１および接続部１２を含むヒューズ配線３とを一体の導電層で形成する点が異なる。このような構造とすることで、ヒューズ部の形成工程が容易となる。
【００４８】
なお、この導電層の材質としては、実施の形態１および実施の形態２と同様の材質（たとえば多結晶シリコンやＡｌ合金など）が考えられる。
【００４９】
上記の溶断部１およびヒューズ配線３の形成工程について、以下に説明する。第１の絶縁膜としての絶縁膜８Ａ上に、トレンチを形成し、該トレンチ上に、ＣＶＤまたはスパッタリングなどによって導電層を形成する。次に、該導電層上に第２の絶縁膜としての絶縁膜８Ｂを形成する。これにより、図７に示すような構造が得られる。
【００５０】
なお、上記以外の事項については、実施の形態１および実施の形態２と共通であるので説明を省略する。
【００５１】
ここで、上記の各々の実施の形態に係る半導体装置の特徴を組み合わせて、複合された効果を得ることは、当初から予定されている。
【００５２】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【００５３】
【発明の効果】
本発明によれば、半導体装置のヒューズ切断の際に、レーザビームによる溶断が近接する配線に与えるダメージを抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置におけるヒューズ構造の平面図である。
【図２】図１に示すヒューズ構造のＩ−Ｉ断面図である。
【図３】図１に示すヒューズ構造のＩＩ−ＩＩ断面図である。
【図４】本発明の実施の形態２に係る半導体装置におけるヒューズ構造の平面図である。
【図５】図４に示すヒューズ構造のＩＩＩ−ＩＩＩ断面図である。
【図６】図４に示すヒューズ構造のＩＶ−ＩＶ断面図である。
【図７】本発明の実施の形態３に係る半導体装置におけるヒューズ構造の断面図である。
【符号の説明】
１ 溶断部、２ 中間層、３ ヒューズ配線、４ レーザ照射領域、５ ヒューズ間ピッチ、６ レーザビーム、７ プラグ、８，８Ａ，８Ｂ，８Ｃ 絶縁膜、９ ダメージライン、１０ マージン領域、１１ 配線部、１２ 接続部。
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ヒューズ部を有する半導体装置に関する。
【０００２】
【従来の技術】
ヒューズ構造を有する従来の半導体装置としては、たとえば、特開平７−２７３２００号公報（従来例１）に記載されたものなどが挙げられる。
【０００３】
従来例１においては、半導体メモリの回路パターンの欠陥を修正するリペア技術として、チップ内に予備のメモリセル（冗長回路）を設け、本来のメモリセルの欠陥が出荷前に確認された場合には、所定のヒューズをレーザビームで切断することにより、欠陥が生じたメモリセルをラインから切り離す一方で、予備のメモリセルを有効な状態にする方法が開示されている。さらに、従来例１には、この方法で使用するヒューズ本体を微細化し、ヒューズ配置の間隔を狭くした場合にも、ヒューズの切断区域以外の絶縁膜などの損傷を最小限に迎え、かつ隣接するヒューズの切断を防止するために、並列に配置された複数のヒューズを有する半導体装置において、複数のヒューズを、ヒューズ切断用ビームを反射可能なアルミニウムなどからなる反射板で覆い、この反射板に、上記の各ヒューズに対応して複数のビーム照射窓を開口し、かつそれら複数のビーム照射窓の隣接する２つのビーム照射窓をヒューズの長手方向にずらして配置した半導体装置が開示されている。
【０００４】
【特許文献１】
特開平７−２７３２００号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のような半導体装置においては、以下のような問題があった。
【０００６】
ヒューズ切断の際には、レーザビームによる瞬間的な加熱により、該ヒューズは、酸化膜（絶縁膜）とともに爆発的に切断される。ここで、上記の爆発の衝撃により、切断される部分以外のヒューズ配線や絶縁膜にもダメージが与えられることが懸念される。
【０００７】
ここで、従来例１においては、反射板の設置により、酸化膜のダメージを受ける領域を最小限にする思想が開示されているが、ヒューズと配線との距離を大きくして、配線がヒューズブローの影響を受けにくいものにする思想は開示されていない。
【０００８】
また、上記とは別の観点から、従来例１におけるビーム照射窓を有する反射板の生成プロセスは、非常に手間がかかる非効率な工程である、という問題もある。
【０００９】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、配線がヒューズブローの影響を受けにくい半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、ヒューズ配線と、ヒューズ配線の上方に絶縁膜を介して形成されたヒューズ部と、ヒューズ配線とヒューズ部とを接続する接続部とを備える。
【００１１】
【発明の実施の形態】
以下に、本発明に基づく半導体装置の実施の形態について図１から図７を用いて説明する。
【００１２】
（実施の形態１）
半導体装置のメモリセルアレイ部には、多数のメモリセルが形成され、該メモリセルは絶縁保護膜に覆われている。メモリセルアレイ部に隣接した位置には、メモリセルの動作制御を行う周辺回路が形成される周辺回路部が設けられ、該周辺回路部には、欠陥が生じたメモリセルをラインから切り離し、予備のメモリセルと置き換えるためのヒューズが設けられる。
【００１３】
図１は、実施の形態１に係る半導体装置のヒューズ部分を示す平面図である。
また、図２および図３は、それぞれ図１におけるＩ−Ｉ断面、ＩＩ−ＩＩ断面を示す。
【００１４】
本実施の形態に係る半導体装置は、図１から図３に示すように、絶縁膜８Ａ上に形成されたヒューズ配線３と、該ヒューズ配線３の上方に絶縁膜８Ｂを介して形成されたヒューズ部としての溶断部１と、ヒューズ配線３と溶断部１とを接続する接続部としてのプラグ７とを備える。また、絶縁膜８Ｂ上には、溶断部１を覆うように、絶縁膜８Ｃが形成されている。なお、溶断部１を溶断する際は、該溶断部１に対して、ヒューズ配線３へと向かう方向にレーザビーム６（図２，図３中の矢印）が照射される。
【００１５】
溶断部１は、たとえば多結晶シリコンやＡｌ合金など、レーザビーム６で溶断しやすい材料によって構成されている。また、プラグ７の材質としては、たとえばタングステンが用いられる。
【００１６】
また、溶断部１は、図１に示すように、千鳥配置され、ある溶断部を溶断する際に、他の溶断部がレーザ照射領域４に含まれないようになっている。これにより、切断すべき配線に近接する他の配線の溶断部にダメージを与えることがない。また、千鳥配置とすることで、配線間ピッチ５を小さくすることが可能となる。
【００１７】
なお、該溶断部１の（平面）配置については、上記の千鳥配置に限定されるものではなく、たとえば、各々のヒューズ配線の溶断部を、ヒューズ配線の長手方向に重複しないように斜めに並べて設置すると、千鳥配置の場合に比べて、配線間ピッチ５をより小さくすることが可能である。
【００１８】
絶縁膜８（８Ａ，８Ｂ，８Ｃ）は、たとえば酸化膜（ＳｉＯ２）などを含み、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成されている。
【００１９】
なお、上記のヒューズは、半導体装置のメモリセルアレイ部内の欠陥救済のために設けられ、欠陥セルが検出された時に溶断部１を切断することで欠陥セルに対応するアドレスを冗長セルに割り当てる。
【００２０】
上記のヒューズの溶断部１をレーザ照射によって溶断すると、ダメージライン９（図２および図３参照）よりも上部の絶縁膜８は、溶断の際の瞬間的加熱によって吹き飛び（ヒューズブロー）、その結果、ダメージライン９よりも下部の絶縁膜８の内部にヒューズ配線３とプラグ７の一部とが残置することになる。なお、ダメージライン９は、図２および図３に示すように、略ガウス曲線を含む形状を有する。
【００２１】
ここで、一般に、レーザ照射領域４は、図１に示すように、複数のヒューズ配線間にまたがるので、上記の瞬間的加熱により、溶断すべきヒューズに近接するヒューズ配線３にダメージを与えることが懸念される。
【００２２】
従来の半導体装置においては、この問題に対し、ヒューズ間ピッチ５を大きくして、ある溶断部を溶断する際に、他の溶断部にダメージを与えないようにされている。このように、ヒューズ間ピッチ５を大きくすることで、半導体装置の小型化が抑制されることになる。
【００２３】
これに対し、本実施の形態に係る半導体装置においては、溶断される前のヒューズ部において、図２および図３に示すように、異なるレイヤに形成された溶断部１とヒューズ配線３とをプラグ７によって接続する積層やぐら構造のヒューズを採用する。この際、溶断部１上に位置する絶縁膜８の厚み（Ｔ１）は、ヒューズ配線３上に位置する絶縁膜８の厚み（Ｔ２）よりも小さい。そして、ヒューズ配線３上に形成される絶縁膜８は、レーザ照射によってヒューズ配線３が溶断されない程度に十分な厚さ（Ｔ２）を有する。
【００２４】
これにより、溶断部１の溶断の後においても、絶縁膜８が損傷しないマージン領域１０を確保することができるので、切断すべき配線に近接するヒューズ配線が損傷するのを防止することができる。
【００２５】
また、図３においては、ヒューズ配線３に溶断部１よりも耐熱性の大きい材質を用いるなどして、ヒューズ配線３の断面積を溶断部１の断面積よりも小さくした場合を示しているが、溶断部１とヒューズ配線３とを同材質で形成した場合には、溶断部１の断面積がヒューズ配線３の断面積よりも小さいことが好ましい。
ここで、ヒューズ配線３は、レーザ照射によって溶断されない程度に十分な断面積を有している。
【００２６】
これにより、切断すべき配線に近接するヒューズ配線の損傷を防止することができる。
【００２７】
なお、上記の断面積とは、ヒューズ配線３の延在方向に垂直な方向の断面（図３に示す方向の断面）における溶断部１個あたり、または、ヒューズ配線１本あたりの断面積を意味する。
【００２８】
上記のヒューズ配線３および溶断部１の形成工程について、以下に説明する。第１の絶縁膜としての絶縁膜８Ａ上に、所定のヒューズ配線３を形成し、該配線３上に、第２の絶縁膜としての絶縁膜８Ｂを形成する。次に、絶縁膜８Ｂにヒューズ配線３に達するようなコンタクトホールを設け、該コンタクトホール内にプラグ７を形成する。その後、絶縁膜８Ｂおよびプラグ７上に所定の溶断部１を形成し、さらに、絶縁膜８Ｂおよび溶断部１上に第３の絶縁膜としての絶縁膜８Ｃを形成する。
【００２９】
ヒューズ配線３上に位置する絶縁膜８の厚さ（図２，図３中のＴ２）は、照射されるエネルギー量や、隣接ヒューズとの距離およびレーザ照射領域が重なり合うことなどを考慮して決定する。この厚さ（Ｔ２）の一例としては、たとえば、レーザ照射領域の直径が５μｍ、溶断部の材質が多結晶シリコン、ヒューズ配線の材質がロジウム化合物、溶断部の断面積が２．０μｍ２、ヒューズ配線の断面積が１．０μｍ２、配線間ピッチが３．０μｍ、プラグ７の高さが１０μｍである場合に、Ｔ２が１５μｍ以上２０μｍ以下程度である場合などが挙げられる。
ここで、溶断部１上に位置する絶縁膜８の厚さ（図２，図３中のＴ１）としては、たとえば３μｍ以上５μｍ以下程度である。
【００３０】
絶縁膜８の成膜方法としては、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を用いて回転しながら遠心力で成膜する方法や、スパッタリングしながらＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）を用いてプラズマ励起させて成膜する方法などが考えられるが、レーザへの耐熱性向上の観点から、該絶縁膜８は、ＨＤＰによって形成された酸化膜（高密度絶縁酸化膜）を含むことが好ましい。
【００３１】
ＨＤＰによって形成された酸化膜は、アモルファスに近い状態の結晶格子（複合結晶格子）を有し、分子間の結合力が強く、レーザへの耐熱性が大きい。したがって、ヒューズ配線３の損傷を防止しながら、絶縁膜８の膜厚をより小さくすることができる。
【００３２】
（実施の形態２）
図４は、実施の形態２に係る半導体装置のヒューズ部分を示す平面図である。また、図５および図６は、それぞれ図４におけるＩＩＩ−ＩＩＩ断面、ＩＶ−ＩＶ断面を示す。
【００３３】
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、図４から図６に示すように、ヒューズ配線３上（レーザ照射方向（図５および図６中の矢印）の上流側）に、レーザを吸収するエネルギー吸収層としての中間層２を備えている。
【００３４】
なお、中間層２を導電性の物質で形成する場合、該中間層２は、ヒューズ配線３上に、絶縁性を確保できる厚み（１μｍ以上２μｍ以下程度）の酸化膜を介して形成されている。
【００３５】
このような中間層２を設けることで、入射するレーザビームのエネルギーを吸収することができるので、近接するヒューズ配線３に与えるダメージを抑制することができる。
【００３６】
なお、その他の事項については、実施の形態１と同様であるので説明を省略する。
【００３７】
ここでエネルギー吸収層に用いる光吸収材質としては、たとえば、多結晶シリコンなどを用いることが可能である。
【００３８】
この場合、中間層２の幅が、ヒューズ配線３の幅の２倍以上３倍以下程度であり、該中間層２の厚さが、ヒューズ配線３の厚さの２倍以上１０倍以下程度（より好ましくは２倍以上５倍以下程度）であれば、レーザのエネルギーを吸収して、ヒューズ配線３の切断を防止することができる。
【００３９】
また、この中間層２において、上述した多結晶シリコンに対し、さらに小さな断面積で大きなエネルギーを吸収することができる材質としては、錫および錫合金、黒色ロジウムおよび黒色クロム、およびこれらの物質の化合物などが挙げられる。
【００４０】
また、上記の中間層２を、レーザを反射するレーザ反射層としてもよいし、エネルギー吸収層とレーザ反射層の両方を設置する構造としてもよい。該吸収層および反射層の両方を設置する場合は、エネルギー吸収層の上にレーザ反射層を配置することが好ましいが、レーザ反射層の上にエネルギー吸収層を配置する構造としてもよい。
【００４１】
このようなレーザ反射層を設けることで、入射するレーザビーム反射することができるので、近接するヒューズ配線３に与えるダメージを抑制することができる。
【００４２】
レーザ反射層として使用可能な材質としては、クロム、金、金合金、ロジウム、ニッケル、アルミ、および上記の物質の化合物などの光反射性の高い物質が挙げられる。
【００４３】
上記のレーザ反射層を設置することにより、照射されるレーザを反射して、ヒューズ配線３の切断を防止することができる。
【００４４】
ところで、ヒューズ配線３の耐熱性は、溶断部１の耐熱性よりも高いことが好ましい。したがって、該配線３としては、溶断部１よりも耐熱性が高く、上記のレーザ照射に対して非溶断性の材質を含むことが好ましい。このような材質としては、銅、ロジウム、パラジウム、白金、銀、および上記の物質の化合物などが挙げられる。
【００４５】
これにより、近接するヒューズ配線３を溶断の際に保護する絶縁膜８のマージン領域１０を薄くすることができるので、該絶縁膜８の形成プロセスが容易となる。
【００４６】
（実施の形態３）
図７は、実施の形態３に係る半導体装置のヒューズ部分の断面図である。
【００４７】
本実施の形態に係る半導体装置は、実施の形態１および実施の形態２に係る半導体装置の変形例であり、溶断部１と、配線部１１および接続部１２を含むヒューズ配線３とを一体の導電層で形成する点が異なる。このような構造とすることで、ヒューズ部の形成工程が容易となる。
【００４８】
なお、この導電層の材質としては、実施の形態１および実施の形態２と同様の材質（たとえば多結晶シリコンやＡｌ合金など）が考えられる。
【００４９】
上記の溶断部１およびヒューズ配線３の形成工程について、以下に説明する。第１の絶縁膜としての絶縁膜８Ａ上に、トレンチを形成し、該トレンチ上に、ＣＶＤまたはスパッタリングなどによって導電層を形成する。次に、該導電層上に第２の絶縁膜としての絶縁膜８Ｂを形成する。これにより、図７に示すような構造が得られる。
【００５０】
なお、上記以外の事項については、実施の形態１および実施の形態２と共通であるので説明を省略する。
【００５１】
ここで、上記の各々の実施の形態に係る半導体装置の特徴を組み合わせて、複合された効果を得ることは、当初から予定されている。
【００５２】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【００５３】
【発明の効果】
本発明によれば、半導体装置のヒューズ切断の際に、レーザビームによる溶断が近接する配線に与えるダメージを抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置におけるヒューズ構造の平面図である。
【図２】図１に示すヒューズ構造のＩ−Ｉ断面図である。
【図３】図１に示すヒューズ構造のＩＩ−ＩＩ断面図である。
【図４】本発明の実施の形態２に係る半導体装置におけるヒューズ構造の平面図である。
【図５】図４に示すヒューズ構造のＩＩＩ−ＩＩＩ断面図である。
【図６】図４に示すヒューズ構造のＩＶ−ＩＶ断面図である。
【図７】本発明の実施の形態３に係る半導体装置におけるヒューズ構造の断面図である。
【符号の説明】
１ 溶断部、２ 中間層、３ ヒューズ配線、４ レーザ照射領域、５ ヒューズ間ピッチ、６ レーザビーム、７ プラグ、８，８Ａ，８Ｂ，８Ｃ 絶縁膜、９ ダメージライン、１０ マージン領域、１１ 配線部、１２ 接続部。
Claims (8)
- ヒューズ配線と、
前記ヒューズ配線の上方に絶縁膜を介して形成されたヒューズ部と、
前記ヒューズ配線と前記ヒューズ部とを接続する接続部とを備えた半導体装置。 - ヒューズ配線と、
前記ヒューズ配線の上方であって絶縁膜内に形成されたヒューズ部とを備え、前記ヒューズ部上に位置する前記絶縁膜の厚みが、前記ヒューズ配線上に位置する前記絶縁膜の厚みより小さい半導体装置。 - 前記ヒューズ部と前記ヒューズ配線とは同材質で形成され、前記ヒューズ配線の延在方向に垂直な方向の断面における前記ヒューズ部の断面積は、前記ヒューズ配線の延在方向に垂直な方向の断面における該ヒューズ配線の断面積よりも小さい、請求項１または請求項２に記載の半導体装置。
- 前記絶縁膜は、高密度プラズマ（Ｈｉｇｈ ＤｅｎｓｉｔｙＰｌａｓｍａ）によって形成された酸化膜を含む、請求項１から請求項３のいずれかに記載の半導体装置。
- 前記ヒューズ配線上に、レーザを吸収するエネルギー吸収層を設けた、請求項１から請求項４のいずれかに記載の半導体装置。
- 前記ヒューズ配線上に、レーザを反射するレーザ反射層を設けた、請求項１から請求項５のいずれかに記載の半導体装置。
- 前記ヒューズ配線の耐熱性は、前記ヒューズ部の耐熱性よりも高い、請求項１から請求項６のいずれかに記載の半導体装置。
- 前記ヒューズ配線と前記ヒューズ部と前記接続部とを一体の導電層で形成した、請求項１から請求項７のいずれかに記載の半導体装置。
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|---|---|---|---|---|
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Families Citing this family (4)
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|---|---|---|---|---|
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| US6984549B1 (en) * | 2004-08-19 | 2006-01-10 | Micron Technology, Inc. | Methods of forming semiconductor fuse arrangements |
| US20070069330A1 (en) * | 2005-09-27 | 2007-03-29 | Jui-Meng Jao | Fuse structure for a semiconductor device |
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Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935801A (en) * | 1987-01-27 | 1990-06-19 | Inmos Corporation | Metallic fuse with optically absorptive layer |
| US5110759A (en) * | 1988-12-20 | 1992-05-05 | Fujitsu Limited | Conductive plug forming method using laser planarization |
| US5760674A (en) * | 1995-11-28 | 1998-06-02 | International Business Machines Corporation | Fusible links with improved interconnect structure |
| KR100297222B1 (ko) * | 1997-01-14 | 2001-08-07 | 가네꼬 히사시 | 반도체장치및그제조방법 |
| US5955380A (en) * | 1997-09-30 | 1999-09-21 | Siemens Aktiengesellschaft | Endpoint detection method and apparatus |
| JP3474415B2 (ja) * | 1997-11-27 | 2003-12-08 | 株式会社東芝 | 半導体装置 |
| US6100118A (en) * | 1998-06-11 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication of metal fuse design for redundancy technology having a guard ring |
| JP2000269342A (ja) * | 1999-03-12 | 2000-09-29 | Toshiba Microelectronics Corp | 半導体集積回路および半導体集積回路の製造方法 |
| US6375159B2 (en) * | 1999-04-30 | 2002-04-23 | International Business Machines Corporation | High laser absorption copper fuse and method for making the same |
| US6444544B1 (en) * | 2000-08-01 | 2002-09-03 | Taiwan Semiconductor Manufacturing Company | Method of forming an aluminum protection guard structure for a copper metal structure |
| JP2002151593A (ja) * | 2000-11-14 | 2002-05-24 | Nec Microsystems Ltd | 半導体装置 |
| JP2002164433A (ja) * | 2000-11-27 | 2002-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JP4083441B2 (ja) * | 2001-04-24 | 2008-04-30 | 富士通株式会社 | ヒューズを備えた半導体装置及びヒューズ切断方法 |
| US6704235B2 (en) * | 2001-07-30 | 2004-03-09 | Matrix Semiconductor, Inc. | Anti-fuse memory cell with asymmetric breakdown voltage |
| JP2003060036A (ja) * | 2001-08-08 | 2003-02-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2003068856A (ja) * | 2001-08-27 | 2003-03-07 | Seiko Epson Corp | ヒューズ素子、半導体装置及びその製造方法 |
| JP2003086687A (ja) * | 2001-09-13 | 2003-03-20 | Seiko Epson Corp | 半導体装置 |
| JP2004096064A (ja) * | 2002-07-10 | 2004-03-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2004063619A (ja) * | 2002-07-26 | 2004-02-26 | Renesas Technology Corp | 配線構造 |
| JP4297677B2 (ja) * | 2002-10-29 | 2009-07-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
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Cited By (3)
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|---|---|---|---|---|
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