CN101136391A - 半导体装置 - Google Patents

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Abstract

半导体装置包括熔片布线(3)、在该熔片布线(3)上介于绝缘膜(8B)的熔断部(1)、连接熔断部(1)和熔片布线(3)的插塞(7)。这里,位于熔断部(1)上的绝缘膜(8)的厚度(T1)小于位于熔片布线(3)上的绝缘膜(8)的厚度(T2)。位于熔片布线(3)上的绝缘膜(8)具有熔片布线(3)不因激光照射而熔断的充分的厚度(T2)。

Description

半导体装置
本申请是申请号为200410063801.9、申请日为2004年7月9日的原案申请的分案申请,该原案的在先申请为JP2003-195021、优先权日为2003年7月10日。
技术领域
本发明涉及半导体装置,尤其涉及具有熔片部的半导体装置。
背景技术
作为具有熔片构造的以往的半导体装置,可例举出特开平7-273200号公报(现有例1)中记载的内容等。
在现有例1中披露的方法是,作为修正半导体存储器的电路图案缺陷的修复技术,在芯片内设置预备存储单元(冗长电路),当出货前确认出原来的存储单元缺陷时,通过用激光束切断规定的熔片,来从线上分离发生缺陷的存储单元,并使预备的存储单元成为有效状态。进一步在现有例1中披露的半导体装置是,使该方法所用的熔片本身微细化,使熔片配置的间隔变窄,此时使熔片切断区域以外的绝缘膜等的损伤达到最小限度,并且防止相邻的熔片切断,为此具有并列配置的多个熔片,在这种半导体装置中,用可反射熔片切断用束的铝等组成的反射板覆盖多个熔片,在该反射板中与上述各熔片对应开口多个束照射窗,并且在熔片的长度方向错开配置这些多个束照射窗的相邻的2个束照射窗。
但是,在上述的半导体装置中,存在以下问题。
在熔片切断时,通过基于激光束的瞬间加热,该熔片与氧化膜(绝缘膜)一起爆发式地被切断。在此,由于上述的爆发冲击,存在对切断部分以外的熔片布线及绝缘膜造成损害的悬念。
这里,在现有例1中,虽然披露了通过反射板的设置来使受到氧化膜损害的区域达到最小限度的思想,但并未披露使熔片与布线的距离变大而布线不易受到熔片烧断的影响的思想。
另外,从与上述不同的观点出发,还存在具有现有例1中的束照射窗的反射板的生成过程是非常棘手的低效率工序的问题。
发明内容
本发明是鉴于上述问题而进行的,本发明的目的在于提供一种布线不易受到熔片烧断的影响的半导体装置。
本发明的半导体装置包括熔片布线;在熔片布线的上方介于绝缘膜形成的熔片部;连接熔片布线和熔片部的连接部。熔片部和熔片布线同材质形成,在与熔片布线的延长方向垂直方向的断面中的熔片部的断面积小于在与熔片布线的延长方向垂直方向的断面中的该熔片布线的断面积。
依据本发明,在半导体装置的熔片切断时,可以抑制基于激光束的熔断对接近的布线造成的损害。
本发明上述以及其它目的、特征、模式和优点,根据与附图关联理解的关于本发明的以下详细说明会变得更加明确。
附图说明
图1是本发明实施方式1的半导体装置中熔片构造的平面图。
图2是图1所示熔片构造的II-II断面图。
图3是图1所示熔片构造的III-III断面图。
图4是本发明实施方式2的半导体装置中熔片构造的平面图。
图5是图4所示熔片构造的V-V断面图。
图6是图4所示熔片构造的VI-VI断面图。
图7是本发明实施方式3的半导体装置中熔片构造的断面图。
具体实施方式
以下利用图1~图7对基于本发明的半导体装置的实施方式进行说明。
(实施方式1)
在半导体装置的存储单元阵列部形成多个存储单元,该存储单元被绝缘保护膜覆盖。在与存储单元阵列部邻接的位置设置形成对存储单元的动作进行控制的外围电路的外围电路部,在该外围电路部设置从线上分离发生缺陷的存储单元,与预备的存储单元进行置换用的熔片。
图1是表示实施方式1的半导体装置的熔片部分的平面图。而且,图2和图3分别表示图1中的II-II断面、III-III断面。
本实施方式的半导体装置如图1~图3所示,具备在绝缘膜8A上形成的熔片布线3、在该熔片布线3上方介于绝缘膜8B形成的作为熔片部的熔断部1、连接熔片布线3和熔断部1的作为连接部的插塞7。而且,在绝缘膜8B上覆盖熔断部1形成有绝缘膜8C。另外,在熔断熔断部1时,对该熔断部1在朝熔片布线3的方向照射激光束6(图2、图3中的箭头)。
熔断部1由比如多晶硅或Al合金等用激光束6容易熔断的材料构成。而且,作为插塞7的材质如采用钨。
而且,熔断部1如图1所示交错配置,在熔断某熔断部时,其它熔断部不被包含在激光照射区域4中。由此,不会给接近应切断的布线的其它布线的熔断部带来损害。而且,由于交错配置熔断部1而可以使布线间间隔5缩小。
另外,关于该熔断部1的(平面)配置,并非局限于上述的交错配置,比如把各个熔片布线的熔断部在熔片布线的长度方向不重复地斜着排列设置,与交错配置的情况相比可以使布线间间隔5更小。
绝缘膜8(8A、8B、8C)包含比如氧化膜(SiO2)等,通过CVD(ChemicalVapor Deposition)法等形成。
另外,上述熔片是为了半导体装置的存储单元阵列部内的缺陷补救而设置,当检测出缺陷单元时,通过切断熔断部1,来对冗长单元分配缺陷单元对应的地址。
通过激光照射来熔断上述熔片的熔断部1,由此比损害线9上部的绝缘膜8由于熔断时的瞬间加热而消失(熔片烧断)。其结果,则在比损害线9下部的绝缘膜8的内部残留熔片布线3和插塞7的一部分。另外,损害线9如图2和图3所示,具有含大致为高斯曲线的形状。
在此,激光照射区域4如图1所示,一般跨越多个熔片布线间,从而存在因上述的瞬间加热而对接近应熔断的熔片的熔片布线带来损害的悬念。
在以往的半导体装置中,针对此问题,使熔片间间隔5扩大,以使在熔断某熔断部时,不给其它熔断部带来损害。这样,由于扩大熔片间间隔5而半导体装置的小型化被抑制。
对此,在本实施方式中,被熔断之前的熔片部如图2和图3所示,采用由插塞7连接在不同层形成的熔断部1和熔片布线3的层架构造的熔片。此时,位于熔断部1上的绝缘膜8的厚度(T1)小于位于熔片布线3上的绝缘膜8的厚度(T2)。并且,在熔片布线3上形成的绝缘膜8具有熔片布线3不因激光照射而熔断的充分的厚度(T2)。
由此,即使在熔断部1熔断后,也可以确保不损伤绝缘膜8的安全区域10,从而可以防止接近应切断的布线的熔片布线的损伤。
而且,在图3中示出了对于熔片布线3通过采用比熔断部1耐热性大的材质等,来使熔片布线3的断面积小于熔断部1的断面积的情况,在熔断部1和熔片布线3以同材质形成的情况下,熔断部1的断面积最好是小于熔片布线3的断面积。在此,熔片布线3具有不因激光照射而熔断的充分的断面积。
由此,可以防止接近应切断的布线的熔片布线的损伤。
另外,上述的所谓断面积意味着与熔片布线3的延长方向垂直方向的断面(图3所示方向的断面)中的1个熔断部或1条熔片布线的断面积。
以下对上述的熔片布线3和熔断部1的形成工序进行说明。
在作为第1绝缘膜的绝缘膜8A上形成规定的熔片布线3,在该布线3上形成作为第2绝缘膜的绝缘膜8B。接下来,在绝缘膜8B设置达到熔片布线3的接触孔,在该接触孔内形成插塞7。之后,在绝缘膜8B和插塞7上形成规定的熔断部1,并进一步在绝缘膜8B和熔断部1上形成作为第3绝缘膜的绝缘膜8C。
位于熔片布线3上的绝缘膜8的厚度(图2、图3中的T2)在考虑被照射的功率量、与邻接熔片的距离以及激光照射区域重合等的基础上来决定。作为该厚度(T2)的一例,比如在激光照射区域的直径为5μm、熔断部的材质为多晶硅、熔片布线的材质为铑化合物、熔断部的断面积为2.0μm2、熔片布线的断面积为1.0μm2、布线间间隔为3.0μm、插塞7的高度为10μm时,可以给出T2为15μm以上20μm以下左右等。在此,作为位于熔断部1上的绝缘膜8的厚度(图2、图3中的T1)比如在3μm以上5μm以下左右。
作为绝缘膜8的成膜方法,可以考虑采用SOG(Spin On Glass)旋转以离心力成膜的方法、或边溅射边采用HDP(High DensityPlasma)进行等离子体激励成膜的方法等,但从提高对激光的耐热性的观点出发,该绝缘膜8最好包含由HDP形成的氧化膜(高密度绝缘氧化膜)。
由HDP形成的氧化膜具有接近非晶体状态的晶格(复合晶格),分子间的结合力强,对激光的耐热性大。因此,可以防止熔片布线3的损伤并使绝缘膜8的膜后更小。
(实施方式2)
图4是表示实施方式2的半导体装置熔片部分的平面图。并且图5和图6分别表示图4中的V-V断面、VI-VI断面。
本实施方式的半导体装置是实施方式1的半导体装置的变形例,如图4~图6所示,在熔片布线3上(激光照射方向(图5和图6中的箭头)的上流侧)具备作为吸收激光的能量吸收层的中间层2。
而且,在用导电性物质形成中间层2时,该中间层2在熔片布线3上介于可确保绝缘性的厚度(1μm以上2μm以下左右)的氧化膜来形成。
通过设置这样的中间层2,可以吸收射入的激光束的能量,从而能够抑制对接近的熔片布线3带来的损害。
这里作为能量吸收层用的光吸收材质,比如可以采用多晶硅等。
此时,中间层2的幅度在熔片布线3的幅度的2倍以上3倍以下左右,该中间层2的厚度在熔片布线3的厚度的2倍以上10倍以下左右(最好是2倍以上5倍以下左右),可以吸收激光的能量,防止熔片布线3的切断。
而且,在该中间层2,针对上述的多晶硅,作为能以更小的断面积吸收大能量的材质,可以举出锡和锡合金、黑色铑和黑色铬、以及这些物质的化合物等。
而且,上述的中间层2也可以作为反射激光的激光反射层,可以设置能量吸收层和激光反射层双方。当设置该吸收层和反射层双方时,最好在能量吸收层之上配置激光反射层,当然也可以在激光反射层之上配置能量吸收层。
通过设置这样的激光反射层,可以反射射入的激光束,从而能够抑制对接近的熔片布线3带来的损害。
可作为激光反射层使用的材质,可以举出铬、金、金合金、铑、镍、铝、以及上述物质化合物等的光反射性高的物质。
通过设置上述的激光反射层,反射照射的激光,可以防止熔片布线3的切断。
并且,熔片布线3的耐热性最好比熔断部1的耐热性高。因此,作为该布线3最好包含比熔断部1的耐热性高、对上述的激光照射非熔断性的材质。作为这样的材质,可以举出铜、铑、钯、铂、银、以及上述物质的化合物等。
由此,可以构成在熔断时保护接近的熔片布线3的绝缘膜8的安全区域10,从而该绝缘膜8的形成处理变得容易。
另外,在本实施方式中,对于与实施方式1同样的事项不重复详细说明。
(实施方式3)
图7是实施方式3的半导体装置熔片部分的断面图。
本实施方式的半导体装置是实施方式1和实施方式2的半导体装置的变形例,在以一体的导电层来形成熔断部1、包含布线部11和连接部12的熔片布线3这一点上不同。这样的构造容易进行熔片部的形成工序。
另外,作为该导电层的材质,可以考虑与实施方式1和实施方式2同样的材质(比如多晶硅或Al合金等)。
以下对上述的熔断部1和熔片布线3的形成工序进行说明。
在作为第1绝缘膜的绝缘膜8A上形成槽,在该槽上通过CVD或溅射等形成导电层。接着在该导电层上形成作为第2绝缘膜的绝缘膜8B。由此,可得到图7所示的构造。
另外,在本实施方式中,对于与实施方式1和实施方式2同样的事项不重复详细说明。
从当初就预定着适当组合上述各个实施方式的半导体装置的特征。
详细说明并展示了本发明,但这仅是示例,并不成为限定,应该明确发明的思想和范围仅由所附的权利要求书来限定。

Claims (4)

1.一种半导体装置,包括:
熔片布线;
在所述熔片布线的上方介于绝缘膜形成的熔片部;
连接所述熔片布线和所述熔片部的连接部,
所述熔片布线的耐热性高于所述熔片部的耐热性。
2.如权利要求1所述的半导体装置,其特征是,
位于所述熔片部上的所述绝缘膜的厚度薄于所述熔片布线和所述熔片部之间的所述绝缘膜的厚度。
3.如权利要求1所述的半导体装置,其特征是,
在与所述熔片布线的延长方向垂直的断面中的所述熔片部的断面积小于在与所述熔片布线的延长方向垂直的断面中的该熔片布线的断面积。
4.如权利要求1所述的半导体装置,其特征是,
所述绝缘膜包含由高密度等离子体形成的氧化膜。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4225708B2 (ja) * 2001-06-12 2009-02-18 株式会社東芝 半導体装置
US6984549B1 (en) * 2004-08-19 2006-01-10 Micron Technology, Inc. Methods of forming semiconductor fuse arrangements
US20070069330A1 (en) * 2005-09-27 2007-03-29 Jui-Meng Jao Fuse structure for a semiconductor device
KR100725368B1 (ko) 2005-12-07 2007-06-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100909753B1 (ko) 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체소자의 퓨즈 및 그 형성방법
JP6448424B2 (ja) 2015-03-17 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10796873B2 (en) * 2017-12-15 2020-10-06 Nio Usa, Inc. Fusible link in battery module voltage sensing circuit

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935801A (en) * 1987-01-27 1990-06-19 Inmos Corporation Metallic fuse with optically absorptive layer
US5110759A (en) * 1988-12-20 1992-05-05 Fujitsu Limited Conductive plug forming method using laser planarization
US5760674A (en) * 1995-11-28 1998-06-02 International Business Machines Corporation Fusible links with improved interconnect structure
US6218721B1 (en) * 1997-01-14 2001-04-17 Nec Corporation Semiconductor device and method of manufacturing the same
US5955380A (en) * 1997-09-30 1999-09-21 Siemens Aktiengesellschaft Endpoint detection method and apparatus
JP3474415B2 (ja) * 1997-11-27 2003-12-08 株式会社東芝 半導体装置
US6100118A (en) * 1998-06-11 2000-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of metal fuse design for redundancy technology having a guard ring
JP2000269342A (ja) * 1999-03-12 2000-09-29 Toshiba Microelectronics Corp 半導体集積回路および半導体集積回路の製造方法
US6375159B2 (en) * 1999-04-30 2002-04-23 International Business Machines Corporation High laser absorption copper fuse and method for making the same
US6444544B1 (en) * 2000-08-01 2002-09-03 Taiwan Semiconductor Manufacturing Company Method of forming an aluminum protection guard structure for a copper metal structure
JP2002151593A (ja) * 2000-11-14 2002-05-24 Nec Microsystems Ltd 半導体装置
JP2002164433A (ja) * 2000-11-27 2002-06-07 Mitsubishi Electric Corp 半導体装置とその製造方法
JP4083441B2 (ja) * 2001-04-24 2008-04-30 富士通株式会社 ヒューズを備えた半導体装置及びヒューズ切断方法
US6704235B2 (en) * 2001-07-30 2004-03-09 Matrix Semiconductor, Inc. Anti-fuse memory cell with asymmetric breakdown voltage
JP2003060036A (ja) * 2001-08-08 2003-02-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003068856A (ja) * 2001-08-27 2003-03-07 Seiko Epson Corp ヒューズ素子、半導体装置及びその製造方法
JP2003086687A (ja) * 2001-09-13 2003-03-20 Seiko Epson Corp 半導体装置
JP2004096064A (ja) * 2002-07-10 2004-03-25 Mitsubishi Electric Corp 半導体集積回路
JP2004063619A (ja) * 2002-07-26 2004-02-26 Renesas Technology Corp 配線構造
JP4297677B2 (ja) * 2002-10-29 2009-07-15 株式会社ルネサステクノロジ 半導体装置の製造方法

Also Published As

Publication number Publication date
TWI239597B (en) 2005-09-11
CN100438013C (zh) 2008-11-26
KR20050007184A (ko) 2005-01-17
US20080032493A1 (en) 2008-02-07
US20050006718A1 (en) 2005-01-13
KR100622515B1 (ko) 2006-09-19
JP2005032916A (ja) 2005-02-03
CN101136390A (zh) 2008-03-05
TW200509307A (en) 2005-03-01
CN1577833A (zh) 2005-02-09

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